JP2015536622A5 - - Google Patents

Claims (14)

1. 容量性マイクロマシントランスデューサを製造する方法であって、
   第１の電極層を堆積するステップと、
   前記容量性マイクロマシントランスデューサのキャビティを形成するために除去可能である犠牲層を堆積させるステップと、
   第２の電極層を堆積するステップと、
   エッチングホールを設け、前記犠牲層をエッチングすることによって、前記犠牲層を除去して、上面、底面及び側面を備える前記キャビティを形成するステップと、
   原子層堆積によって、前記キャビティ内で、前記第１の電極層上に第１の誘電体膜を、前記第２の電極層上に第２の誘電体膜を堆積させるステップとを含み、
   堆積された前記第１の誘電体膜及び堆積された前記第２の誘電体膜は、前記キャビティの前記上面、前記底面及び前記側面を覆う、方法。
2. 前記犠牲層を除去するステップの前に、堆積された層の少なくとも１つをパターニングするステップを含む、請求項１に記載の方法。
3. 前記犠牲層を除去するステップの前に、原子層堆積によって、前記犠牲層上に前記第２の電極層を堆積させるステップと、前記第２の電極層をパターニングするステップとを更に含む、請求項２に記載の方法。
4. 前記犠牲層を除去するステップの前に、原子層堆積によって、基板上に前記第１の電極層を堆積させるステップと、前記第１の電極層をパターニングするステップとを更に含む、請求項２に記載の方法。
5. 原子層堆積によって、前記犠牲層を堆積させるステップと、前記犠牲層をパターニングするステップとを更に含む、請求項２に記載の方法。
6. 前記犠牲層を除去するステップの前に、原子層堆積によって、前記犠牲層を覆う誘電体層を堆積させるステップを更に含む、請求項１に記載の方法。
7. 請求項１の方法によって製造される、容量性マイクロマシントランスデューサ。
8. 基板上の第１の電極層と、
   前記第１の電極層上の第１の誘電体膜と、
   前記第１の誘電体膜の上方に形成されるキャビティと、
   前記キャビティを覆う第２の誘電体膜と、
   前記第２の誘電体膜上の第２の電極層と、
   を含み、
   前記第１の誘電体膜及び前記第２の誘電体膜は、前記キャビティの上面及び底面だけでなく、側面も覆う、容量性マイクロマシントランスデューサ。
9. 前記堆積された層のうちの少なくとも１つはパターニングされる、請求項８に記載のトランスデューサ。
10. 前記第１の電極層及び／又は前記第２の電極層は、非金属伝導材料を含み、前記非金属伝導材料は、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＩｒＯ_２、ＩＴＯ、ＬａＮｉＯ_３及びＳｒＲｕＯ_３を含む群から選択される少なくとも１つの材料である、請求項８に記載のトランスデューサ。
11. 前記少なくとも１つのパターニングされた層及び／又は膜は、前記層及び／又は膜の側部において、突然に又は非連続的に終端する、請求項９に記載のトランスデューサ。
12. 前記第１の電極層及び／又は前記第２の電極層から前記層の上面に直交する方向に延在する少なくとも１つの伝導性ビアを更に含む、請求項８に記載のトランスデューサ。
13. 前記堆積された層及び膜を覆う誘電体層を更に含み、前記誘電体層は、前記堆積された層及び膜の上面及び側面を、実質的に同じ被覆率で覆う、請求項８に記載のトランスデューサ。
14. 前記第１の誘電体膜及び／又は前記第２の誘電体膜は、酸化物を含む第１の層と、高ｋ材料を含む第２の層と、酸化物を含む第３の層とを含む、請求項８に記載のトランスデューサ。