本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
1.半導体基板とは、半導体集積回路の製造に用いるシリコンその他の半導体単結晶基板、石英基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本実施の形態の半導体装置は、例えばMEMS(Micro Electro Mechanical System)技術を用いて製造された超音波トランスデューサ(超音波送受信センサ)である。
図1は、本実施の形態の半導体装置を構成する半導体チップ1の全体平面図である。
半導体チップ1は、厚さ方向に沿って互いに反対側に位置する第1主面(上面、表面)および第2主面(下面、裏面)を有している。図1は、半導体チップ1の第1主面側の平面図(すなわち上面図)が示されている。
図1に示されるように、半導体チップ1の平面形状は、例えば長方形状に形成されている。半導体チップ1の長手方向(第2方向Y)の長さは、例えば4cm程度、半導体チップ1の短方向(第1方向X)の長さは、例えば1cm程度である。ただし、半導体チップ1の平面寸法は、これに限定されるものではなく種々変更可能であり、例えば長手方向(第2方向Y)の長さが8cm程度、短方向(第1方向X)の長さが1.5cm程度等、大小様々なセンサがある。
半導体チップ1の第1主面には、CMUT領域(CMUTセル領域、センサ領域、センサセルアレイ、振動子アレイ)CAと、複数のボンディングパッド(以下、パッドという)BP1,BP2とが配置されている。
CMUT(Capacitive Micromachined Ultrasonic Transducer:容量検出型超音波トランスデューサ)領域CAには、複数の下部電極配線(下部電極、第1電極)M0と、これに直交する複数の上部電極配線(上部電極、第2電極)M1と、複数の振動子(CMUTセル、センサセル、後述する振動子20に対応)とが配置されている。
複数の下部電極配線M0は、それぞれ、半導体チップ1の長手方向(第2方向Y)に沿って延在するように形成されており、半導体チップ1の短方向(第1方向X)に例えば16チャネル(channel:以下、chとも記す)並んで配置されている。
下部電極配線M0は、それぞれ、パッドBP1に電気的に接続されている。パッドBP1は、CMUT領域CAの外周であって、半導体チップ1の長手方向(第2方向Y)の両端近傍に、下部電極配線M0に対応するように、半導体チップ1の短辺に沿って複数並んで配置されている。
複数の上部電極配線M1は、それぞれ、半導体チップ1の短方向(第1方向X)に沿って延在するように形成されており、半導体チップ1の長手方向(第2方向Y)に例えば192ch並んで配置されている。
上部電極配線M1は、それぞれ、パッドBP2に電気的に接続されている。パッドBP2は、CMUT領域CAの外周であって、半導体チップ1の短方向(第1方向X)の両端近傍に、上部電極配線M1に対応するように、半導体チップ1の長辺に沿って複数並んで配置されている。
上記振動子(後述する振動子20に対応)は、例えば静電容量型のトランスデューサであり、上記下部電極配線M0と、上記上部電極配線M1との交点に配置されている。すなわち、複数の振動子(後述する振動子20に対応)が、CMUT領域CA内にマトリクス(行列、アレイ)状に規則的に並んで配置されている。CMUT領域CA内においては、下部電極配線M0と上部電極配線M1との交点には、例えば50個程度の振動子が並列に配置されている。
従って、CMUT領域CAは、複数のセンサセルまたはCMUTセル(後述する振動子20に対応)が形成された領域であり、半導体チップ1は、複数のCMUTセルが形成されたCMUT領域CAを主面(第1主面)に有する半導体装置である。
次に、図2〜図4は上記半導体チップ1の要部平面図(要部拡大平面図)、図5および図6は上記半導体チップ1の要部断面図である。図2は、下部電極配線M0の平面レイアウトを示し、他の構成要素は図示を省略している。図3は、図2に更に空洞部VRおよび孔10の平面レイアウトを追加した(重ねた)図であり、下部電極配線M0、空洞部VRおよび孔10以外の構成要素は図示を省略している。図4は、図3に更に上部電極配線M1およびパッドBP1,BP2の平面レイアウトを追加した(重ねた)図であり、下部電極配線M0、空洞部VR、孔10、上部電極配線M1およびパッドBP1,BP2以外の構成要素は図示を省略している。また、図5は、図4のA−A線の断面図にほぼ対応し、図6は、図4のB−B線の断面図にほぼ対応する。なお、図2〜図4は、CMUT領域CAのうち、下部電極配線M0が2ch、上部電極配線M1が2chの領域を示し、下部電極配線M0と上部電極配線M1との各交点に12個の振動子20を配置した場合の平面図を示しているが、各交点に配置する振動子20の数はこれに限定されない。
半導体チップ1を構成する半導体基板1Sは、例えばシリコン(Si)単結晶からなり、厚さ方向に沿って互いに反対側に位置する第1主面(上面、表面)1Saおよび第2主面(下面、裏面)1Sbを有している。図2〜図6に示されるように、半導体基板1Sの第1主面1Sa上には、例えば酸化シリコンなどからなる絶縁膜(第3絶縁膜)2を介して上記複数の振動子(容量素子、CMUTセル、超音波トランスデューサセル)20が配置(形成)されている。
図4に示されるように、複数の振動子20は、それぞれ、例えば平面六角形状に形成されており、例えばハニカム状に配置されている。これにより、複数の振動子20を高密度に配置することができるので、センサ性能を向上させることができる。
また、各振動子20は、下部電極(下部電極部分、第1電極)M0Eと、下部電極M0Eに対向するように設けられた上部電極(上部電極部分、第2電極)M1Eと、これら電極間に介在された空洞部VRとを有している。
上記下部電極M0Eは、上記下部電極配線M0において上記上部電極配線M1が平面的に重なる部分に形成されている。すなわち、各振動子20の下部電極M0Eは、下部電極配線M0の一部により形成されており、下部電極配線M0のうち、空洞部VRと平面的に重なる部分(すなわち空洞部VRの下方に位置する部分)が、下部電極M0Eとなる。また、下部電極配線M0は、振動子20の下部電極用の導体パターンであり、下部電極配線M0全体(下部電極配線M0のパターン自体)を電極(下部電極、第1電極)とみなすこともできる。
下部電極配線M0(下部電極M0E)は、パターン化(パターニング)された導体膜3からなり、例えば窒化チタン(TiN)膜、アルミニウム(Al)膜および窒化チタン膜が下から順に積層された積層膜からなる。窒化チタン膜に代えてタングステン(W)膜を用いても良い。
隣り合う下部電極配線M0間(下部電極M0E間)には、絶縁膜(埋め込み絶縁膜)4aが埋め込まれている。すなわち、絶縁膜4aは、隣り合う下部電極配線M0間(下部電極M0E間)内を埋めるように形成されており、絶縁膜4aの上面と下部電極配線M0間(下部電極M0E間)の上面とで、ほぼ平坦面が形成されている。絶縁膜4aは、例えば酸化シリコンなどからなる。
半導体基板1の第1主面1Sa上に絶縁膜2を介して下部電極配線M0(下部電極M0E)が形成され、下部電極配線M0(下部電極M0E)を覆うように絶縁膜2(半導体基板1の第1主面1Sa)上に絶縁膜(第1絶縁膜)5が形成(堆積)されている。上記のように、下部電極配線M0間(下部電極M0E間)に絶縁膜4aが埋め込まれているので、下部電極配線M0(下部電極M0E)および絶縁膜4a上に、絶縁膜5が堆積(形成)されている。本実施の形態では、絶縁膜5は、下(下部電極配線M0側)から順に積層された酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなる。
絶縁膜5上には、絶縁膜(第2絶縁膜)7が形成(堆積)されている。本実施の形態では、絶縁膜7は、酸化シリコン膜7aの単体膜(単一膜、単層)からなる。絶縁膜7上には、上記上部電極M1Eが下部電極M0Eに対向するように設けられている。
上部電極M1Eは、上記上部電極配線M1において上記下部電極配線M0が平面的に重なる部分に形成されている。すなわち、各振動子20の上部電極M1Eは、上部電極配線M1の一部により形成されており、上部電極配線M1のうち、下部電極配線M0と平面的に重なる部分(すなわち下部電極配線M0の上方に位置する部分)が、上部電極M1Eとなる。上部電極M1Eの平面形状は略六角形状に形成されており、上部電極配線M1において上部電極M1E間を連結する連結部M1Cよりも幅広のパターンで形成されている。このように、上部電極配線M1は、複数の上部電極M1Eと、第1方向Xに隣り合う上部電極M1E間を連結する連結部M1Cとを有している。また、上部電極配線M1は、振動子20の上部電極用の導体パターンであり、上部電極配線M1全体(上部電極M1Eと連結部M1Cを合わせたもの、上部電極配線M1のパターン自体)を電極(上部電極、第2電極)とみなすこともできる。
上部電極M1Eおよび連結部M1Cを含む上部電極配線M1は、パターン化された導体膜8からなり、例えば窒化チタン(TiN)膜、アルミニウム(Al)膜および窒化チタン(TiN)膜が下から順に積層された積層膜からなる。窒化チタン膜に代えてタングステン膜を用いても良い。
このような下部電極M0E(下部電極配線M0)と上部電極M1E(上部電極配線M1)との間(対抗面間)には、上記空洞部VRが形成されている。空洞部VRは、絶縁膜5と絶縁膜7との間に、絶縁膜5の上面と絶縁膜7の下面とで囲まれて形成されている。空洞部VRの平面形状は、例えば六角形状に形成されている。また、上部電極M1Eの平面形状も、例えば六角形状とされている。また、上部電極M1Eの平面パターンは、例えば、空洞部VRの平面パターン内に平面的に含まれるように形成することができる。
酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5aの積層膜からなる上記絶縁膜5は下部電極M0Eと空洞VRとの間に配置され、上下の電極間(上部電極M1Eと下部電極M0Eとの間)の絶縁耐性を確保する役目を有している。また、上記絶縁膜7は空洞部VRと上部電極配線M1(上部電極M1E)との間に配置され、絶縁膜5とともに上下の電極間の絶縁耐性を確保する役目を有している。
上記絶縁膜7上には、上部電極M1Eおよび連結部M1Cを含む上部電極配線M1を覆うように、例えば窒化シリコン膜などからなる絶縁膜9が堆積(形成)されている。絶縁膜7,9において、上記空洞部VRの六角部の近傍には、空洞部VRに達する孔(開口部、貫通孔、スルーホール)10が形成されている。孔10は、後述するように、孔10を通じて絶縁膜5と絶縁膜7との間の犠牲膜パターン(後述する犠牲膜パターン6)をエッチングして空洞部VRを形成するための孔(空洞部VR形成用の孔)である。
上記絶縁膜9上には、例えば窒化シリコン膜などからなる絶縁膜11が形成(堆積)されている。この絶縁膜11の一部は、上記孔10内に入り込んでおり、これにより、孔10は塞がれている。
上記絶縁膜11上には、保護膜として、感光性ポリイミド膜などからなる絶縁膜13が形成(堆積)されている。
絶縁膜5,7,9,11,13には、下部電極配線M0の一部に達する開口部(図示せず)が形成されており、この開口部から露出する下部電極配線M0の一部がパッドBP1になっている。また、絶縁膜9,11,13には、上部電極配線M1の一部に達する開口部(図示せず)が形成されており、この開口部から露出する上部電極配線M1の一部がパッドBP2になっている。なお、パッドBP1,BP2は、半導体チップ1の入出力用の端子であり、パッドBP1,BP2には、ボンディングワイヤなどが電気的に接続される。
このように、下部電極配線M0(下部電極M0E)と上部電極配線M1(上部電極M1E)との間に絶縁膜5および絶縁膜7が介在しており、下部電極M0Eと上部電極M1Eとに挟まれた領域において、絶縁膜5と絶縁膜7との間に空洞部VRが設けられており、下部電極M0Eと空洞部VRとの間に絶縁膜5が介在し、空洞部VRと上部電極M1Eとの間に絶縁膜7が介在している。
半導体チップ1の複数のCMUTセル(振動子20)の各々は、下部電極M0E(下部電極配線M0)と、上部電極M1E(上部電極配線M1)と、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間の絶縁膜5、空洞部VRおよび絶縁膜7により形成される超音波トランスデューサ(可変容量センサ)である。すなわち、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)と、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間の絶縁膜5、空洞部VRおよび絶縁膜7により、容量素子が形成(構成)され、より具体的には超音波トランスデューサが形成(構成)されている。
次に、本実施の形態の半導体装置の製造方法を図7〜図18により説明する。なお、図7〜図18は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図7〜図18のうち、図7〜図13は上記図5に対応する領域の断面図(上記図4のA−A線に相当する位置の断面図)であり、図14〜図18は上記図6に対応する断面図(上記図4のB−B線に相当する位置の断面図)である。
半導体チップ1を製造するには、まず、図7に示されるように、半導体基板(この段階では半導体ウエハと称する平面略円形状の半導体薄板)1Sを用意する。半導体基板1Sは、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する第1主面(上面、表面)1Saおよび第2主面(下面、裏面)1Sbを有している。
次に、半導体基板1Sの第1主面1Saの全面上に、例えば酸化シリコン膜などからなる絶縁膜2を形成(堆積)する。絶縁膜2の膜厚は、例えば厚さ800nm程度とすることができる。
次に、絶縁膜2上に、下部電極配線形成用の導体膜(導体層)3を形成(堆積)する。導体膜3は、半導体基板1Sの第1主面1Saの全面上に形成される。導体膜3は、金属膜または金属的な電導を示す膜からなり、例えば、下から順に形成された窒化チタン(TiN)膜、アルミニウム(Al)膜および窒化チタン(TiN)膜の積層膜からなる。このアルミニウム膜は、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜3は、例えばスパッタリング法などを用いて形成することができる。また、導体膜3を窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は、下部電極配線M0の主導体膜となるため、アルミニウム膜の膜厚は窒化チタン膜の膜厚よりも厚く、例えば、アルミニウム膜の膜厚は600nm程度、アルミニウム膜の上下の各窒化チタン膜の膜厚は50nm程度とすることができる。また、窒化チタン膜の代わりに、チタン(Ti)膜および窒化チタン膜の積層膜あるいはタングステン(W)膜などを用いることもできる。
次に、図8に示されるように、導体膜3を、リソグラフィ法およびドライエッチング法などを用いてパターニング(加工)する。パターニングされた導体膜(導体層)3により、下部電極配線M0(下部電極M0E)が形成される。
このようにして、半導体基板1S上(の絶縁膜2上)に下部電極配線M0が形成される。なお、リソグラフィ法は、レジスト膜(フォトレジスト膜)の塗布、露光および現像の一連の工程によりレジスト膜を所望のパターンにパターニングする方法である。
次に、図9に示されるように、半導体基板1S上(の絶縁膜2上)に、下部電極配線M0を覆うように、酸化シリコン膜などの絶縁膜4を、例えばプラズマCVD(Chemical Vapor Deposition:化学気相成長)法などを用いて形成(堆積)する。この際、隣り合う下部電極配線M0間のスペースが絶縁膜4で十分に埋め込まれるような厚さで、絶縁膜4を堆積させる。
次に、図10に示されるように、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法またはエッチバック法などにより、下部電極配線M0の上面上の絶縁膜4を除去して下部電極配線M0の上面を露出させるとともに、隣り合う下部電極配線M0の間に絶縁膜4を残存させる。隣り合う下部電極配線M0の間に残存する絶縁膜4は、下部電極配線M0間を埋め込む絶縁膜(埋め込み絶縁膜)4aとなる。
次に、図11に示されるように、半導体基板1Sの第1主面上の全面に(すなわち下部電極配線M0および下部電極配線M0を埋める絶縁膜4aの上面上に)、下部電極配線M0(下部電極M0E)と下部電極配線M0間を埋める絶縁膜4aとを覆うように、絶縁膜5を形成(堆積)する。
本実施の形態では、絶縁膜5は、下から順に酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなる。すなわち、半導体基板1Sの第1主面上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、プラズマCVD法などを用いて酸化シリコン膜5aを形成(堆積)し、酸化シリコン膜5a上に窒化シリコン膜5bをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜5b上に酸化シリコン膜5cをプラズマCVD法などを用いて形成(堆積)する。酸化シリコン膜5aの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜5bの膜厚(堆積膜厚)は例えば175nm程度、酸化シリコン膜5cの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
次に、図12に示されるように、半導体基板1Sの第1主面1Saの絶縁膜5上の全面に、例えば非晶質シリコン膜からなる犠牲膜をプラズマCVD法などを用いて形成(堆積)した後、この犠牲膜をリソグラフィ法およびドライエッチング法によりパターニングすることにより、犠牲膜パターン(空洞部形成用の犠牲膜パターン)6を形成する。犠牲膜パターン6は、下部電極配線M0(下部電極M0E)上の絶縁膜5上に形成される。犠牲膜パターン6は、上記空洞部VRを形成するためのパターンであり、犠牲膜パターン6の平面形状は、空洞部VRと同じ平面形状に形成されている。従って、空洞部VR形成予定領域に、犠牲膜パターン6を形成する。
次に、図13に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、絶縁膜7を形成(堆積)する。本実施の形態では、絶縁膜7は酸化シリコン膜7aの単体膜(単一膜、単層)からなり、プラズマCVD法などを用いて形成することができる。絶縁膜7の膜厚(堆積膜厚)は例えば200nm程度とすることができる。
次に、絶縁膜7上に、上部電極配線形成用の導体膜(導体層)8を形成(堆積)する。導体膜8は、半導体基板1Sの第1主面1Saの全面上に形成される。導体膜8は、金属膜または金属的な電導を示す膜からなり、例えば、下から順に形成された窒化チタン(TiN)膜、アルミニウム(Al)膜および窒化チタン(TiN)膜の積層膜からなる。このアルミニウム膜は、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜8は、例えばスパッタリング法などを用いて形成することができる。また、上部電極配線形成用の導体膜8の厚みは、上記下部電極配線形成用の導体膜3の厚みよりも薄く、例えば400nm程度とすることができる。また、導体膜8を窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は、上部電極配線M1の主導体膜となるため、アルミニウム膜の膜厚は窒化チタン膜の膜厚よりも厚く、例えば、アルミニウム膜の膜厚は300nm程度、アルミニウム膜の上下の各窒化チタン膜の膜厚は50nm程度とすることができる。また、窒化チタン膜の代わりに、チタン(Ti)膜および窒化チタン膜の積層膜あるいはタングステン(W)膜などを用いることもできる。
ここで、図14は、図13と同じ工程段階(導体膜8まで形成された段階)を示す要部断面図であり、上述したように図7〜図13が上記図5に対応する領域が示されていたのに対して、図14およびそれ以降の図15〜図18は上記図6に対応する領域が示されている。
図13および図14に示されるように導体膜8を形成した後、図15に示されるように、導体膜8を、リソグラフィ法およびドライエッチング法などを用いてパターニング(加工)する。パターニングされた導体膜8により、上部電極配線M1(上部電極M1Eおよび連結部M1C)が形成される。これにより、絶縁膜7上に上部電極配線M1が形成される。
次に、図16に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜7上に)、上部電極配線M1(上部電極M1E)を覆うように、絶縁膜9を形成(堆積)する。絶縁膜9は、例えば窒化シリコン膜などからなり、プラズマCVD法などを用いて形成することができる。また、絶縁膜9の厚みは、例えば500nm程度とすることができる。
次に、リソグラフィ法およびドライエッチング法を用いて、絶縁膜9,7に、上記犠牲膜パターン6に到達して犠牲膜パターン6の一部を露出するような孔(開口部、貫通孔)10を形成する。孔10は、犠牲膜パターン6に平面的に重なる位置に形成され、孔10の底部で犠牲膜パターン6の一部が露出される。
次に、孔10を通じて、犠牲膜パターン6を、例えばフッ化キセノン(XeF2)を用いたドライエッチング法などを用いて選択的にエッチングする。これにより、図17に示されるように、犠牲膜パターン6が選択的に除去され、犠牲膜パターン6が存在していた領域が空洞部VRとなり、絶縁膜5と絶縁膜7との間に空洞部VRが形成される。すなわち、CMUT領域CAにおいて、下部電極配線M0(下部電極M0E)と上部電極配線M1(上部電極M1E)との対向面間(犠牲膜パターン6の除去領域)に空洞部VRが形成される。
このように、孔10を通じて絶縁膜5,7間の犠牲膜パターン6を選択的にエッチングすることにより、下部電極配線M0と上部電極配線M1の間に空洞部VRを形成することができる。フッ化キセノン(XeF2)を用いたドライエッチング以外にも、ClF3を用いたドライエッチング法などにより犠牲膜パターン6をエッチングして空洞部VRを形成することもできる。
なお、下部電極配線M0において、空洞部VRを介して上部電極配線M1と対向する部分が下部電極M0Eであり、上部電極配線M1において、空洞部VRを介して下部電極配線M0と対向する部分が上部電極M1Eである。
次に、図18に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜9上に)、絶縁膜11を形成(堆積)する。これにより、絶縁膜11の一部を孔10内に埋め込み、孔10を塞ぐことができる。絶縁膜11は、例えば窒化シリコン膜などからなり、プラズマCVD法などを用いて形成することができる。また、絶縁膜11の厚みは、例えば800nm程度とすることができる。このようにして、静電容量型の振動子20が形成される。
その後、絶縁膜11,9,7,5に下部電極配線M0の一部が露出するようなパッドBP1用の開口部(図示せず)を、また、絶縁膜11,9に上部電極配線M1の一部が露出するようなパッドBP2用の開口部(図示せず)を、リソグラフィ法およびドライエッチング法により形成する。それから、上記図5および図6に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜11上に)、感光性ポリイミド膜などからなる絶縁膜13を形成し、露光および現像処理などにより、絶縁膜13に下部電極配線M0および上部電極配線M1の一部が露出するようなパッドBP1,BP2用の開口部(図示せず)を形成する。絶縁膜5,7,9,11,13の開口部から露出する下部電極配線M0の一部が上記パッドBP1になり、絶縁膜9,11,13の開口部から露出する上部電極配線M1の一部が上記パッドBP2になる。その後、半導体基板1S(半導体ウエハ)から個々のチップ領域を、ダイシング処理により切り出すことにより上記半導体チップ1を製造することができる。
次に、本実施の形態の効果について、より詳細に説明する。
上記図1〜図6に示されるような構成の超音波トランスデューサにおいては、絶縁膜7と上部電極M1E、およびその上部にある絶縁膜9,11,13がメンブレンを構成し、このメンブレンが振動する。下部電極配線M0(下部電極M0E)および上部電極配線M1(上部電極M1E)に直流電圧と交流電圧を重畳印加すると、下部電極配線M0(下部電極M0E)と上部電極配線M1(上部電極M1E)との間に静電気力が働き、空洞部VR上のメンブレンを構成する絶縁膜7、上部電極配線M1(上部電極M1E)、絶縁膜9,11,13(の積層膜)が、印加した交流電圧の周波数で半導体基板1Sの第1主面1Saに交差する方向に振動し、超音波を発信(送信)することができる。下部電極配線M0へは上記パッドBP1を介して電圧を印加でき、上部電極配線M1へは上記パッドBP2を介して電圧を印加できる。
逆に、超音波を受信する場合は、半導体チップ1のCMUT領域CAの表面に到達した超音波の圧力により、各振動子20の空洞部VR上のメンブレンが振動する。この振動により、上部電極M1Eと下部電極M0Eとの間の距離(間隔)が変化するため、上部電極M1Eと下部電極M0Eとの間の電気容量の変化として超音波を検出できる。すなわち、上下の電極(上部電極M1Eと下部電極M0E)間の距離(間隔)が変化することにより、電極間の電気容量が変わり、電流が流れる。この電流を検知することにより超音波を検出することができる。
CMUT領域CAでは、上部電極M1Eおよび下部電極M0E間の電圧印加に起因する静電力によるメンブレンの振動と、メンブレンの振動による上部電極M1Eおよび下部電極M0E間の電気容量変化を利用して超音波の発信(送信)および受信を行うが、上部電極M1Eおよび下部電極M0E間に印加される電圧は例えば100V以上という高電圧となる。このため、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧の向上が重要である。
図19は、本発明者が検討した第1の比較例の半導体装置の要部断面図、図20は、本発明者が検討した第2の比較例の半導体装置の要部断面図であり、いずれも本実施の形態の上記図5に対応するものである。
図19の第1の比較例では、本実施の形態とは異なり、本実施の形態の絶縁膜5に相当するものを酸化シリコン膜105aの単体膜とし、かつ本実施の形態の絶縁膜7に相当するものを酸化シリコン膜107aの単体膜としている。図20の第2の比較例では、本実施の形態とは異なり、本実施の形態の絶縁膜5に相当するものを窒化シリコン膜105bの単体膜とし、かつ本実施の形態の絶縁膜7に相当するものを窒化シリコン膜107bの単体膜としている。絶縁膜5,7以外の構成は、図19の第1の比較例および図20の第2の比較例の半導体装置は、本実施の形態の半導体装置とほぼ同様の構成を有しているので、ここではその説明を省略する。
対向する電極間に電圧を印加したとき、電界は、電極の平坦面よりも、尖った部分に集中しやすい。このため、下部電極配線M0(下部電極M0E)では、図19に示される下部電極配線M0(下部電極M0E)の上面端部121に電界が集中しやすく、この上面端部121を起点または終点とした経路、例えば図19で矢印で示した経路122で、上下の電極間のリーク電流や絶縁破壊が生じやすい。また、上部電極配線M1(上部電極M1E)では、空洞部VRに起因して生じた下面の段差部(角部、段差角部)123に電界が集中しやすく、この段差部123を起点または終点とした経路、例えば図19で矢印で示した経路124で、上下の電極間のリーク電流や絶縁破壊が生じやすい。
上部電極配線M1および下部電極配線M0間に介在する絶縁膜(本実施の形態の絶縁膜5,7に対応するもの)を、図19の第1の比較例のように、酸化シリコン膜105a,107aだけにした場合、下部電極配線M0の上面端部121および上部電極配線M1の下面の段差部123での電界集中の影響により、下部電極配線M0および上部電極配線M1間の絶縁耐圧が低くなり、図19の経路122および経路124で上下の電極間のリーク電流が増大し、絶縁破壊が生じやすくなってしまう。これは酸化シリコン膜の電導機構が電界に強く依存するファウラー−ノールドハイム(Fowler-Nordheim)トンネル型電導によるためと考えられる。
一方、上部電極配線M1および下部電極配線M0間に介在する絶縁膜(本実施の形態の絶縁膜5、7に対応するもの)を、図20の第2の比較例のように、窒化シリコン膜105b,107bだけにした場合には、上部電極M1Eおよび下部電極M0Eが窒化シリコン膜107a,105aと直接接する構造となるため、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間のリーク電流により窒化シリコン膜105b,107b(窒化シリコン膜105b,107bの一方または両方)中に電荷が蓄積する。窒化シリコン膜105b,107b中に電荷が蓄積されると、上部電極M1Eおよび下部電極M0Eにより構成される振動子20の電圧−容量特性が変化し、その結果、CMUT領域CAの送受信感度が変動することが、本発明者の検討により分かった。
それに対して、本実施の形態では、上記図5および図6にも示されるように、上部電極配線M1(上部電極M1E)と下部電極配線M0(下部電極M0E)との間には絶縁膜5,7が介在しているが、絶縁膜5を酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜とし、絶縁膜7を酸化シリコン膜7aとしている。このため、本実施の形態では、上部電極配線M1(上部電極M1E)と下部電極配線M0(下部電極M0E)との間には、酸化シリコン膜と窒化シリコン膜の両方が介在し、下部電極M0E(下部電極配線M0)の上面は、酸化シリコン膜(ここでは酸化シリコン膜5a)と接しかつ窒化シリコン膜(ここでは窒化シリコン膜5b)とは接しておらず、上部電極M1E(上部電極配線M1)の下面は、酸化シリコン膜(ここでは酸化シリコン膜7a)と接しかつ窒化シリコン膜(ここでは窒化シリコン膜5b)とは接していない構造となっている。
図21は、CMUTセルにおいて、上部電極配線M1と下部電極配線M0との間の絶縁膜の耐圧を評価した結果を示すグラフである。図21のグラフの横軸は上部電極M1Eと下部電極M0Eとの間に印加した電圧(arbitrary unit:任意単位)に対応し、図21のグラフの縦軸は、上部電極M1E(上部電極配線M1)と下部電極M0E(下部電極配線M0)との間のリーク電流(arbitrary unit:任意単位)に対応する。但し、図21の縦軸は対数で示してある。また、図21のグラフには、上記図5および図6のような構造の本実施の形態の場合(図21のグラフでは「本実施の形態」として実線で示してある)と、上記図19のような構造の第1の比較例の場合(図21のグラフでは「第1の比較例」として点線で示してある)とが示されている。なお、図21のグラフに示された「本実施の形態」の場合の絶縁膜7用の酸化シリコン膜7aの厚みと「第1の比較例」の場合の酸化シリコン膜107aの厚みとは同じにし、かつ、「本実施の形態」の場合の絶縁膜5用の酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜の全厚みと「第1の比較例」の場合の酸化シリコン膜105aの厚みとは、上部電極M1Eおよび下部電極M0E間の容量値が「本実施の形態」の場合と「第1の比較例」の場合とで同じになるように調整してある。
図21のグラフから明らかなように、上部電極配線M1および下部電極配線M0間の絶縁膜に酸化シリコン膜のみを用いた第1の比較例に比べて、上部電極配線M1および下部電極配線M0間の絶縁膜5,7に酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜と酸化シリコン膜7aとを用いた本実施の形態の方が、上下の電極間の絶縁破壊耐圧が大幅に向上している。これは上部電極配線M1(上部電極M1E)および下部電極配線M0(下部電極M0E)間の絶縁膜の電導機構が、酸化シリコン膜105a,107aのみから構成された第1の比較例の場合のファウラー−ノールドハイム型から、本実施の形態ではプール−フレンケル(Poole-Frenkel)型と呼ばれる、窒化シリコン膜5b中のトラップを介した電導機構になったためと考えられる。プール−フレンケル型の電導は絶縁膜の電界依存性が小さいため、下部電極配線M0の上記上面端部121および上部電極配線M1の下面の上記段差部123での電界集中の影響を受け難い。
このように、本実施の形態では、上下の電極間に窒化シリコン膜5bが介在していることにより、上部電極配線M1(上部電極M1E)および下部電極配線M0(下部電極M0E)間の絶縁膜の電導機構がプール−フレンケル型となり、上記上面端部121および上記段差部123に対応する部分での電界集中の影響を受けなくなり、そこを起点または終点とした上記経路122,124でリーク電流が生じたり絶縁破壊したりするのを抑制または防止することができる。これにより、CMUTセルアレイを備えた半導体チップ1の性能を向上させることができ、また製造歩留まりを向上させることができる。
図22は、CMUTセルの上部電極M1Eおよび下部電極M0E間に実動作時の駆動電圧を長時間印加し、容量−電圧カーブのシフト量を測定した結果を示すグラフである。図22のグラフの横軸は、上部電極M1Eおよび下部電極M0E間への電圧印加時間(arbitrary unit:任意単位)に対応し、図22のグラフの縦軸は、電圧印加前後の容量−電圧カーブ(C−V曲線)の電圧シフト(arbitrary unit:任意単位)に対応する。但し、図22の横軸は対数で示してある。また、図22のグラフには、上記図5および図6のような構造の本実施の形態の場合(図22のグラフでは「本実施の形態」として黒丸で示してある)と、上記図19のような構造の第1の比較例の場合(図22のグラフでは「第1の比較例」として白丸で示してある)と、上記図20のような構造の第2の比較例の場合(図22のグラフでは「第2の比較例」として白三角で示してある)とが示されている。なお、図22のグラフに示された「本実施の形態」の場合の絶縁膜5,7の各厚みと「第1の比較例」の場合の酸化シリコン膜105a,107aの各厚みと「第2の比較例」の場合の窒化シリコン膜105b,107bの各厚みとは、上部電極M1Eおよび下部電極M0E間の容量値が「本実施の形態」の場合と「第1の比較例」の場合と「第2の比較例」の場合とで同じになるように調整してある。
また、図23は、上部電極M1Eおよび下部電極M0E間に実動作時の駆動電圧を長時間印加した前後の容量−電圧カーブ(C−V曲線)を模式的に示すグラフである。図23のグラフには、初期の容量−電圧カーブ(C−V曲線)を実線で、上部電極M1Eおよび下部電極M0E間に実動作時の駆動電圧を長時間印加した後の容量−電圧カーブ(C−V曲線)を点線で模式的に示し、初期の容量−電圧カーブ(C−V曲線)からのシフト量を電圧シフトVsfとしている。この電圧シフトVsfの値が、図22のグラフの縦軸に対応するものとなる。
上部電極配線M1(上部電極M1E)および下部電極配線M0(下部電極M0E)間の絶縁膜を酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜と酸化シリコン膜7aとで構成した本実施の形態では、図22のグラフからも明らかなように、観察した時間内では容量−電圧カーブにシフトは見られなかった(すなわち電圧シフトVsfがほぼゼロであった)。それに対し、第1の比較例のように、上部電極配線M1(上部電極M1E)および下部電極配線M0(下部電極M0E)間の絶縁膜に酸化シリコン膜105a,107aのみを用いた場合には、図22のグラフにも示されるように、容量−電圧カーブにわずかなシフトが見られた。それに対し、第2の比較例のように上部電極配線M1(上部電極M1E)および下部電極配線M0(下部電極M0E)間の絶縁膜に窒化シリコン膜105b,107bのみを用いた場合には、図22のグラフにも示されるように、容量−電圧カーブに大きな電圧シフトが観察された。容量−電圧カーブに電圧シフトが生じることは、CMUTセルを繰返し動作させた場合、送受信感度が低下していくことを意味する。
窒化シリコン膜内には多数の電荷トラップが存在するので、CMUTセルの構造を第2の比較例のように電極(ここでは下部電極M0Eまたは上部電極M1E)と窒化シリコン膜(ここでは窒化シリコン膜105b,107b)が直接接した構造にすると、正孔(ホール)電流が流れ、電荷が窒化シリコン膜のトラップに捕獲される結果、容量−電圧カーブがシフトすると考えられる。その結果、図22のグラフのように、第2の比較例では、容量−電圧カーブに大きな電圧シフトが発生する。
それに対して、本実施の形態のように、窒化シリコン膜5bを酸化シリコン膜5aおよび酸化シリコン膜5cで挟んで積層構造とした場合には、窒化シリコン膜5bは上部電極M1E(上部電極配線M1)にも下部電極M0E(下部電極配線M0)にも接せず、正孔(ホール)電流を抑制できる。このため、リーク電流に起因した絶縁膜中の電荷蓄積による容量シフトを抑制または防止することができると考えられる。従って、本実施の形態では、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間に実動作時の駆動電圧を長時間印加しても、容量−電圧カーブに電圧シフトが生じるのを抑制または防止でき、CMUTセルを繰返し動作させても送受信感度が変動しない。これにより、CMUTセルの繰返し動作時の送受信感度の変動を抑制または防止することができる。従って、CMUTセルアレイを備えた半導体チップ1の性能を向上させることができる。
次に、本実施の形態の半導体装置(半導体チップ1)を、例えば超音波エコー診断装置に適用した場合について説明する。
超音波エコー診断装置は、音波の透過性を利用し、外から見ることのできない生体内部を、可聴音領域を越えた超音波を用いてリアルタイムで画像化して目視可能にした医療用診断装置である。この超音波エコー診断装置のプローブ(探触子)を図24に示す。
プローブ30は、超音波の送受信部である。図24に示されるように、プローブ30を形成するプローブケース30aの先端面には上記半導体チップ1がその第1主面(複数の振動子20の形成面)を外部に向けた状態で取り付けられている。さらに、この半導体チップ1の第1主面側には、音響レンズ30bが取り付けられている。
超音波診断に際しては、上記プローブ30の先端(音響レンズ30b側)を体表(体の表面)に当てた後、これを徐々に微少位置ずつずらしながら走査する。この時、体表に当てたプローブ30から生体内に数MHzの超音波パルスを送波し、音響インピーダンスの異なる組織境界からの反射波(反響またはエコー)を受波する。これにより、生体組織の断層像を得て、対象に関する情報を知ることができるようになっている。超音波を送波してから受波するまでの時間間隔によって反射体の距離情報が得られる。また、反射波のレベルまたは外形から反射体の存在または質に関する情報が得られる。
このような超音波エコー診断装置のプローブ30に本実施の形態の半導体チップ1を用いることにより、プローブ30の性能や信頼性を向上させることができる。
本実施の形態の半導体装置の具体的な構成について説明したが、本実施の形態および以下の実施の形態2〜9の半導体装置は、絶縁膜5、空洞部VRおよび絶縁膜7を介して対向して配置された下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)を有する半導体装置であり、下部電極M0E(下部電極配線M0)上に絶縁膜5が形成され、絶縁膜5上に絶縁膜7が形成され、絶縁膜7上に上部電極M1E(上部電極配線M1)が形成され、絶縁膜5および絶縁膜7間に空洞部VRが形成されている。そして、絶縁膜5は、少なくとも下部電極M0E(下部電極配線M0)に接する部分が酸化シリコンからなり、絶縁膜7は、少なくとも上部電極M1E(上部電極配線M1)に接する部分が酸化シリコンからなり、絶縁膜5および絶縁膜7の少なくとも一方が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置しかつ下部電極M0E(下部電極配線M0)にも上部電極M1E(上部電極配線M1)にも接しない窒化シリコン層部分を含んでいる。この窒化シリコン層部分は、本実施の形態の窒化シリコン膜5bや、後述の実施の形態の窒化シリコン膜5e,7b,7eに相当する。
絶縁膜5および絶縁膜7の少なくとも一方が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン層部分を含んでいることにより、上下の電極間にこの窒化シリコン層部分が介在し、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁膜5,7の電導機構が主としてプール−フレンケル型となる。このため、上述したように、下部電極配線M0の上記上面端部121および上部電極配線M1の上記段差部123に対応する部分での電界集中の影響を受けなくなり、この電界集中部(上面端部121や段差部123に対応する部分)を起点または終点とした経路(上記経路122,124に対応する経路)で上下の電極間にリーク電流が生じたり絶縁破壊したりするのを抑制または防止できる。これにより、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
そして、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコンから構成され、絶縁膜5,7が含む窒化シリコン層部分が下部電極M0Eおよび上部電極M1E(上部電極配線M1)のどちらにも接しないようにしたことにより、上述したように、その窒化シリコン層部分に電荷が蓄積されるのを抑制または防止できる。このため、上部電極M1Eおよび下部電極M0E間に電圧を長時間印加しても、絶縁膜5,7が含む窒化シリコン層部分に電荷が蓄積されるのを抑制または防止でき、窒化シリコン層部分への電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。従って、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
このような、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコンからなり、絶縁膜5および絶縁膜7の少なくとも一方が、下部電極M0E(下部電極配線M0)にも上部電極M1E(上部電極配線M1)にも接しない窒化シリコン層部分を含んでいる構造を容易かつ的確に実現するためには、絶縁膜5,7の膜構造を次のように構成すればよい。
すなわち、絶縁膜5を、下部電極M0E(下部電極配線M0)に接する第1の酸化シリコン膜(酸化シリコン膜5a,5dがこれに対応)と、該第1の酸化シリコン膜上に形成された窒化シリコン膜(窒化シリコン膜5b,5eがこれに対応)とを含む積層膜により構成し、かつ絶縁膜7を、上部電極M1E(上部電極配線M1)に接する第2の酸化シリコン膜(酸化シリコン膜7a,7c,7fがこれに対応)を含む単体膜または積層膜により構成すればよい。あるいは、絶縁膜5を、下部電極M0E(下部電極配線M0)に接する第1の酸化シリコン膜(酸化シリコン膜5a,5d,5fがこれに対応)を含む単体膜または積層膜により構成し、かつ絶縁膜7を、上部電極M1E(上部電極配線M1)に接する第2の酸化シリコン膜(酸化シリコン膜7c,7fがこれに対応)と、該第2の酸化シリコン膜の下に形成された窒化シリコン膜(窒化シリコン膜7b,7eがこれに対応)とを含む積層膜により構成すればよい。
本実施の形態では、絶縁膜5を、下(下部電極M0E側)から順に積層された酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成し、絶縁膜7を、酸化シリコン膜7aの単体膜(単層)により構成しているが、絶縁膜5,7の膜構造の他の形態を、以下の実施の形態2〜8で説明する。以下の実施の形態2〜8の半導体装置は、絶縁膜5,7の膜構造以外については本実施の形態の半導体装置と同様の構造を有している。
(実施の形態2)
図25および図26は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図25および図26に示されるように、絶縁膜5は、上記実施の形態1と同様に酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜から構成されているが、絶縁膜7は、上記実施の形態1とは異なり、下(絶縁膜5側)から順に積層された窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図27は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図13に対応するものである。
上記実施の形態1と同様にして上記図12の構造が得られた後、本実施の形態では、図27に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、窒化シリコン膜7bをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7b上に酸化シリコン膜7cをプラズマCVD法などを用いて形成(堆積)する。これにより、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜からなる絶縁膜7が形成される。窒化シリコン膜7bの膜厚(堆積膜厚)は例えば265nm程度、酸化シリコン膜7cの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図25および図26のように、絶縁膜7に窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜を用いた以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5b,7bを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜7を窒化シリコン膜7bと酸化シリコン膜7cの積層膜としたことにより、上記実施の形態1のように絶縁膜7に単層の酸化シリコン膜7aを用いた場合に比べ、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。これは、空洞部VRと上部電極配線M1間の絶縁膜7にも窒化シリコン膜7bを導入することにより、絶縁膜5,7の電導機構がよりプール−フレンケル型に近くなり、下部電極配線M0の上記上面端部121および上部電極配線M1の下面の上記段差部123での電界集中の影響が更に緩和されるためである。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5aとし、絶縁膜7の最上層部分を酸化シリコン膜7cとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5a,7cとなり、絶縁膜5,7が含む窒化シリコン膜5b,7bが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5b,7bに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5b,7bへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
また、本実施の形態では、絶縁膜5の最上層部分が酸化シリコン(ここでは酸化シリコン膜5c)により構成されている。上記犠牲膜パターン6は、絶縁膜5上の全面に形成した犠牲膜をパターニングすることにより形成されるが、犠牲膜のパターニングの際に、オーバーエッチングにより下地の絶縁膜5の最上層部分もエッチングされる可能性がある。しかしながら、絶縁膜5の少なくとも最上層部分を酸化シリコンにより構成すれば(この場合、窒化シリコン層部分は絶縁膜5の最上層部分以外の領域または絶縁膜7に設けられることになる)、絶縁膜5の最上層部分の酸化シリコンが多少エッチングされたとしても、絶縁耐圧の向上のために絶縁膜5,7に導入した窒化シリコン層部分がエッチングされるのを防止できる。このため、成膜時の膜厚どおりの厚みの窒化シリコン層部分(本実施の形態および他の実施の形態における窒化シリコン膜5b,5e,7b,7e)を絶縁膜5,7に導入することができ、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧をより的確に向上することができる。このように絶縁膜5の少なくとも最上層部分が酸化シリコンにより構成されているのは、上記実施の形態1、本実施の形態2、以下の実施の形態3、以下の実施の形態5および以下の実施の形態8であり、上記のような効果を得ることができる。
(実施の形態3)
図28および図29は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図28および図29に示されるように、絶縁膜5は、上記実施の形態1と同様に酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜から構成されているが、絶縁膜7は、上記実施の形態1とは異なり、下(絶縁膜5側)から順に積層された酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図30は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図13に対応するものである。
上記実施の形態1と同様にして上記図12の構造が得られた後、本実施の形態では、図30に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、酸化シリコン膜7dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜7d上に窒化シリコン膜7eをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7e上に酸化シリコン膜7fをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7が形成される。酸化シリコン膜7dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜7eの膜厚(堆積膜厚)は例えば175nm程度、酸化シリコン膜7fの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図28および図29のように、絶縁膜7に酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜を用いたこと以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5b,7eを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜7を酸化シリコン膜7dと窒化シリコン膜7eと酸化シリコン膜7fとの積層膜としたことにより、上記実施の形態1のように絶縁膜7に単層の酸化シリコン膜7aを用いた場合や上記実施の形態2のように絶縁膜7に窒化シリコン膜7bと酸化シリコン膜7cとの積層膜を用いた場合に比べ、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5aとし、絶縁膜7の最上層部分を酸化シリコン膜7fとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5a,7fとなり、絶縁膜5,7が含む窒化シリコン膜5b,7eが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5b,7eに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5b,7eへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
また、本実施の形態では、図30のように空洞部VR形成用の犠牲膜パターン6が酸化シリコン部分(ここでは酸化シリコン膜5c,7d)で囲まれている。上記図17のように孔10を通じて犠牲膜パターン6をエッチングして空洞部VRを形成する際には、エッチング選択比を高くする(犠牲膜パターン6の周囲の絶縁膜ができるだけエッチングされないようにする)ことが望まれる。犠牲膜パターン6が非晶質シリコン膜の場合は、犠牲膜パターン6の周囲が窒化シリコンであるよりも、酸化シリコンである方が、犠牲膜パターン6のエッチング選択比を高くしやすく(犠牲膜パターン6を囲む絶縁膜がエッチングされにくく)、空洞部VRの形状が安定しやすい。このため、製造された半導体装置(半導体チップ1)において、空洞部VRが酸化シリコン(酸化シリコン部分)で囲まれた状態であれば、空洞部VR形成用の犠牲膜パターン6に非晶質シリコン膜などを用いることが可能であり、空洞部VR形成用の犠牲膜パターン6の材料の選択の幅を広げることができる。このように空洞部VRが酸化シリコン(酸化シリコン部分)で囲まれた状態となっているのは、上記実施の形態1、本実施の形態3および以下の実施の形態8であり、上記のような効果を得ることができる。
(実施の形態4)
図31および図32は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図31および図32に示されるように、絶縁膜7は上記実施の形態1と同様に酸化シリコン膜7aの単体膜(単層)から構成されているが、絶縁膜5は、上記実施の形態1とは異なり、下(下部電極M0E側)から順に積層された酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図33および図34は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
上記実施の形態1と同様にして上記図10の構造が得られた後、本実施の形態では、図33に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、酸化シリコン膜5dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜5d上に窒化シリコン膜5eをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5が形成される。酸化シリコン膜5dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜5eの膜厚(堆積膜厚)は例えば265nm程度とすることができる。
絶縁膜5の形成後は、上記実施の形態1と同様の工程が行われる。すなわち、図34に示されるように、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5上に、上記実施の形態1と同様に犠牲膜パターン6を形成してから、絶縁膜5上に、犠牲膜パターン6を覆うように、酸化シリコン膜7aからなる絶縁膜7を形成する。それから、酸化シリコン膜7aからなる絶縁膜7上に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。これ以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図31および図32のように、絶縁膜5に酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜を用いたこと以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5eを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5dとし、絶縁膜7を酸化シリコン膜7aとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5d,7aとなり、絶縁膜5,7が含む窒化シリコン膜5eが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5eに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5eへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
(実施の形態5)
図35および図36は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図35および図36に示されるように、絶縁膜5は、上記実施の形態1とは異なり、酸化シリコン膜5fの単体膜(単層)から構成され、絶縁膜7は、上記実施の形態1とは異なり(かつ上記実施の形態2と同様に)、下(絶縁膜5側)から順に積層された窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図37および図38は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
上記実施の形態1と同様にして上記図10の構造が得られた後、本実施の形態では、図37に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、酸化シリコン膜5fをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜5fの単体膜(単層)からなる絶縁膜5が形成される。酸化シリコン膜5fの膜厚(堆積膜厚)は例えば200nm程度とすることができる。
絶縁膜5の形成後は、絶縁膜7の形成直前まで上記実施の形態1と同様の工程が行われる。すなわち、図38に示されるように、酸化シリコン膜5fからなる絶縁膜5上に、上記実施の形態1と同様に犠牲膜パターン6を形成する。
それから、本実施の形態では、上記実施の形態2と同様に、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、窒化シリコン膜7bをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7b上に酸化シリコン膜7cをプラズマCVD法などを用いて形成(堆積)する。これにより、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜からなる絶縁膜7が形成される。窒化シリコン膜7bの膜厚(堆積膜厚)は例えば265nm程度、酸化シリコン膜7cの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図35および図36のように、絶縁膜5に酸化シリコン膜5fの単体膜(単層)を用い、かつ絶縁膜7に窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜を用いた以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜7bを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5を酸化シリコン膜5fとし、絶縁膜7の最上層部分を酸化シリコン膜7cとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5f,7cとなり、絶縁膜5,7が含む窒化シリコン膜7bが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜7bに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜7bへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
(実施の形態6)
図39および図40は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図39および図40に示されるように、絶縁膜5は、上記実施の形態1とは異なり(かつ上記実施の形態4と同様に)、下(下部電極M0E側)から順に積層された酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜から構成され、絶縁膜7は、上記実施の形態1とは異なり(かつ上記実施の形態2,5と同様に)、下(絶縁膜5側)から順に積層された窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図41および図42は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
上記実施の形態1と同様にして上記図10の構造が得られた後、本実施の形態では、上記実施の形態4と同様に、図41に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、酸化シリコン膜5dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜5d上に窒化シリコン膜5eをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5が形成される。酸化シリコン膜5dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜5eの膜厚(堆積膜厚)は例えば265nm程度とすることができる。
絶縁膜5の形成後は、絶縁膜7の形成直前まで上記実施の形態1と同様の工程が行われる。すなわち、図42に示されるように、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5上に、上記実施の形態1と同様に犠牲膜パターン6を形成する。
それから、本実施の形態では、上記実施の形態2,5と同様に、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、窒化シリコン膜7bをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7b上に酸化シリコン膜7cをプラズマCVD法などを用いて形成(堆積)する。これにより、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜からなる絶縁膜7が形成される。窒化シリコン膜7bの膜厚(堆積膜厚)は例えば265nm程度、酸化シリコン膜7cの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜の積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図39および図40のように、絶縁膜5に酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜を用い、かつ絶縁膜7に窒化シリコン膜7bおよび酸化シリコン膜7cの積層膜を用いた以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5e,7bを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5,7が2層の窒化シリコン膜5e,7bを含んでいるので、窒化シリコン膜が1層の場合に比べて、絶縁膜5,7の電導機構がよりプール−フレンケル型に近くなり、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5dとし、絶縁膜7の最上層部分を酸化シリコン膜7cとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5d,7cとなり、絶縁膜5,7が含む窒化シリコン膜5e,7bが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5e,7bに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5e,7bへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
(実施の形態7)
図43および図44は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図43および図44に示されるように、絶縁膜5は、上記実施の形態1とは異なり(かつ上記実施の形態4,6と同様に)、下(下部電極M0E側)から順に積層された酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜から構成され、絶縁膜7は、上記実施の形態1とは異なり(かつ上記実施の形態3と同様に)、下(絶縁膜5側)から順に積層された酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図45および図46は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
上記実施の形態1と同様にして上記図10の構造が得られた後、本実施の形態では、上記実施の形態4,6と同様に、図45に示されるように、半導体基板1Sの第1主面1Sa上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、酸化シリコン膜5dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜5d上に窒化シリコン膜5eをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5が形成される。酸化シリコン膜5dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜5eの膜厚(堆積膜厚)は例えば265nm程度とすることができる。
絶縁膜5の形成後は、絶縁膜7の形成直前まで上記実施の形態1と同様の工程が行われる。すなわち、図46に示されるように、酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜からなる絶縁膜5上に、上記実施の形態1と同様に犠牲膜パターン6を形成する。
それから、本実施の形態では、上記実施の形態3と同様に、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、酸化シリコン膜7dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜7d上に窒化シリコン膜7eをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7e上に酸化シリコン膜7fをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7が形成される。酸化シリコン膜7dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜7eの膜厚(堆積膜厚)は例えば175nm程度、酸化シリコン膜7fの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図43および図44のように、絶縁膜5に酸化シリコン膜5dおよび窒化シリコン膜5eの積層膜を用い、かつ絶縁膜7に酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜を用いた以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5e,7eを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5,7が2層の窒化シリコン膜5e,7eを含んでいるので、窒化シリコン膜が1層の場合に比べて絶縁膜5,7の電導機構がよりプール−フレンケル型に近くなり、更に窒化シリコン膜5e,7e間にも酸化シリコン膜7dが介在することにより、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5dとし、絶縁膜7の最上層部分を酸化シリコン膜7fとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5d,7fとなり、絶縁膜5,7が含む窒化シリコン膜5e,7eが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5e,7eに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5e,7eへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
(実施の形態8)
図47および図48は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、上記図5および図6のように、絶縁膜5は、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜により構成され、絶縁膜7は、酸化シリコン膜7aの単体膜(単層)により構成されていた。それに対して、本実施の形態では、図47および図48に示されるように、絶縁膜5は、上記実施の形態1とは異なり(かつ上記実施の形態5と同様に)、酸化シリコン膜5fの単体膜(単層)から構成され、絶縁膜7は、上記実施の形態1とは異なり(かつ上記実施の形態3,7と同様に)、下(絶縁膜5側)から順に積層された酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図49および図50は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
上記実施の形態1と同様にして上記図10の構造が得られた後、本実施の形態では、上記実施の形態5と同様に、図49に示されるように、半導体基板1Sの第1主面上の全面に(すなわち下部電極配線M0および下部電極配線M0間を埋める絶縁膜4aの上面上に)、酸化シリコン膜5fをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜5fの単体膜(単層)からなる絶縁膜5が形成される。酸化シリコン膜5fの膜厚(堆積膜厚)は例えば200nm程度とすることができる。
絶縁膜5の形成後は、絶縁膜7の形成直前まで上記実施の形態1と同様の工程が行われる。すなわち、図50に示されるように、酸化シリコン膜5fからなる絶縁膜5上に、上記実施の形態1と同様に犠牲膜パターン6を形成する。
それから、本実施の形態では、上記実施の形態3,7と同様に、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、酸化シリコン膜7dをプラズマCVD法などを用いて形成(堆積)し、酸化シリコン膜7d上に窒化シリコン膜7eをプラズマCVD法などを用いて形成(堆積)し、窒化シリコン膜7e上に酸化シリコン膜7fをプラズマCVD法などを用いて形成(堆積)する。これにより、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7が形成される。酸化シリコン膜7dの膜厚(堆積膜厚)は例えば50nm程度、窒化シリコン膜7eの膜厚(堆積膜厚)は例えば175nm程度、酸化シリコン膜7fの膜厚(堆積膜厚)は例えば50nm程度とすることができる。
それから、酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜からなる絶縁膜7上に、上記実施の形態1と同様に、上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
このようにして、図47および図48のように、絶縁膜5に酸化シリコン膜5fの単体膜(単層)を用い、かつ絶縁膜7に酸化シリコン膜7d、窒化シリコン膜7eおよび酸化シリコン膜7fの積層膜を用いた以外は上記実施の形態1と同様の半導体装置を得ることができる。
本実施の形態においては、絶縁膜5,7が、下部電極M0E(下部電極配線M0)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜7eを含んでいることにより、上下の電極間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)および下部電極M0E(下部電極配線M0)間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5を酸化シリコン膜5fとし、絶縁膜7の最上層部分を酸化シリコン膜7fとしたことで、絶縁膜5の下部電極M0E(下部電極配線M0)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5f,7fとなり、絶縁膜5,7が含む窒化シリコン膜7eが下部電極M0Eおよび上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜7eに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜7eへの電荷蓄積に起因して下部電極M0E、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
(実施の形態9)
図51および図52は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図5および図6にそれぞれ対応するものである。
上記実施の形態1では、半導体基板1S(の主面1Sa)上に、下部電極M0E(下部電極配線M0)、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1E(上部電極配線M1)の積層構造が形成されており、下部電極M0E(下部電極配線M0)は、半導体基板1Sの主面1Sa上に絶縁膜2を介して設けられており、パターニングされた導体膜3により形成されていた。それに対して、本実施の形態では、上記下部電極M0E(下部電極配線M0)に相当するものは、半導体基板1S内に形成されたn型半導体領域41により構成されている。
すなわち、本実施の形態では、図51および図52に示されるように、半導体基板1S内の表層部分にn型半導体領域(不純物拡散層)41が形成されている。このn型半導体領域41が下部電極M0Eとして機能する。従って、本実施の形態では、下部電極M0Eは、半導体基板1Sの一部(ここでは施の形態ではn型半導体領域41)により形成されている。そして、本実施の形態では、上記実施の形態1の絶縁膜2、導体膜3および絶縁膜4(4a)に相当するものは形成されておらず、半導体基板1Sの主面上に(すなわちn型半導体領域41上に)、上記実施の形態1の絶縁膜5およびそれよりも上の構造(空洞部VR、絶縁膜7、上部電極配線M1、絶縁膜9,11,13)が形成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態1と同様であるので、ここではその説明は省略する。
図53および図54は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図11および図13にそれぞれ対応するものである。
本実施の形態では、半導体基板1Sを準備した後、図53に示されるように、半導体基板1Sの表層部分に例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどによってn型半導体領域41を形成する。
次に、上記絶縁膜2、上記導体膜3および上記絶縁膜4(4a)は形成せずに、半導体基板1Sの主面上の全面に、すなわち半導体領域41上に、絶縁膜5を形成(堆積)する。本実施の形態においても、絶縁膜5は、上記実施の形態1と同様、下から順に酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなり、上記実施の形態1と同様にして形成することができる。
絶縁膜5の形成後は、上記実施の形態1と同様の工程が行われる。すなわち、図54に示されるように、上記実施の形態1と同様にして、絶縁膜5上に犠牲膜パターン6を形成し、半導体基板1Sの第1主面1Sa上の全面に(すなわち絶縁膜5上に)、犠牲膜パターン6の表面を覆うように、酸化シリコン膜7aからなる絶縁膜7を形成(堆積)し、絶縁膜7上に上部電極配線M1(上部電極M1E)形成用の導体膜8を形成する。導体膜8の形成工程以降の工程は、上記実施の形態1と同様であるので、ここではその説明は省略する。
本実施の形態では、下部電極M0Eを半導体基板1Sの一部(ここでは施の形態ではn型半導体領域41)により形成しているので、下部電極M0E(n型半導体領域41)の上面は平坦で、上記図19で示した上面端部121のような角部(尖った部分)が下部電極M0E(n型半導体領域41)の上面には形成されない。このため、本実施の形態では、下部電極M0E(n型半導体領域41)には電界集中する部分が生じにくく、上記図19の経路122に相当する経路では、リーク電流や絶縁破壊が生じ易くなることはない。しかしながら、本実施の形態においても、上記実施の形態1と同様に、上部電極M1E(上部電極配線M1)の下面には、空洞部VRに起因して段差部(角部、段差角部)123a(上記段差部123に相当するもの)が生じ、この段差部123aに電界が集中して、段差部123aを起点または終点とした経路(上記図19で示した経路124に相当する経路)で、リーク電流や絶縁破壊が生じやすくなる。このため、本実施の形態のように下部電極M0Eを半導体基板1Sの一部(本実施の形態ではn型半導体領域41)により形成した場合でも、上記実施の形態1と同様の課題がある。
本実施の形態では、絶縁膜5,7が、下部電極M0E(n型半導体領域41)および上部電極M1E(上部電極配線M1)間に位置する窒化シリコン膜5bを含んでいることにより、上部電極M1E(上部電極配線M1)および下部電極M0E(n型半導体領域41)間の絶縁膜5,7の電導機構がプール−フレンケル型となり、上記実施の形態1で説明したように、上部電極M1E(上部電極配線M1)の段差部123aと下部電極M0E(n型半導体領域41)との間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。
また、本実施の形態では、絶縁膜5の最下層部分を酸化シリコン膜5aとし、絶縁膜7を酸化シリコン膜7aとしたことで、絶縁膜5の下部電極M0E(n型半導体領域41)に接する部分と絶縁膜7の上部電極M1E(上部電極配線M1)に接する部分とが酸化シリコン膜5a,7aとなり、絶縁膜5,7が含む窒化シリコン膜5bが下部電極M0E(n型半導体領域41)および上部電極M1Eのどちらにも接しないようになっている。これにより、上記実施の形態1で説明したように、絶縁膜5,7が含む窒化シリコン膜5bに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜5bへの電荷蓄積に起因して下部電極M0E(n型半導体領域41)、絶縁膜5、空洞部VR、絶縁膜7および上部電極M1Eにより形成される容量素子(振動子)の特性が変動してしまうのを抑制または防止できる。従って、半導体装置の性能を向上させることができる。
従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。
また、本実施の形態では、n型半導体領域41は上記CMUT領域CA全体に渡って形成されて共通の下部電極M0Eとなる。一方、上記実施の形態1〜8では、下部電極配線M0(下部電極M0E)を半導体基板1Sの主面上に設け、パターニングされた導体膜3により形成しているので、下部電極配線M0(下部電極M0E)を上記図1〜図4のX方向に分離して複数チャネルとすることができ、振動子20をマトリクス状に制御できるようになり、より高性能の超音波トランスデューサを実現することができる。
また、上記実施の形態1〜8のように下部電極配線M0(下部電極M0E)をパターニングされた導体膜3により形成した場合、上記図19で示した上面端部121が角部(尖った部分)として下部電極配線M0(下部電極M0E)に形成され、この角部(上面端部121)は、空洞部VRに起因した上部電極配線M1の段差部123aよりも尖っているため電界が集中し易い。このため、下部電極M0Eを半導体基板の一部(n型半導体領域41)により形成した場合よりも、下部電極M0Eをパターニングされた導体膜3により形成した場合の方が、上部電極M1E(上部電極配線M1)および下部電極M0E(n型半導体領域41)間の絶縁耐圧の低下がより顕著に生じるので、上記実施の形態1〜8のように絶縁膜5,7の膜構造を工夫して上下の電極間の絶縁耐圧を向上することが、極めて重要となる。
また、実施の形態9を上記実施の形態2〜8と組み合わせ、実施の形態9の構造において、絶縁膜5,7の膜構造を上記実施の形態2〜8のように変更することもできる。
なお、本実施の形態9では、下部電極M0Eをn型半導体領域41で形成したが、下部電極M0Eとして、n型半導体領域41の代わりに、例えばB(ホウ素)やBF2などのイオン注入を行うことにより、p型半導体領域を形成してもよい。
以上の実施の形態1〜9として示したCMUTセルを構成する材料は、その組み合わせの一つを示したものである。上下の電極(上部電極M1Eおよび下部電極M0E)には抵抗の低い金属膜を用い、電極間絶縁膜(絶縁膜5,7)や犠牲膜(犠牲膜パターン6用の膜)の形成は、金属膜が溶融しないような400℃程度の低温での堆積が可能なプラズマCVD法で行う場合について説明した。しかしながら、上下の電極(上部電極M1Eおよび下部電極M0E)は導電膜であればよく、例えば1000℃以上の高温プロセスにも耐えうる多結晶シリコン膜(ドープトポリシリコン膜)などを用いることができる。この場合、電極間絶縁膜(絶縁膜5,7)を構成する酸化シリコン膜および窒化シリコン膜の堆積は、プラズマCVD法より高温のプロセスである低圧化学気相成長(Low Pressure Chemical Vapor Deposition:LPCVD)法を用いてもよい。
また、絶縁膜5,7用の酸化シリコン膜や窒化シリコン膜の堆積後、これらの絶縁膜中のトラップを低減して膜質を向上するために、それ以後のいずれかの製造工程で熱処理を加えてもよい。
また、犠牲膜(犠牲膜パターン6用の膜)の材料も、例えば非晶質シリコンまたは多結晶シリコンなど、犠牲膜パターン6の周りを囲む材料(絶縁膜5,7のうちの犠牲膜パターン6に接する部分)とのエッチング選択性が確保できる材料であればよい。
また、上記図3〜図5においてCMUTセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形でも矩形をしていてもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。