JP2008288813A - 半導体装置 - Google Patents

Abstract

【課題】電極間絶縁膜の耐圧向上と電極間絶縁膜の電荷蓄積抑制を両立させる。
【解決手段】半導体基板１Ｓ上に絶縁膜２を介して下部電極Ｍ０Ｅが形成され、下部電極Ｍ０Ｅを覆うように絶縁膜５，７が形成され、絶縁膜７上に上部電極Ｍ１Ｅが形成され、上部電極Ｍ１Ｅを覆うように絶縁膜９，１１，１３が形成され、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅとの間の絶縁膜５，７間に空洞部ＶＲが形成されている。下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより超音波トランスデューサが形成される。絶縁膜５は、少なくとも下部電極Ｍ０Ｅに接する部分が酸化シリコンからなり、絶縁膜７は、少なくとも上部電極Ｍ１Ｅに接する部分が酸化シリコンからなり、絶縁膜５，７の少なくとも一方が、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に位置しかつ上部電極Ｍ１Ｅにも下部電極Ｍ０Ｅにも接しない窒化シリコン膜５ｂを含んでいる。
【選択図】図１７

Description

本発明は、半導体装置に関し、特に、超音波トランスデューサに適用して有効な技術に関する。

超音波トランスデューサは、超音波を送信、受信することにより、例えば人体内の腫瘍などの診断装置などに用いられている。

従来、圧電体の振動を利用した超音波トランスデューサが用いられてきたが、近年のＭＥＭＳ技術の進歩により、上下の２層電極の間に空洞部を挟みこんだ構造による振動部をシリコン基板上に作製した容量検出型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）が実用化を目指して盛んに開発されている。

ＣＭＵＴは、従来の圧電体を用いたトランスデューサと比較して、使用できる超音波の周波数帯域が広い、あるいは高分解能であるなどの利点がある。また、ＣＭＵＴは、ＬＳＩ加工技術を用いて作製するので、微細加工が可能である。特に、１つの超音波素子をアレイ状に並べて、それぞれの素子を独立に制御を行う場合には、ＣＭＵＴは必須となると考えられる。何故ならば、各素子への配線が必要になり、アレイ内の配線数は膨大な数になることが考えられるが、配線や、さらには超音波送受信部からの信号処理回路の１チップへの混載も、ＣＭＵＴでは可能だからである。

このような超音波トランスデューサに係る技術については、例えば米国特許第６２７１６２０Ｂ１号明細書（特許文献１）に記載がある。

また、特開２００３−２８７４０号公報(特許文献２)や特開２００４−３６１１１５号公報(特許文献３)には、絶縁膜および空洞部を上下の電極で挟んだセンサが開示されている。
米国特許第６２７１６２０Ｂ１号明細書 特開２００３−２８７４０号公報 特開２００４−３６１１１５号公報

本発明者の検討によれば、次のことが分かった。

本発明者が検討したＣＭＵＴの基本的な構造および動作を図１９を用いて説明する。図１９は、本発明者が検討したＣＭＵＴセルの要部断面図である。図１９中のＭ０Ｅは下部電極、１０５ａは酸化シリコン膜、ＶＲは空洞部、１０７ａは酸化シリコン膜、Ｍ１Ｅは上部電極、９，１１，１３は絶縁膜であり、上下の電極（上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ）に空洞部ＶＲが挟まれた構造となっている。酸化シリコン膜１０５ａと上部電極Ｍ１Ｅおよびその上部にある絶縁膜９，１１，１３がメンブレンを構成し、このメンブレンが振動する。

超音波を発信（送信）する動作について説明する。上部電極Ｍ１Ｅと下部電極Ｍ０Ｅへ直流電圧と交流電圧を重畳すると、上部電極Ｍ１Ｅと下部電極Ｍ０Ｅの間に静電気力が働き、空洞部ＶＲ上のメンブレンを構成する酸化シリコン膜１０５ａ、上部電極Ｍ１Ｅおよび絶縁膜９，１１，１３（の積層膜）が、印加した交流電圧の周波数で振動し、超音波を発信する。

逆に、超音波を受信する場合は、デバイスの表面に到達した超音波の圧力により、空洞部ＶＲ上のメンブレンが振動する。この振動により、上部電極Ｍ１Ｅと下部電極Ｍ０Ｅとの間の距離が変化するため、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間の電気容量の変化として超音波を検出できる。すなわち、上下の電極間の距離が変化することにより、上下の電極間の電気容量が変わり、電流が流れる。この電流を検知することにより超音波を検出することができる。

上記動作原理からも明らかであるが、ＣＭＵＴでは、上下の電極間の電圧印加に起因する静電力によるメンブレンの振動と、振動による上下の電極間の電気容量変化を利用して超音波の発信および受信を行う。一般的に、直流と交流を合せると、上下の電極間に印加される電圧は１００Ｖ以上という高電圧のため、上下の電極間の絶縁耐圧の向上が重要な課題となる。

特に、下部電極Ｍ０Ｅは、その上面端部１２１に電界が集中しやすく、下部電極Ｍ０Ｅの上面端部１２１では上表面に比べ絶縁膜電界が増大し、図１９で矢印で示した経路１２２でリーク電流が増大する。また、上部電極Ｍ１Ｅは、空洞部ＶＲに起因して生じた下面の段差部１２３に電界が集中しやすく、絶縁膜電界が増大し、図１９で矢印で示した経路１２４でリーク電流が増大する。上下の電極間の絶縁膜に酸化シリコン膜１０５ａ，１０７ａを用いた場合には、この傾向が特に顕著であり、絶縁耐圧の低下が生じてしまう。これは酸化シリコン膜の電導機構が電界に強く依存するファウラー−ノールドハイム(Fowler-Nordheim)トンネル型電導によるためと考えられる。

このため、上下の電極間の絶縁耐圧を向上させ、半導体装置の性能を向上させることが望まれる。

それに対して、上下の電極間の絶縁膜として酸化シリコン膜１０５ａ，１０７ａの代わりに窒化シリコン膜を用いることも考えられる。窒化シリコン膜は酸化シリコン膜に比べ誘電率が大きいため、絶縁膜の容量を同一とした場合、物理膜厚を増大することができ、耐圧の低下を抑制することができる。

しかしながら、本発明者の検討の結果、酸化シリコン膜１０５ａおよび酸化シリコン膜１０７ａの代わりにそれぞれ単層の窒化シリコン膜を用い、上下の電極（上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ）と窒化シリコン膜とが直接接するセル構造とすると、上下の電極間のリーク電流により窒化シリコン膜中に電荷が蓄積し、動作時間の増大とともに電圧−容量特性が変化し、その結果、送受信感度が変動することが明らかとなった。

このため、絶縁膜の電荷蓄積に起因した送受信感度の変動を抑制し、半導体装置の性能を向上させることが望まれる。

また、上記特開２００３−２８７４０号公報(特許文献２)や上記特開２００４−３６１１１５号公報(特許文献３)では、ＭＥＭＳ技術を用い、絶縁膜を介して空洞部を上下の電極で挟み、電極間の容量変化から圧力や加速度を検知するセンサが開示されているが、ともに、圧力や加速度といった物理量を検知することのみを目的としており、高電圧を印加して超音波を発信するような能動的な機能を有していない。このため、上記したような、高い動作電圧の印加に起因して生じる、上下の電極間のリーク電流による電極間絶縁膜への電荷蓄積と、これによる検知性能の変動の問題は生じない。このため、上記特開２００３−２８７４０号公報や上記特開２００４−３６１１１５号公報においては、電極間絶縁膜への電荷蓄積を抑制するためのデバイス構造や、その製造方法に関しては何ら記載がなされていない。

本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

また、本発明の他の目的は、電極間絶縁膜の耐圧向上と電極間絶縁膜の電荷蓄積抑制を両立できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、間に空洞部を有するように積層された第１絶縁膜および第２絶縁膜を介して第１電極と第２電極とが対向配置され、第１電極側の前記第１絶縁膜は、少なくとも第１電極に接する部分が酸化シリコンからなり、第２電極側の第２絶縁膜は、少なくとも第２電極に接する部分が酸化シリコンからなり、第１絶縁膜および第２絶縁膜の少なくとも一方が、第１電極および第２電極間に位置しかつ第１電極にも第２電極にも接しない窒化シリコン層部分を含んでいるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の性能を向上させることができる。

また、電極間絶縁膜の耐圧向上と電極間絶縁膜の電荷蓄積抑制を両立させることができる。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

１．半導体基板とは、半導体集積回路の製造に用いるシリコンその他の半導体単結晶基板、石英基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置は、例えばＭＥＭＳ（Micro Electro Mechanical System）技術を用いて製造された超音波トランスデューサ（超音波送受信センサ）である。

図１は、本実施の形態の半導体装置を構成する半導体チップ１の全体平面図である。

半導体チップ１は、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）および第２主面（下面、裏面）を有している。図１は、半導体チップ１の第１主面側の平面図（すなわち上面図）が示されている。

図１に示されるように、半導体チップ１の平面形状は、例えば長方形状に形成されている。半導体チップ１の長手方向（第２方向Ｙ）の長さは、例えば４ｃｍ程度、半導体チップ１の短方向（第１方向Ｘ）の長さは、例えば１ｃｍ程度である。ただし、半導体チップ１の平面寸法は、これに限定されるものではなく種々変更可能であり、例えば長手方向（第２方向Ｙ）の長さが８ｃｍ程度、短方向（第１方向Ｘ）の長さが１．５ｃｍ程度等、大小様々なセンサがある。

半導体チップ１の第１主面には、ＣＭＵＴ領域（ＣＭＵＴセル領域、センサ領域、センサセルアレイ、振動子アレイ）ＣＡと、複数のボンディングパッド（以下、パッドという）ＢＰ１，ＢＰ２とが配置されている。

ＣＭＵＴ（Capacitive Micromachined Ultrasonic Transducer：容量検出型超音波トランスデューサ）領域ＣＡには、複数の下部電極配線（下部電極、第１電極）Ｍ０と、これに直交する複数の上部電極配線（上部電極、第２電極）Ｍ１と、複数の振動子（ＣＭＵＴセル、センサセル、後述する振動子２０に対応）とが配置されている。

複数の下部電極配線Ｍ０は、それぞれ、半導体チップ１の長手方向（第２方向Ｙ）に沿って延在するように形成されており、半導体チップ１の短方向（第１方向Ｘ）に例えば１６チャネル（channel：以下、ｃｈとも記す）並んで配置されている。

下部電極配線Ｍ０は、それぞれ、パッドＢＰ１に電気的に接続されている。パッドＢＰ１は、ＣＭＵＴ領域ＣＡの外周であって、半導体チップ１の長手方向（第２方向Ｙ）の両端近傍に、下部電極配線Ｍ０に対応するように、半導体チップ１の短辺に沿って複数並んで配置されている。

複数の上部電極配線Ｍ１は、それぞれ、半導体チップ１の短方向（第１方向Ｘ）に沿って延在するように形成されており、半導体チップ１の長手方向（第２方向Ｙ）に例えば１９２ｃｈ並んで配置されている。

上部電極配線Ｍ１は、それぞれ、パッドＢＰ２に電気的に接続されている。パッドＢＰ２は、ＣＭＵＴ領域ＣＡの外周であって、半導体チップ１の短方向（第１方向Ｘ）の両端近傍に、上部電極配線Ｍ１に対応するように、半導体チップ１の長辺に沿って複数並んで配置されている。

上記振動子（後述する振動子２０に対応）は、例えば静電容量型のトランスデューサであり、上記下部電極配線Ｍ０と、上記上部電極配線Ｍ１との交点に配置されている。すなわち、複数の振動子（後述する振動子２０に対応）が、ＣＭＵＴ領域ＣＡ内にマトリクス（行列、アレイ）状に規則的に並んで配置されている。ＣＭＵＴ領域ＣＡ内においては、下部電極配線Ｍ０と上部電極配線Ｍ１との交点には、例えば５０個程度の振動子が並列に配置されている。

従って、ＣＭＵＴ領域ＣＡは、複数のセンサセルまたはＣＭＵＴセル（後述する振動子２０に対応）が形成された領域であり、半導体チップ１は、複数のＣＭＵＴセルが形成されたＣＭＵＴ領域ＣＡを主面（第１主面）に有する半導体装置である。

次に、図２〜図４は上記半導体チップ１の要部平面図（要部拡大平面図）、図５および図６は上記半導体チップ１の要部断面図である。図２は、下部電極配線Ｍ０の平面レイアウトを示し、他の構成要素は図示を省略している。図３は、図２に更に空洞部ＶＲおよび孔１０の平面レイアウトを追加した（重ねた）図であり、下部電極配線Ｍ０、空洞部ＶＲおよび孔１０以外の構成要素は図示を省略している。図４は、図３に更に上部電極配線Ｍ１およびパッドＢＰ１，ＢＰ２の平面レイアウトを追加した（重ねた）図であり、下部電極配線Ｍ０、空洞部ＶＲ、孔１０、上部電極配線Ｍ１およびパッドＢＰ１，ＢＰ２以外の構成要素は図示を省略している。また、図５は、図４のＡ−Ａ線の断面図にほぼ対応し、図６は、図４のＢ−Ｂ線の断面図にほぼ対応する。なお、図２〜図４は、ＣＭＵＴ領域ＣＡのうち、下部電極配線Ｍ０が２ｃｈ、上部電極配線Ｍ１が２ｃｈの領域を示し、下部電極配線Ｍ０と上部電極配線Ｍ１との各交点に１２個の振動子２０を配置した場合の平面図を示しているが、各交点に配置する振動子２０の数はこれに限定されない。

半導体チップ１を構成する半導体基板１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）１Ｓａおよび第２主面（下面、裏面）１Ｓｂを有している。図２〜図６に示されるように、半導体基板１Ｓの第１主面１Ｓａ上には、例えば酸化シリコンなどからなる絶縁膜（第３絶縁膜）２を介して上記複数の振動子（容量素子、ＣＭＵＴセル、超音波トランスデューサセル）２０が配置（形成）されている。

図４に示されるように、複数の振動子２０は、それぞれ、例えば平面六角形状に形成されており、例えばハニカム状に配置されている。これにより、複数の振動子２０を高密度に配置することができるので、センサ性能を向上させることができる。

また、各振動子２０は、下部電極（下部電極部分、第１電極）Ｍ０Ｅと、下部電極Ｍ０Ｅに対向するように設けられた上部電極（上部電極部分、第２電極）Ｍ１Ｅと、これら電極間に介在された空洞部ＶＲとを有している。

上記下部電極Ｍ０Ｅは、上記下部電極配線Ｍ０において上記上部電極配線Ｍ１が平面的に重なる部分に形成されている。すなわち、各振動子２０の下部電極Ｍ０Ｅは、下部電極配線Ｍ０の一部により形成されており、下部電極配線Ｍ０のうち、空洞部ＶＲと平面的に重なる部分（すなわち空洞部ＶＲの下方に位置する部分）が、下部電極Ｍ０Ｅとなる。また、下部電極配線Ｍ０は、振動子２０の下部電極用の導体パターンであり、下部電極配線Ｍ０全体（下部電極配線Ｍ０のパターン自体）を電極（下部電極、第１電極）とみなすこともできる。

下部電極配線Ｍ０（下部電極Ｍ０Ｅ）は、パターン化（パターニング）された導体膜３からなり、例えば窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）膜および窒化チタン膜が下から順に積層された積層膜からなる。窒化チタン膜に代えてタングステン（Ｗ）膜を用いても良い。

隣り合う下部電極配線Ｍ０間（下部電極Ｍ０Ｅ間）には、絶縁膜（埋め込み絶縁膜）４ａが埋め込まれている。すなわち、絶縁膜４ａは、隣り合う下部電極配線Ｍ０間（下部電極Ｍ０Ｅ間）内を埋めるように形成されており、絶縁膜４ａの上面と下部電極配線Ｍ０間（下部電極Ｍ０Ｅ間）の上面とで、ほぼ平坦面が形成されている。絶縁膜４ａは、例えば酸化シリコンなどからなる。

半導体基板１の第１主面１Ｓａ上に絶縁膜２を介して下部電極配線Ｍ０（下部電極Ｍ０Ｅ）が形成され、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）を覆うように絶縁膜２（半導体基板１の第１主面１Ｓａ）上に絶縁膜（第１絶縁膜）５が形成（堆積）されている。上記のように、下部電極配線Ｍ０間（下部電極Ｍ０Ｅ間）に絶縁膜４ａが埋め込まれているので、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および絶縁膜４ａ上に、絶縁膜５が堆積（形成）されている。本実施の形態では、絶縁膜５は、下（下部電極配線Ｍ０側）から順に積層された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる。

絶縁膜５上には、絶縁膜（第２絶縁膜）７が形成（堆積）されている。本実施の形態では、絶縁膜７は、酸化シリコン膜７ａの単体膜（単一膜、単層）からなる。絶縁膜７上には、上記上部電極Ｍ１Ｅが下部電極Ｍ０Ｅに対向するように設けられている。

上部電極Ｍ１Ｅは、上記上部電極配線Ｍ１において上記下部電極配線Ｍ０が平面的に重なる部分に形成されている。すなわち、各振動子２０の上部電極Ｍ１Ｅは、上部電極配線Ｍ１の一部により形成されており、上部電極配線Ｍ１のうち、下部電極配線Ｍ０と平面的に重なる部分（すなわち下部電極配線Ｍ０の上方に位置する部分）が、上部電極Ｍ１Ｅとなる。上部電極Ｍ１Ｅの平面形状は略六角形状に形成されており、上部電極配線Ｍ１において上部電極Ｍ１Ｅ間を連結する連結部Ｍ１Ｃよりも幅広のパターンで形成されている。このように、上部電極配線Ｍ１は、複数の上部電極Ｍ１Ｅと、第１方向Ｘに隣り合う上部電極Ｍ１Ｅ間を連結する連結部Ｍ１Ｃとを有している。また、上部電極配線Ｍ１は、振動子２０の上部電極用の導体パターンであり、上部電極配線Ｍ１全体（上部電極Ｍ１Ｅと連結部Ｍ１Ｃを合わせたもの、上部電極配線Ｍ１のパターン自体）を電極（上部電極、第２電極）とみなすこともできる。

上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃを含む上部電極配線Ｍ１は、パターン化された導体膜８からなり、例えば窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）膜および窒化チタン（ＴｉＮ）膜が下から順に積層された積層膜からなる。窒化チタン膜に代えてタングステン膜を用いても良い。

このような下部電極Ｍ０Ｅ（下部電極配線Ｍ０）と上部電極Ｍ１Ｅ（上部電極配線Ｍ１）との間（対抗面間）には、上記空洞部ＶＲが形成されている。空洞部ＶＲは、絶縁膜５と絶縁膜７との間に、絶縁膜５の上面と絶縁膜７の下面とで囲まれて形成されている。空洞部ＶＲの平面形状は、例えば六角形状に形成されている。また、上部電極Ｍ１Ｅの平面形状も、例えば六角形状とされている。また、上部電極Ｍ１Ｅの平面パターンは、例えば、空洞部ＶＲの平面パターン内に平面的に含まれるように形成することができる。

酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ａの積層膜からなる上記絶縁膜５は下部電極Ｍ０Ｅと空洞ＶＲとの間に配置され、上下の電極間（上部電極Ｍ１Ｅと下部電極Ｍ０Ｅとの間）の絶縁耐性を確保する役目を有している。また、上記絶縁膜７は空洞部ＶＲと上部電極配線Ｍ１（上部電極Ｍ１Ｅ）との間に配置され、絶縁膜５とともに上下の電極間の絶縁耐性を確保する役目を有している。

上記絶縁膜７上には、上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃを含む上部電極配線Ｍ１を覆うように、例えば窒化シリコン膜などからなる絶縁膜９が堆積（形成）されている。絶縁膜７，９において、上記空洞部ＶＲの六角部の近傍には、空洞部ＶＲに達する孔（開口部、貫通孔、スルーホール）１０が形成されている。孔１０は、後述するように、孔１０を通じて絶縁膜５と絶縁膜７との間の犠牲膜パターン（後述する犠牲膜パターン６）をエッチングして空洞部ＶＲを形成するための孔（空洞部ＶＲ形成用の孔）である。

上記絶縁膜９上には、例えば窒化シリコン膜などからなる絶縁膜１１が形成（堆積）されている。この絶縁膜１１の一部は、上記孔１０内に入り込んでおり、これにより、孔１０は塞がれている。

上記絶縁膜１１上には、保護膜として、感光性ポリイミド膜などからなる絶縁膜１３が形成（堆積）されている。

絶縁膜５，７，９，１１，１３には、下部電極配線Ｍ０の一部に達する開口部（図示せず）が形成されており、この開口部から露出する下部電極配線Ｍ０の一部がパッドＢＰ１になっている。また、絶縁膜９，１１，１３には、上部電極配線Ｍ１の一部に達する開口部（図示せず）が形成されており、この開口部から露出する上部電極配線Ｍ１の一部がパッドＢＰ２になっている。なお、パッドＢＰ１，ＢＰ２は、半導体チップ１の入出力用の端子であり、パッドＢＰ１，ＢＰ２には、ボンディングワイヤなどが電気的に接続される。

このように、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）と上部電極配線Ｍ１（上部電極Ｍ１Ｅ）との間に絶縁膜５および絶縁膜７が介在しており、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅとに挟まれた領域において、絶縁膜５と絶縁膜７との間に空洞部ＶＲが設けられており、下部電極Ｍ０Ｅと空洞部ＶＲとの間に絶縁膜５が介在し、空洞部ＶＲと上部電極Ｍ１Ｅとの間に絶縁膜７が介在している。

半導体チップ１の複数のＣＭＵＴセル（振動子２０）の各々は、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）と、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）と、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間の絶縁膜５、空洞部ＶＲおよび絶縁膜７により形成される超音波トランスデューサ（可変容量センサ）である。すなわち、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）と、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間の絶縁膜５、空洞部ＶＲおよび絶縁膜７により、容量素子が形成（構成）され、より具体的には超音波トランスデューサが形成（構成）されている。

次に、本実施の形態の半導体装置の製造方法を図７〜図１８により説明する。なお、図７〜図１８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図７〜図１８のうち、図７〜図１３は上記図５に対応する領域の断面図（上記図４のＡ−Ａ線に相当する位置の断面図）であり、図１４〜図１８は上記図６に対応する断面図（上記図４のＢ−Ｂ線に相当する位置の断面図）である。

半導体チップ１を製造するには、まず、図７に示されるように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体薄板）１Ｓを用意する。半導体基板１Ｓは、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）１Ｓａおよび第２主面（下面、裏面）１Ｓｂを有している。

次に、半導体基板１Ｓの第１主面１Ｓａの全面上に、例えば酸化シリコン膜などからなる絶縁膜２を形成（堆積）する。絶縁膜２の膜厚は、例えば厚さ８００ｎｍ程度とすることができる。

次に、絶縁膜２上に、下部電極配線形成用の導体膜（導体層）３を形成（堆積）する。導体膜３は、半導体基板１Ｓの第１主面１Ｓａの全面上に形成される。導体膜３は、金属膜または金属的な電導を示す膜からなり、例えば、下から順に形成された窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）膜および窒化チタン（ＴｉＮ）膜の積層膜からなる。このアルミニウム膜は、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜３は、例えばスパッタリング法などを用いて形成することができる。また、導体膜３を窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は、下部電極配線Ｍ０の主導体膜となるため、アルミニウム膜の膜厚は窒化チタン膜の膜厚よりも厚く、例えば、アルミニウム膜の膜厚は６００ｎｍ程度、アルミニウム膜の上下の各窒化チタン膜の膜厚は５０ｎｍ程度とすることができる。また、窒化チタン膜の代わりに、チタン（Ｔｉ）膜および窒化チタン膜の積層膜あるいはタングステン（Ｗ）膜などを用いることもできる。

次に、図８に示されるように、導体膜３を、リソグラフィ法およびドライエッチング法などを用いてパターニング（加工）する。パターニングされた導体膜（導体層）３により、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）が形成される。

このようにして、半導体基板１Ｓ上（の絶縁膜２上）に下部電極配線Ｍ０が形成される。なお、リソグラフィ法は、レジスト膜（フォトレジスト膜）の塗布、露光および現像の一連の工程によりレジスト膜を所望のパターンにパターニングする方法である。

次に、図９に示されるように、半導体基板１Ｓ上（の絶縁膜２上）に、下部電極配線Ｍ０を覆うように、酸化シリコン膜などの絶縁膜４を、例えばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などを用いて形成（堆積）する。この際、隣り合う下部電極配線Ｍ０間のスペースが絶縁膜４で十分に埋め込まれるような厚さで、絶縁膜４を堆積させる。

次に、図１０に示されるように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などにより、下部電極配線Ｍ０の上面上の絶縁膜４を除去して下部電極配線Ｍ０の上面を露出させるとともに、隣り合う下部電極配線Ｍ０の間に絶縁膜４を残存させる。隣り合う下部電極配線Ｍ０の間に残存する絶縁膜４は、下部電極配線Ｍ０間を埋め込む絶縁膜（埋め込み絶縁膜）４ａとなる。

次に、図１１に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０を埋める絶縁膜４ａの上面上に）、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）と下部電極配線Ｍ０間を埋める絶縁膜４ａとを覆うように、絶縁膜５を形成（堆積）する。

本実施の形態では、絶縁膜５は、下から順に酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる。すなわち、半導体基板１Ｓの第１主面上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、プラズマＣＶＤ法などを用いて酸化シリコン膜５ａを形成（堆積）し、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをプラズマＣＶＤ法などを用いて形成（堆積）する。酸化シリコン膜５ａの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜５ｂの膜厚（堆積膜厚）は例えば１７５ｎｍ程度、酸化シリコン膜５ｃの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

次に、図１２に示されるように、半導体基板１Ｓの第１主面１Ｓａの絶縁膜５上の全面に、例えば非晶質シリコン膜からなる犠牲膜をプラズマＣＶＤ法などを用いて形成（堆積）した後、この犠牲膜をリソグラフィ法およびドライエッチング法によりパターニングすることにより、犠牲膜パターン（空洞部形成用の犠牲膜パターン）６を形成する。犠牲膜パターン６は、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）上の絶縁膜５上に形成される。犠牲膜パターン６は、上記空洞部ＶＲを形成するためのパターンであり、犠牲膜パターン６の平面形状は、空洞部ＶＲと同じ平面形状に形成されている。従って、空洞部ＶＲ形成予定領域に、犠牲膜パターン６を形成する。

次に、図１３に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、絶縁膜７を形成（堆積）する。本実施の形態では、絶縁膜７は酸化シリコン膜７ａの単体膜（単一膜、単層）からなり、プラズマＣＶＤ法などを用いて形成することができる。絶縁膜７の膜厚（堆積膜厚）は例えば２００ｎｍ程度とすることができる。

次に、絶縁膜７上に、上部電極配線形成用の導体膜（導体層）８を形成（堆積）する。導体膜８は、半導体基板１Ｓの第１主面１Ｓａの全面上に形成される。導体膜８は、金属膜または金属的な電導を示す膜からなり、例えば、下から順に形成された窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）膜および窒化チタン（ＴｉＮ）膜の積層膜からなる。このアルミニウム膜は、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜８は、例えばスパッタリング法などを用いて形成することができる。また、上部電極配線形成用の導体膜８の厚みは、上記下部電極配線形成用の導体膜３の厚みよりも薄く、例えば４００ｎｍ程度とすることができる。また、導体膜８を窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は、上部電極配線Ｍ１の主導体膜となるため、アルミニウム膜の膜厚は窒化チタン膜の膜厚よりも厚く、例えば、アルミニウム膜の膜厚は３００ｎｍ程度、アルミニウム膜の上下の各窒化チタン膜の膜厚は５０ｎｍ程度とすることができる。また、窒化チタン膜の代わりに、チタン（Ｔｉ）膜および窒化チタン膜の積層膜あるいはタングステン（Ｗ）膜などを用いることもできる。

ここで、図１４は、図１３と同じ工程段階（導体膜８まで形成された段階）を示す要部断面図であり、上述したように図７〜図１３が上記図５に対応する領域が示されていたのに対して、図１４およびそれ以降の図１５〜図１８は上記図６に対応する領域が示されている。

図１３および図１４に示されるように導体膜８を形成した後、図１５に示されるように、導体膜８を、リソグラフィ法およびドライエッチング法などを用いてパターニング（加工）する。パターニングされた導体膜８により、上部電極配線Ｍ１（上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃ）が形成される。これにより、絶縁膜７上に上部電極配線Ｍ１が形成される。

次に、図１６に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜７上に）、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）を覆うように、絶縁膜９を形成（堆積）する。絶縁膜９は、例えば窒化シリコン膜などからなり、プラズマＣＶＤ法などを用いて形成することができる。また、絶縁膜９の厚みは、例えば５００ｎｍ程度とすることができる。

次に、リソグラフィ法およびドライエッチング法を用いて、絶縁膜９，７に、上記犠牲膜パターン６に到達して犠牲膜パターン６の一部を露出するような孔（開口部、貫通孔）１０を形成する。孔１０は、犠牲膜パターン６に平面的に重なる位置に形成され、孔１０の底部で犠牲膜パターン６の一部が露出される。

次に、孔１０を通じて、犠牲膜パターン６を、例えばフッ化キセノン（ＸｅＦ_２）を用いたドライエッチング法などを用いて選択的にエッチングする。これにより、図１７に示されるように、犠牲膜パターン６が選択的に除去され、犠牲膜パターン６が存在していた領域が空洞部ＶＲとなり、絶縁膜５と絶縁膜７との間に空洞部ＶＲが形成される。すなわち、ＣＭＵＴ領域ＣＡにおいて、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）と上部電極配線Ｍ１（上部電極Ｍ１Ｅ）との対向面間（犠牲膜パターン６の除去領域）に空洞部ＶＲが形成される。

このように、孔１０を通じて絶縁膜５，７間の犠牲膜パターン６を選択的にエッチングすることにより、下部電極配線Ｍ０と上部電極配線Ｍ１の間に空洞部ＶＲを形成することができる。フッ化キセノン（ＸｅＦ_２）を用いたドライエッチング以外にも、ＣｌＦ_３を用いたドライエッチング法などにより犠牲膜パターン６をエッチングして空洞部ＶＲを形成することもできる。

なお、下部電極配線Ｍ０において、空洞部ＶＲを介して上部電極配線Ｍ１と対向する部分が下部電極Ｍ０Ｅであり、上部電極配線Ｍ１において、空洞部ＶＲを介して下部電極配線Ｍ０と対向する部分が上部電極Ｍ１Ｅである。

次に、図１８に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜９上に）、絶縁膜１１を形成（堆積）する。これにより、絶縁膜１１の一部を孔１０内に埋め込み、孔１０を塞ぐことができる。絶縁膜１１は、例えば窒化シリコン膜などからなり、プラズマＣＶＤ法などを用いて形成することができる。また、絶縁膜１１の厚みは、例えば８００ｎｍ程度とすることができる。このようにして、静電容量型の振動子２０が形成される。

その後、絶縁膜１１，９，７，５に下部電極配線Ｍ０の一部が露出するようなパッドＢＰ１用の開口部（図示せず）を、また、絶縁膜１１，９に上部電極配線Ｍ１の一部が露出するようなパッドＢＰ２用の開口部（図示せず）を、リソグラフィ法およびドライエッチング法により形成する。それから、上記図５および図６に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜１１上に）、感光性ポリイミド膜などからなる絶縁膜１３を形成し、露光および現像処理などにより、絶縁膜１３に下部電極配線Ｍ０および上部電極配線Ｍ１の一部が露出するようなパッドＢＰ１，ＢＰ２用の開口部（図示せず）を形成する。絶縁膜５，７，９，１１，１３の開口部から露出する下部電極配線Ｍ０の一部が上記パッドＢＰ１になり、絶縁膜９，１１，１３の開口部から露出する上部電極配線Ｍ１の一部が上記パッドＢＰ２になる。その後、半導体基板１Ｓ（半導体ウエハ）から個々のチップ領域を、ダイシング処理により切り出すことにより上記半導体チップ１を製造することができる。

次に、本実施の形態の効果について、より詳細に説明する。

上記図１〜図６に示されるような構成の超音波トランスデューサにおいては、絶縁膜７と上部電極Ｍ１Ｅ、およびその上部にある絶縁膜９，１１，１３がメンブレンを構成し、このメンブレンが振動する。下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）に直流電圧と交流電圧を重畳印加すると、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）と上部電極配線Ｍ１（上部電極Ｍ１Ｅ）との間に静電気力が働き、空洞部ＶＲ上のメンブレンを構成する絶縁膜７、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）、絶縁膜９，１１，１３（の積層膜）が、印加した交流電圧の周波数で半導体基板１Ｓの第１主面１Ｓａに交差する方向に振動し、超音波を発信（送信）することができる。下部電極配線Ｍ０へは上記パッドＢＰ１を介して電圧を印加でき、上部電極配線Ｍ１へは上記パッドＢＰ２を介して電圧を印加できる。

逆に、超音波を受信する場合は、半導体チップ１のＣＭＵＴ領域ＣＡの表面に到達した超音波の圧力により、各振動子２０の空洞部ＶＲ上のメンブレンが振動する。この振動により、上部電極Ｍ１Ｅと下部電極Ｍ０Ｅとの間の距離（間隔）が変化するため、上部電極Ｍ１Ｅと下部電極Ｍ０Ｅとの間の電気容量の変化として超音波を検出できる。すなわち、上下の電極（上部電極Ｍ１Ｅと下部電極Ｍ０Ｅ）間の距離（間隔）が変化することにより、電極間の電気容量が変わり、電流が流れる。この電流を検知することにより超音波を検出することができる。

ＣＭＵＴ領域ＣＡでは、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間の電圧印加に起因する静電力によるメンブレンの振動と、メンブレンの振動による上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間の電気容量変化を利用して超音波の発信（送信）および受信を行うが、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に印加される電圧は例えば１００Ｖ以上という高電圧となる。このため、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧の向上が重要である。

図１９は、本発明者が検討した第１の比較例の半導体装置の要部断面図、図２０は、本発明者が検討した第２の比較例の半導体装置の要部断面図であり、いずれも本実施の形態の上記図５に対応するものである。

図１９の第１の比較例では、本実施の形態とは異なり、本実施の形態の絶縁膜５に相当するものを酸化シリコン膜１０５ａの単体膜とし、かつ本実施の形態の絶縁膜７に相当するものを酸化シリコン膜１０７ａの単体膜としている。図２０の第２の比較例では、本実施の形態とは異なり、本実施の形態の絶縁膜５に相当するものを窒化シリコン膜１０５ｂの単体膜とし、かつ本実施の形態の絶縁膜７に相当するものを窒化シリコン膜１０７ｂの単体膜としている。絶縁膜５，７以外の構成は、図１９の第１の比較例および図２０の第２の比較例の半導体装置は、本実施の形態の半導体装置とほぼ同様の構成を有しているので、ここではその説明を省略する。

対向する電極間に電圧を印加したとき、電界は、電極の平坦面よりも、尖った部分に集中しやすい。このため、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）では、図１９に示される下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の上面端部１２１に電界が集中しやすく、この上面端部１２１を起点または終点とした経路、例えば図１９で矢印で示した経路１２２で、上下の電極間のリーク電流や絶縁破壊が生じやすい。また、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）では、空洞部ＶＲに起因して生じた下面の段差部(角部、段差角部)１２３に電界が集中しやすく、この段差部１２３を起点または終点とした経路、例えば図１９で矢印で示した経路１２４で、上下の電極間のリーク電流や絶縁破壊が生じやすい。

上部電極配線Ｍ１および下部電極配線Ｍ０間に介在する絶縁膜（本実施の形態の絶縁膜５，７に対応するもの）を、図１９の第１の比較例のように、酸化シリコン膜１０５ａ，１０７ａだけにした場合、下部電極配線Ｍ０の上面端部１２１および上部電極配線Ｍ１の下面の段差部１２３での電界集中の影響により、下部電極配線Ｍ０および上部電極配線Ｍ１間の絶縁耐圧が低くなり、図１９の経路１２２および経路１２４で上下の電極間のリーク電流が増大し、絶縁破壊が生じやすくなってしまう。これは酸化シリコン膜の電導機構が電界に強く依存するファウラー−ノールドハイム(Fowler-Nordheim)トンネル型電導によるためと考えられる。

一方、上部電極配線Ｍ１および下部電極配線Ｍ０間に介在する絶縁膜（本実施の形態の絶縁膜５、７に対応するもの）を、図２０の第２の比較例のように、窒化シリコン膜１０５ｂ，１０７ｂだけにした場合には、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅが窒化シリコン膜１０７ａ，１０５ａと直接接する構造となるため、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間のリーク電流により窒化シリコン膜１０５ｂ，１０７ｂ（窒化シリコン膜１０５ｂ，１０７ｂの一方または両方）中に電荷が蓄積する。窒化シリコン膜１０５ｂ，１０７ｂ中に電荷が蓄積されると、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅにより構成される振動子２０の電圧−容量特性が変化し、その結果、ＣＭＵＴ領域ＣＡの送受信感度が変動することが、本発明者の検討により分かった。

それに対して、本実施の形態では、上記図５および図６にも示されるように、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）と下部電極配線Ｍ０（下部電極Ｍ０Ｅ）との間には絶縁膜５，７が介在しているが、絶縁膜５を酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜とし、絶縁膜７を酸化シリコン膜７ａとしている。このため、本実施の形態では、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）と下部電極配線Ｍ０（下部電極Ｍ０Ｅ）との間には、酸化シリコン膜と窒化シリコン膜の両方が介在し、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）の上面は、酸化シリコン膜（ここでは酸化シリコン膜５ａ）と接しかつ窒化シリコン膜（ここでは窒化シリコン膜５ｂ）とは接しておらず、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）の下面は、酸化シリコン膜（ここでは酸化シリコン膜７ａ）と接しかつ窒化シリコン膜（ここでは窒化シリコン膜５ｂ）とは接していない構造となっている。

図２１は、ＣＭＵＴセルにおいて、上部電極配線Ｍ１と下部電極配線Ｍ０との間の絶縁膜の耐圧を評価した結果を示すグラフである。図２１のグラフの横軸は上部電極Ｍ１Ｅと下部電極Ｍ０Ｅとの間に印加した電圧（arbitrary unit：任意単位）に対応し、図２１のグラフの縦軸は、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）と下部電極Ｍ０Ｅ（下部電極配線Ｍ０）との間のリーク電流（arbitrary unit：任意単位）に対応する。但し、図２１の縦軸は対数で示してある。また、図２１のグラフには、上記図５および図６のような構造の本実施の形態の場合（図２１のグラフでは「本実施の形態」として実線で示してある）と、上記図１９のような構造の第１の比較例の場合（図２１のグラフでは「第１の比較例」として点線で示してある）とが示されている。なお、図２１のグラフに示された「本実施の形態」の場合の絶縁膜７用の酸化シリコン膜７ａの厚みと「第１の比較例」の場合の酸化シリコン膜１０７ａの厚みとは同じにし、かつ、「本実施の形態」の場合の絶縁膜５用の酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜の全厚みと「第１の比較例」の場合の酸化シリコン膜１０５ａの厚みとは、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間の容量値が「本実施の形態」の場合と「第１の比較例」の場合とで同じになるように調整してある。

図２１のグラフから明らかなように、上部電極配線Ｍ１および下部電極配線Ｍ０間の絶縁膜に酸化シリコン膜のみを用いた第１の比較例に比べて、上部電極配線Ｍ１および下部電極配線Ｍ０間の絶縁膜５，７に酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜と酸化シリコン膜７ａとを用いた本実施の形態の方が、上下の電極間の絶縁破壊耐圧が大幅に向上している。これは上部電極配線Ｍ１（上部電極Ｍ１Ｅ）および下部電極配線Ｍ０（下部電極Ｍ０Ｅ）間の絶縁膜の電導機構が、酸化シリコン膜１０５ａ，１０７ａのみから構成された第１の比較例の場合のファウラー−ノールドハイム型から、本実施の形態ではプール−フレンケル(Poole-Frenkel)型と呼ばれる、窒化シリコン膜５ｂ中のトラップを介した電導機構になったためと考えられる。プール−フレンケル型の電導は絶縁膜の電界依存性が小さいため、下部電極配線Ｍ０の上記上面端部１２１および上部電極配線Ｍ１の下面の上記段差部１２３での電界集中の影響を受け難い。

このように、本実施の形態では、上下の電極間に窒化シリコン膜５ｂが介在していることにより、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）および下部電極配線Ｍ０（下部電極Ｍ０Ｅ）間の絶縁膜の電導機構がプール−フレンケル型となり、上記上面端部１２１および上記段差部１２３に対応する部分での電界集中の影響を受けなくなり、そこを起点または終点とした上記経路１２２，１２４でリーク電流が生じたり絶縁破壊したりするのを抑制または防止することができる。これにより、ＣＭＵＴセルアレイを備えた半導体チップ１の性能を向上させることができ、また製造歩留まりを向上させることができる。

図２２は、ＣＭＵＴセルの上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に実動作時の駆動電圧を長時間印加し、容量−電圧カーブのシフト量を測定した結果を示すグラフである。図２２のグラフの横軸は、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間への電圧印加時間（arbitrary unit：任意単位）に対応し、図２２のグラフの縦軸は、電圧印加前後の容量−電圧カーブ（Ｃ−Ｖ曲線）の電圧シフト（arbitrary unit：任意単位）に対応する。但し、図２２の横軸は対数で示してある。また、図２２のグラフには、上記図５および図６のような構造の本実施の形態の場合（図２２のグラフでは「本実施の形態」として黒丸で示してある）と、上記図１９のような構造の第１の比較例の場合（図２２のグラフでは「第１の比較例」として白丸で示してある）と、上記図２０のような構造の第２の比較例の場合（図２２のグラフでは「第２の比較例」として白三角で示してある）とが示されている。なお、図２２のグラフに示された「本実施の形態」の場合の絶縁膜５，７の各厚みと「第１の比較例」の場合の酸化シリコン膜１０５ａ，１０７ａの各厚みと「第２の比較例」の場合の窒化シリコン膜１０５ｂ，１０７ｂの各厚みとは、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間の容量値が「本実施の形態」の場合と「第１の比較例」の場合と「第２の比較例」の場合とで同じになるように調整してある。

また、図２３は、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に実動作時の駆動電圧を長時間印加した前後の容量−電圧カーブ（Ｃ−Ｖ曲線）を模式的に示すグラフである。図２３のグラフには、初期の容量−電圧カーブ（Ｃ−Ｖ曲線）を実線で、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に実動作時の駆動電圧を長時間印加した後の容量−電圧カーブ（Ｃ−Ｖ曲線）を点線で模式的に示し、初期の容量−電圧カーブ（Ｃ−Ｖ曲線）からのシフト量を電圧シフトＶｓｆとしている。この電圧シフトＶｓｆの値が、図２２のグラフの縦軸に対応するものとなる。

上部電極配線Ｍ１（上部電極Ｍ１Ｅ）および下部電極配線Ｍ０（下部電極Ｍ０Ｅ）間の絶縁膜を酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜と酸化シリコン膜７ａとで構成した本実施の形態では、図２２のグラフからも明らかなように、観察した時間内では容量−電圧カーブにシフトは見られなかった（すなわち電圧シフトＶｓｆがほぼゼロであった）。それに対し、第１の比較例のように、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）および下部電極配線Ｍ０（下部電極Ｍ０Ｅ）間の絶縁膜に酸化シリコン膜１０５ａ，１０７ａのみを用いた場合には、図２２のグラフにも示されるように、容量−電圧カーブにわずかなシフトが見られた。それに対し、第２の比較例のように上部電極配線Ｍ１（上部電極Ｍ１Ｅ）および下部電極配線Ｍ０（下部電極Ｍ０Ｅ）間の絶縁膜に窒化シリコン膜１０５ｂ，１０７ｂのみを用いた場合には、図２２のグラフにも示されるように、容量−電圧カーブに大きな電圧シフトが観察された。容量−電圧カーブに電圧シフトが生じることは、ＣＭＵＴセルを繰返し動作させた場合、送受信感度が低下していくことを意味する。

窒化シリコン膜内には多数の電荷トラップが存在するので、ＣＭＵＴセルの構造を第２の比較例のように電極（ここでは下部電極Ｍ０Ｅまたは上部電極Ｍ１Ｅ）と窒化シリコン膜（ここでは窒化シリコン膜１０５ｂ，１０７ｂ）が直接接した構造にすると、正孔（ホール）電流が流れ、電荷が窒化シリコン膜のトラップに捕獲される結果、容量−電圧カーブがシフトすると考えられる。その結果、図２２のグラフのように、第２の比較例では、容量−電圧カーブに大きな電圧シフトが発生する。

それに対して、本実施の形態のように、窒化シリコン膜５ｂを酸化シリコン膜５ａおよび酸化シリコン膜５ｃで挟んで積層構造とした場合には、窒化シリコン膜５ｂは上部電極Ｍ１Ｅ（上部電極配線Ｍ１）にも下部電極Ｍ０Ｅ（下部電極配線Ｍ０）にも接せず、正孔（ホール）電流を抑制できる。このため、リーク電流に起因した絶縁膜中の電荷蓄積による容量シフトを抑制または防止することができると考えられる。従って、本実施の形態では、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間に実動作時の駆動電圧を長時間印加しても、容量−電圧カーブに電圧シフトが生じるのを抑制または防止でき、ＣＭＵＴセルを繰返し動作させても送受信感度が変動しない。これにより、ＣＭＵＴセルの繰返し動作時の送受信感度の変動を抑制または防止することができる。従って、ＣＭＵＴセルアレイを備えた半導体チップ１の性能を向上させることができる。

次に、本実施の形態の半導体装置（半導体チップ１）を、例えば超音波エコー診断装置に適用した場合について説明する。

超音波エコー診断装置は、音波の透過性を利用し、外から見ることのできない生体内部を、可聴音領域を越えた超音波を用いてリアルタイムで画像化して目視可能にした医療用診断装置である。この超音波エコー診断装置のプローブ（探触子）を図２４に示す。

プローブ３０は、超音波の送受信部である。図２４に示されるように、プローブ３０を形成するプローブケース３０ａの先端面には上記半導体チップ１がその第１主面（複数の振動子２０の形成面）を外部に向けた状態で取り付けられている。さらに、この半導体チップ１の第１主面側には、音響レンズ３０ｂが取り付けられている。

超音波診断に際しては、上記プローブ３０の先端（音響レンズ３０ｂ側）を体表（体の表面）に当てた後、これを徐々に微少位置ずつずらしながら走査する。この時、体表に当てたプローブ３０から生体内に数ＭＨｚの超音波パルスを送波し、音響インピーダンスの異なる組織境界からの反射波（反響またはエコー）を受波する。これにより、生体組織の断層像を得て、対象に関する情報を知ることができるようになっている。超音波を送波してから受波するまでの時間間隔によって反射体の距離情報が得られる。また、反射波のレベルまたは外形から反射体の存在または質に関する情報が得られる。

このような超音波エコー診断装置のプローブ３０に本実施の形態の半導体チップ１を用いることにより、プローブ３０の性能や信頼性を向上させることができる。

本実施の形態の半導体装置の具体的な構成について説明したが、本実施の形態および以下の実施の形態２〜９の半導体装置は、絶縁膜５、空洞部ＶＲおよび絶縁膜７を介して対向して配置された下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）を有する半導体装置であり、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）上に絶縁膜５が形成され、絶縁膜５上に絶縁膜７が形成され、絶縁膜７上に上部電極Ｍ１Ｅ（上部電極配線Ｍ１）が形成され、絶縁膜５および絶縁膜７間に空洞部ＶＲが形成されている。そして、絶縁膜５は、少なくとも下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分が酸化シリコンからなり、絶縁膜７は、少なくとも上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分が酸化シリコンからなり、絶縁膜５および絶縁膜７の少なくとも一方が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置しかつ下部電極Ｍ０Ｅ（下部電極配線Ｍ０）にも上部電極Ｍ１Ｅ（上部電極配線Ｍ１）にも接しない窒化シリコン層部分を含んでいる。この窒化シリコン層部分は、本実施の形態の窒化シリコン膜５ｂや、後述の実施の形態の窒化シリコン膜５ｅ，７ｂ，７ｅに相当する。

絶縁膜５および絶縁膜７の少なくとも一方が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン層部分を含んでいることにより、上下の電極間にこの窒化シリコン層部分が介在し、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁膜５，７の電導機構が主としてプール−フレンケル型となる。このため、上述したように、下部電極配線Ｍ０の上記上面端部１２１および上部電極配線Ｍ１の上記段差部１２３に対応する部分での電界集中の影響を受けなくなり、この電界集中部（上面端部１２１や段差部１２３に対応する部分）を起点または終点とした経路（上記経路１２２，１２４に対応する経路）で上下の電極間にリーク電流が生じたり絶縁破壊したりするのを抑制または防止できる。これにより、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

そして、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコンから構成され、絶縁膜５，７が含む窒化シリコン層部分が下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅ（上部電極配線Ｍ１）のどちらにも接しないようにしたことにより、上述したように、その窒化シリコン層部分に電荷が蓄積されるのを抑制または防止できる。このため、上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ間に電圧を長時間印加しても、絶縁膜５，７が含む窒化シリコン層部分に電荷が蓄積されるのを抑制または防止でき、窒化シリコン層部分への電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。従って、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

このような、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコンからなり、絶縁膜５および絶縁膜７の少なくとも一方が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）にも上部電極Ｍ１Ｅ（上部電極配線Ｍ１）にも接しない窒化シリコン層部分を含んでいる構造を容易かつ的確に実現するためには、絶縁膜５，７の膜構造を次のように構成すればよい。

すなわち、絶縁膜５を、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する第１の酸化シリコン膜（酸化シリコン膜５ａ，５ｄがこれに対応）と、該第１の酸化シリコン膜上に形成された窒化シリコン膜（窒化シリコン膜５ｂ，５ｅがこれに対応）とを含む積層膜により構成し、かつ絶縁膜７を、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する第２の酸化シリコン膜（酸化シリコン膜７ａ，７ｃ，７ｆがこれに対応）を含む単体膜または積層膜により構成すればよい。あるいは、絶縁膜５を、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する第１の酸化シリコン膜（酸化シリコン膜５ａ，５ｄ，５ｆがこれに対応）を含む単体膜または積層膜により構成し、かつ絶縁膜７を、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する第２の酸化シリコン膜（酸化シリコン膜７ｃ，７ｆがこれに対応）と、該第２の酸化シリコン膜の下に形成された窒化シリコン膜（窒化シリコン膜７ｂ，７ｅがこれに対応）とを含む積層膜により構成すればよい。

本実施の形態では、絶縁膜５を、下（下部電極Ｍ０Ｅ側）から順に積層された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成し、絶縁膜７を、酸化シリコン膜７ａの単体膜（単層）により構成しているが、絶縁膜５，７の膜構造の他の形態を、以下の実施の形態２〜８で説明する。以下の実施の形態２〜８の半導体装置は、絶縁膜５，７の膜構造以外については本実施の形態の半導体装置と同様の構造を有している。

（実施の形態２）
図２５および図２６は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図２５および図２６に示されるように、絶縁膜５は、上記実施の形態１と同様に酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜から構成されているが、絶縁膜７は、上記実施の形態１とは異なり、下（絶縁膜５側）から順に積層された窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図２７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１３に対応するものである。

上記実施の形態１と同様にして上記図１２の構造が得られた後、本実施の形態では、図２７に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、窒化シリコン膜７ｂをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｂ上に酸化シリコン膜７ｃをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜からなる絶縁膜７が形成される。窒化シリコン膜７ｂの膜厚（堆積膜厚）は例えば２６５ｎｍ程度、酸化シリコン膜７ｃの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図２５および図２６のように、絶縁膜７に窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜を用いた以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｂ，７ｂを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜７を窒化シリコン膜７ｂと酸化シリコン膜７ｃの積層膜としたことにより、上記実施の形態１のように絶縁膜７に単層の酸化シリコン膜７ａを用いた場合に比べ、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。これは、空洞部ＶＲと上部電極配線Ｍ１間の絶縁膜７にも窒化シリコン膜７ｂを導入することにより、絶縁膜５，７の電導機構がよりプール−フレンケル型に近くなり、下部電極配線Ｍ０の上記上面端部１２１および上部電極配線Ｍ１の下面の上記段差部１２３での電界集中の影響が更に緩和されるためである。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ａとし、絶縁膜７の最上層部分を酸化シリコン膜７ｃとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ａ，７ｃとなり、絶縁膜５，７が含む窒化シリコン膜５ｂ，７ｂが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｂ，７ｂに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｂ，７ｂへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

また、本実施の形態では、絶縁膜５の最上層部分が酸化シリコン（ここでは酸化シリコン膜５ｃ）により構成されている。上記犠牲膜パターン６は、絶縁膜５上の全面に形成した犠牲膜をパターニングすることにより形成されるが、犠牲膜のパターニングの際に、オーバーエッチングにより下地の絶縁膜５の最上層部分もエッチングされる可能性がある。しかしながら、絶縁膜５の少なくとも最上層部分を酸化シリコンにより構成すれば（この場合、窒化シリコン層部分は絶縁膜５の最上層部分以外の領域または絶縁膜７に設けられることになる）、絶縁膜５の最上層部分の酸化シリコンが多少エッチングされたとしても、絶縁耐圧の向上のために絶縁膜５，７に導入した窒化シリコン層部分がエッチングされるのを防止できる。このため、成膜時の膜厚どおりの厚みの窒化シリコン層部分（本実施の形態および他の実施の形態における窒化シリコン膜５ｂ，５ｅ，７ｂ，７ｅ）を絶縁膜５，７に導入することができ、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧をより的確に向上することができる。このように絶縁膜５の少なくとも最上層部分が酸化シリコンにより構成されているのは、上記実施の形態１、本実施の形態２、以下の実施の形態３、以下の実施の形態５および以下の実施の形態８であり、上記のような効果を得ることができる。

（実施の形態３）
図２８および図２９は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図２８および図２９に示されるように、絶縁膜５は、上記実施の形態１と同様に酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜から構成されているが、絶縁膜７は、上記実施の形態１とは異なり、下（絶縁膜５側）から順に積層された酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図３０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１３に対応するものである。

上記実施の形態１と同様にして上記図１２の構造が得られた後、本実施の形態では、図３０に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、酸化シリコン膜７ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜７ｄ上に窒化シリコン膜７ｅをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｅ上に酸化シリコン膜７ｆをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７が形成される。酸化シリコン膜７ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜７ｅの膜厚（堆積膜厚）は例えば１７５ｎｍ程度、酸化シリコン膜７ｆの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図２８および図２９のように、絶縁膜７に酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜を用いたこと以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｂ，７ｅを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜７を酸化シリコン膜７ｄと窒化シリコン膜７ｅと酸化シリコン膜７ｆとの積層膜としたことにより、上記実施の形態１のように絶縁膜７に単層の酸化シリコン膜７ａを用いた場合や上記実施の形態２のように絶縁膜７に窒化シリコン膜７ｂと酸化シリコン膜７ｃとの積層膜を用いた場合に比べ、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ａとし、絶縁膜７の最上層部分を酸化シリコン膜７ｆとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ａ，７ｆとなり、絶縁膜５，７が含む窒化シリコン膜５ｂ，７ｅが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｂ，７ｅに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｂ，７ｅへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

また、本実施の形態では、図３０のように空洞部ＶＲ形成用の犠牲膜パターン６が酸化シリコン部分（ここでは酸化シリコン膜５ｃ，７ｄ）で囲まれている。上記図１７のように孔１０を通じて犠牲膜パターン６をエッチングして空洞部ＶＲを形成する際には、エッチング選択比を高くする（犠牲膜パターン６の周囲の絶縁膜ができるだけエッチングされないようにする）ことが望まれる。犠牲膜パターン６が非晶質シリコン膜の場合は、犠牲膜パターン６の周囲が窒化シリコンであるよりも、酸化シリコンである方が、犠牲膜パターン６のエッチング選択比を高くしやすく（犠牲膜パターン６を囲む絶縁膜がエッチングされにくく）、空洞部ＶＲの形状が安定しやすい。このため、製造された半導体装置（半導体チップ１）において、空洞部ＶＲが酸化シリコン（酸化シリコン部分）で囲まれた状態であれば、空洞部ＶＲ形成用の犠牲膜パターン６に非晶質シリコン膜などを用いることが可能であり、空洞部ＶＲ形成用の犠牲膜パターン６の材料の選択の幅を広げることができる。このように空洞部ＶＲが酸化シリコン（酸化シリコン部分）で囲まれた状態となっているのは、上記実施の形態１、本実施の形態３および以下の実施の形態８であり、上記のような効果を得ることができる。

（実施の形態４）
図３１および図３２は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図３１および図３２に示されるように、絶縁膜７は上記実施の形態１と同様に酸化シリコン膜７ａの単体膜（単層）から構成されているが、絶縁膜５は、上記実施の形態１とは異なり、下（下部電極Ｍ０Ｅ側）から順に積層された酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図３３および図３４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

上記実施の形態１と同様にして上記図１０の構造が得られた後、本実施の形態では、図３３に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、酸化シリコン膜５ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜５ｄ上に窒化シリコン膜５ｅをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５が形成される。酸化シリコン膜５ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜５ｅの膜厚（堆積膜厚）は例えば２６５ｎｍ程度とすることができる。

絶縁膜５の形成後は、上記実施の形態１と同様の工程が行われる。すなわち、図３４に示されるように、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５上に、上記実施の形態１と同様に犠牲膜パターン６を形成してから、絶縁膜５上に、犠牲膜パターン６を覆うように、酸化シリコン膜７ａからなる絶縁膜７を形成する。それから、酸化シリコン膜７ａからなる絶縁膜７上に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。これ以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図３１および図３２のように、絶縁膜５に酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜を用いたこと以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｅを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ｄとし、絶縁膜７を酸化シリコン膜７ａとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ｄ，７ａとなり、絶縁膜５，７が含む窒化シリコン膜５ｅが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｅに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｅへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

（実施の形態５）
図３５および図３６は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図３５および図３６に示されるように、絶縁膜５は、上記実施の形態１とは異なり、酸化シリコン膜５ｆの単体膜（単層）から構成され、絶縁膜７は、上記実施の形態１とは異なり（かつ上記実施の形態２と同様に）、下（絶縁膜５側）から順に積層された窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図３７および図３８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

上記実施の形態１と同様にして上記図１０の構造が得られた後、本実施の形態では、図３７に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、酸化シリコン膜５ｆをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜５ｆの単体膜（単層）からなる絶縁膜５が形成される。酸化シリコン膜５ｆの膜厚（堆積膜厚）は例えば２００ｎｍ程度とすることができる。

絶縁膜５の形成後は、絶縁膜７の形成直前まで上記実施の形態１と同様の工程が行われる。すなわち、図３８に示されるように、酸化シリコン膜５ｆからなる絶縁膜５上に、上記実施の形態１と同様に犠牲膜パターン６を形成する。

それから、本実施の形態では、上記実施の形態２と同様に、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、窒化シリコン膜７ｂをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｂ上に酸化シリコン膜７ｃをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜からなる絶縁膜７が形成される。窒化シリコン膜７ｂの膜厚（堆積膜厚）は例えば２６５ｎｍ程度、酸化シリコン膜７ｃの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図３５および図３６のように、絶縁膜５に酸化シリコン膜５ｆの単体膜（単層）を用い、かつ絶縁膜７に窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜を用いた以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜７ｂを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５を酸化シリコン膜５ｆとし、絶縁膜７の最上層部分を酸化シリコン膜７ｃとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ｆ，７ｃとなり、絶縁膜５，７が含む窒化シリコン膜７ｂが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜７ｂに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜７ｂへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

（実施の形態６）
図３９および図４０は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図３９および図４０に示されるように、絶縁膜５は、上記実施の形態１とは異なり（かつ上記実施の形態４と同様に）、下（下部電極Ｍ０Ｅ側）から順に積層された酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜から構成され、絶縁膜７は、上記実施の形態１とは異なり（かつ上記実施の形態２，５と同様に）、下（絶縁膜５側）から順に積層された窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図４１および図４２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

上記実施の形態１と同様にして上記図１０の構造が得られた後、本実施の形態では、上記実施の形態４と同様に、図４１に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、酸化シリコン膜５ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜５ｄ上に窒化シリコン膜５ｅをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５が形成される。酸化シリコン膜５ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜５ｅの膜厚（堆積膜厚）は例えば２６５ｎｍ程度とすることができる。

絶縁膜５の形成後は、絶縁膜７の形成直前まで上記実施の形態１と同様の工程が行われる。すなわち、図４２に示されるように、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５上に、上記実施の形態１と同様に犠牲膜パターン６を形成する。

それから、本実施の形態では、上記実施の形態２，５と同様に、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、窒化シリコン膜７ｂをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｂ上に酸化シリコン膜７ｃをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜からなる絶縁膜７が形成される。窒化シリコン膜７ｂの膜厚（堆積膜厚）は例えば２６５ｎｍ程度、酸化シリコン膜７ｃの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜の積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図３９および図４０のように、絶縁膜５に酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜を用い、かつ絶縁膜７に窒化シリコン膜７ｂおよび酸化シリコン膜７ｃの積層膜を用いた以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｅ，７ｂを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５，７が２層の窒化シリコン膜５ｅ，７ｂを含んでいるので、窒化シリコン膜が１層の場合に比べて、絶縁膜５，７の電導機構がよりプール−フレンケル型に近くなり、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ｄとし、絶縁膜７の最上層部分を酸化シリコン膜７ｃとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ｄ，７ｃとなり、絶縁膜５，７が含む窒化シリコン膜５ｅ，７ｂが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｅ，７ｂに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｅ，７ｂへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

（実施の形態７）
図４３および図４４は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図４３および図４４に示されるように、絶縁膜５は、上記実施の形態１とは異なり（かつ上記実施の形態４，６と同様に）、下（下部電極Ｍ０Ｅ側）から順に積層された酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜から構成され、絶縁膜７は、上記実施の形態１とは異なり（かつ上記実施の形態３と同様に）、下（絶縁膜５側）から順に積層された酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図４５および図４６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

上記実施の形態１と同様にして上記図１０の構造が得られた後、本実施の形態では、上記実施の形態４，６と同様に、図４５に示されるように、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、酸化シリコン膜５ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜５ｄ上に窒化シリコン膜５ｅをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５が形成される。酸化シリコン膜５ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜５ｅの膜厚（堆積膜厚）は例えば２６５ｎｍ程度とすることができる。

絶縁膜５の形成後は、絶縁膜７の形成直前まで上記実施の形態１と同様の工程が行われる。すなわち、図４６に示されるように、酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜からなる絶縁膜５上に、上記実施の形態１と同様に犠牲膜パターン６を形成する。

それから、本実施の形態では、上記実施の形態３と同様に、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、酸化シリコン膜７ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜７ｄ上に窒化シリコン膜７ｅをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｅ上に酸化シリコン膜７ｆをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７が形成される。酸化シリコン膜７ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜７ｅの膜厚（堆積膜厚）は例えば１７５ｎｍ程度、酸化シリコン膜７ｆの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図４３および図４４のように、絶縁膜５に酸化シリコン膜５ｄおよび窒化シリコン膜５ｅの積層膜を用い、かつ絶縁膜７に酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜を用いた以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｅ，７ｅを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５，７が２層の窒化シリコン膜５ｅ，７ｅを含んでいるので、窒化シリコン膜が１層の場合に比べて絶縁膜５，７の電導機構がよりプール−フレンケル型に近くなり、更に窒化シリコン膜５ｅ，７ｅ間にも酸化シリコン膜７ｄが介在することにより、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を更に向上でき、半導体装置の製造歩留まりを更に向上することができる。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ｄとし、絶縁膜７の最上層部分を酸化シリコン膜７ｆとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ｄ，７ｆとなり、絶縁膜５，７が含む窒化シリコン膜５ｅ，７ｅが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｅ，７ｅに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｅ，７ｅへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

（実施の形態８）
図４７および図４８は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、上記図５および図６のように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜により構成され、絶縁膜７は、酸化シリコン膜７ａの単体膜（単層）により構成されていた。それに対して、本実施の形態では、図４７および図４８に示されるように、絶縁膜５は、上記実施の形態１とは異なり（かつ上記実施の形態５と同様に）、酸化シリコン膜５ｆの単体膜（単層）から構成され、絶縁膜７は、上記実施の形態１とは異なり（かつ上記実施の形態３，７と同様に）、下（絶縁膜５側）から順に積層された酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜から構成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図４９および図５０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

上記実施の形態１と同様にして上記図１０の構造が得られた後、本実施の形態では、上記実施の形態５と同様に、図４９に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち下部電極配線Ｍ０および下部電極配線Ｍ０間を埋める絶縁膜４ａの上面上に）、酸化シリコン膜５ｆをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜５ｆの単体膜（単層）からなる絶縁膜５が形成される。酸化シリコン膜５ｆの膜厚（堆積膜厚）は例えば２００ｎｍ程度とすることができる。

絶縁膜５の形成後は、絶縁膜７の形成直前まで上記実施の形態１と同様の工程が行われる。すなわち、図５０に示されるように、酸化シリコン膜５ｆからなる絶縁膜５上に、上記実施の形態１と同様に犠牲膜パターン６を形成する。

それから、本実施の形態では、上記実施の形態３，７と同様に、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、酸化シリコン膜７ｄをプラズマＣＶＤ法などを用いて形成（堆積）し、酸化シリコン膜７ｄ上に窒化シリコン膜７ｅをプラズマＣＶＤ法などを用いて形成（堆積）し、窒化シリコン膜７ｅ上に酸化シリコン膜７ｆをプラズマＣＶＤ法などを用いて形成（堆積）する。これにより、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７が形成される。酸化シリコン膜７ｄの膜厚（堆積膜厚）は例えば５０ｎｍ程度、窒化シリコン膜７ｅの膜厚（堆積膜厚）は例えば１７５ｎｍ程度、酸化シリコン膜７ｆの膜厚（堆積膜厚）は例えば５０ｎｍ程度とすることができる。

それから、酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜からなる絶縁膜７上に、上記実施の形態１と同様に、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

このようにして、図４７および図４８のように、絶縁膜５に酸化シリコン膜５ｆの単体膜（単層）を用い、かつ絶縁膜７に酸化シリコン膜７ｄ、窒化シリコン膜７ｅおよび酸化シリコン膜７ｆの積層膜を用いた以外は上記実施の形態１と同様の半導体装置を得ることができる。

本実施の形態においては、絶縁膜５，７が、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜７ｅを含んでいることにより、上下の電極間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（下部電極配線Ｍ０）間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５を酸化シリコン膜５ｆとし、絶縁膜７の最上層部分を酸化シリコン膜７ｆとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ｆ，７ｆとなり、絶縁膜５，７が含む窒化シリコン膜７ｅが下部電極Ｍ０Ｅおよび上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜７ｅに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜７ｅへの電荷蓄積に起因して下部電極Ｍ０Ｅ、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。このため、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

（実施の形態９）
図５１および図５２は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図５および図６にそれぞれ対応するものである。

上記実施の形態１では、半導体基板１Ｓ（の主面１Ｓａ）上に、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）の積層構造が形成されており、下部電極Ｍ０Ｅ（下部電極配線Ｍ０）は、半導体基板１Ｓの主面１Ｓａ上に絶縁膜２を介して設けられており、パターニングされた導体膜３により形成されていた。それに対して、本実施の形態では、上記下部電極Ｍ０Ｅ（下部電極配線Ｍ０）に相当するものは、半導体基板１Ｓ内に形成されたｎ型半導体領域４１により構成されている。

すなわち、本実施の形態では、図５１および図５２に示されるように、半導体基板１Ｓ内の表層部分にｎ型半導体領域（不純物拡散層）４１が形成されている。このｎ型半導体領域４１が下部電極Ｍ０Ｅとして機能する。従って、本実施の形態では、下部電極Ｍ０Ｅは、半導体基板１Ｓの一部（ここでは施の形態ではｎ型半導体領域４１）により形成されている。そして、本実施の形態では、上記実施の形態１の絶縁膜２、導体膜３および絶縁膜４（４ａ）に相当するものは形成されておらず、半導体基板１Ｓの主面上に（すなわちｎ型半導体領域４１上に）、上記実施の形態１の絶縁膜５およびそれよりも上の構造（空洞部ＶＲ、絶縁膜７、上部電極配線Ｍ１、絶縁膜９，１１，１３）が形成されている。それ以外は、本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。

図５３および図５４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１１および図１３にそれぞれ対応するものである。

本実施の形態では、半導体基板１Ｓを準備した後、図５３に示されるように、半導体基板１Ｓの表層部分に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによってｎ型半導体領域４１を形成する。

次に、上記絶縁膜２、上記導体膜３および上記絶縁膜４（４ａ）は形成せずに、半導体基板１Ｓの主面上の全面に、すなわち半導体領域４１上に、絶縁膜５を形成（堆積）する。本実施の形態においても、絶縁膜５は、上記実施の形態１と同様、下から順に酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなり、上記実施の形態１と同様にして形成することができる。

絶縁膜５の形成後は、上記実施の形態１と同様の工程が行われる。すなわち、図５４に示されるように、上記実施の形態１と同様にして、絶縁膜５上に犠牲膜パターン６を形成し、半導体基板１Ｓの第１主面１Ｓａ上の全面に（すなわち絶縁膜５上に）、犠牲膜パターン６の表面を覆うように、酸化シリコン膜７ａからなる絶縁膜７を形成（堆積）し、絶縁膜７上に上部電極配線Ｍ１（上部電極Ｍ１Ｅ）形成用の導体膜８を形成する。導体膜８の形成工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。

本実施の形態では、下部電極Ｍ０Ｅを半導体基板１Ｓの一部（ここでは施の形態ではｎ型半導体領域４１）により形成しているので、下部電極Ｍ０Ｅ（ｎ型半導体領域４１）の上面は平坦で、上記図１９で示した上面端部１２１のような角部（尖った部分）が下部電極Ｍ０Ｅ（ｎ型半導体領域４１）の上面には形成されない。このため、本実施の形態では、下部電極Ｍ０Ｅ（ｎ型半導体領域４１）には電界集中する部分が生じにくく、上記図１９の経路１２２に相当する経路では、リーク電流や絶縁破壊が生じ易くなることはない。しかしながら、本実施の形態においても、上記実施の形態１と同様に、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）の下面には、空洞部ＶＲに起因して段差部(角部、段差角部)１２３ａ（上記段差部１２３に相当するもの）が生じ、この段差部１２３ａに電界が集中して、段差部１２３ａを起点または終点とした経路（上記図１９で示した経路１２４に相当する経路）で、リーク電流や絶縁破壊が生じやすくなる。このため、本実施の形態のように下部電極Ｍ０Ｅを半導体基板１Ｓの一部（本実施の形態ではｎ型半導体領域４１）により形成した場合でも、上記実施の形態１と同様の課題がある。

本実施の形態では、絶縁膜５，７が、下部電極Ｍ０Ｅ（ｎ型半導体領域４１）および上部電極Ｍ１Ｅ（上部電極配線Ｍ１）間に位置する窒化シリコン膜５ｂを含んでいることにより、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（ｎ型半導体領域４１）間の絶縁膜５，７の電導機構がプール−フレンケル型となり、上記実施の形態１で説明したように、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）の段差部１２３ａと下部電極Ｍ０Ｅ（ｎ型半導体領域４１）との間の絶縁耐圧を向上させることができる。従って、半導体装置の性能を向上させることができ、また製造歩留まりを向上させることができる。

また、本実施の形態では、絶縁膜５の最下層部分を酸化シリコン膜５ａとし、絶縁膜７を酸化シリコン膜７ａとしたことで、絶縁膜５の下部電極Ｍ０Ｅ（ｎ型半導体領域４１）に接する部分と絶縁膜７の上部電極Ｍ１Ｅ（上部電極配線Ｍ１）に接する部分とが酸化シリコン膜５ａ，７ａとなり、絶縁膜５，７が含む窒化シリコン膜５ｂが下部電極Ｍ０Ｅ（ｎ型半導体領域４１）および上部電極Ｍ１Ｅのどちらにも接しないようになっている。これにより、上記実施の形態１で説明したように、絶縁膜５，７が含む窒化シリコン膜５ｂに電荷が蓄積されるのを抑制または防止でき、窒化シリコン膜５ｂへの電荷蓄積に起因して下部電極Ｍ０Ｅ（ｎ型半導体領域４１）、絶縁膜５、空洞部ＶＲ、絶縁膜７および上部電極Ｍ１Ｅにより形成される容量素子（振動子）の特性が変動してしまうのを抑制または防止できる。従って、半導体装置の性能を向上させることができる。

従って、超音波トランスデューサの電極間絶縁耐圧の向上と、絶縁膜の電荷蓄積に起因した送受信感度の変動抑制の両立を図ることができる。

また、本実施の形態では、ｎ型半導体領域４１は上記ＣＭＵＴ領域ＣＡ全体に渡って形成されて共通の下部電極Ｍ０Ｅとなる。一方、上記実施の形態１〜８では、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）を半導体基板１Ｓの主面上に設け、パターニングされた導体膜３により形成しているので、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）を上記図１〜図４のＸ方向に分離して複数チャネルとすることができ、振動子２０をマトリクス状に制御できるようになり、より高性能の超音波トランスデューサを実現することができる。

また、上記実施の形態１〜８のように下部電極配線Ｍ０（下部電極Ｍ０Ｅ）をパターニングされた導体膜３により形成した場合、上記図１９で示した上面端部１２１が角部（尖った部分）として下部電極配線Ｍ０（下部電極Ｍ０Ｅ）に形成され、この角部（上面端部１２１）は、空洞部ＶＲに起因した上部電極配線Ｍ１の段差部１２３ａよりも尖っているため電界が集中し易い。このため、下部電極Ｍ０Ｅを半導体基板の一部（ｎ型半導体領域４１）により形成した場合よりも、下部電極Ｍ０Ｅをパターニングされた導体膜３により形成した場合の方が、上部電極Ｍ１Ｅ（上部電極配線Ｍ１）および下部電極Ｍ０Ｅ（ｎ型半導体領域４１）間の絶縁耐圧の低下がより顕著に生じるので、上記実施の形態１〜８のように絶縁膜５，７の膜構造を工夫して上下の電極間の絶縁耐圧を向上することが、極めて重要となる。

また、実施の形態９を上記実施の形態２〜８と組み合わせ、実施の形態９の構造において、絶縁膜５，７の膜構造を上記実施の形態２〜８のように変更することもできる。

なお、本実施の形態９では、下部電極Ｍ０Ｅをｎ型半導体領域４１で形成したが、下部電極Ｍ０Ｅとして、ｎ型半導体領域４１の代わりに、例えばＢ（ホウ素）やＢＦ_２などのイオン注入を行うことにより、p型半導体領域を形成してもよい。

以上の実施の形態１〜９として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。上下の電極（上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ）には抵抗の低い金属膜を用い、電極間絶縁膜（絶縁膜５，７）や犠牲膜（犠牲膜パターン６用の膜）の形成は、金属膜が溶融しないような４００℃程度の低温での堆積が可能なプラズマＣＶＤ法で行う場合について説明した。しかしながら、上下の電極（上部電極Ｍ１Ｅおよび下部電極Ｍ０Ｅ）は導電膜であればよく、例えば１０００℃以上の高温プロセスにも耐えうる多結晶シリコン膜（ドープトポリシリコン膜）などを用いることができる。この場合、電極間絶縁膜（絶縁膜５，７）を構成する酸化シリコン膜および窒化シリコン膜の堆積は、プラズマＣＶＤ法より高温のプロセスである低圧化学気相成長(Low Pressure Chemical Vapor Deposition：ＬＰＣＶＤ)法を用いてもよい。

また、絶縁膜５，７用の酸化シリコン膜や窒化シリコン膜の堆積後、これらの絶縁膜中のトラップを低減して膜質を向上するために、それ以後のいずれかの製造工程で熱処理を加えてもよい。

また、犠牲膜（犠牲膜パターン６用の膜）の材料も、例えば非晶質シリコンまたは多結晶シリコンなど、犠牲膜パターン６の周りを囲む材料（絶縁膜５，７のうちの犠牲膜パターン６に接する部分）とのエッチング選択性が確保できる材料であればよい。

また、上記図３〜図５においてＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形でも矩形をしていてもよい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、例えば、超音波トランスデューサを有する半導体装置に適用して好適なものである。

本発明の一実施の形態の半導体装置を構成する半導体チップの全体平面図である。 図１の半導体チップの要部拡大平面図である。 図１の半導体チップの要部拡大平面図である。 図１の半導体チップの要部拡大平面図である。 図１の半導体チップの要部断面図である。 図１の半導体チップの要部断面図である。 本発明の実施の形態１の半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３と同じ製造工程中における他の要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 第１の比較例の半導体装置の要部断面図である。 第２の比較例の半導体装置の要部断面図である。 電極間の絶縁膜の耐圧を評価した結果を示すグラフである。 電極間に電圧を長時間印加し、容量−電圧カーブのシフト量を測定した結果を示すグラフである。 電極間に電圧を長時間印加した前後の容量−電圧カーブ（Ｃ−Ｖ曲線）を模式的に示すグラフである。 本発明の一実施の形態である半導体装置を適用した超音波エコー診断装置のプローブの説明図である。 本発明の実施の形態２の半導体装置の要部断面図である。 本発明の実施の形態２の半導体装置の要部断面図である。 本発明の実施の形態２の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態３の半導体装置の要部断面図である。 本発明の実施の形態３の半導体装置の要部断面図である。 本発明の実施の形態３の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態４の半導体装置の要部断面図である。 本発明の実施の形態４の半導体装置の要部断面図である。 本発明の実施の形態４の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態４の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態５の半導体装置の要部断面図である。 本発明の実施の形態５の半導体装置の要部断面図である。 本発明の実施の形態５の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態５の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態６の半導体装置の要部断面図である。 本発明の実施の形態６の半導体装置の要部断面図である。 本発明の実施の形態６の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態６の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態７の半導体装置の要部断面図である。 本発明の実施の形態７の半導体装置の要部断面図である。 本発明の実施の形態７の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態７の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態８の半導体装置の要部断面図である。 本発明の実施の形態８の半導体装置の要部断面図である。 本発明の実施の形態８の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態８の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態９の半導体装置の要部断面図である。 本発明の実施の形態９の半導体装置の要部断面図である。 本発明の実施の形態９の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態９の半導体装置の製造工程中の要部平面図である。

符号の説明

１ 半導体チップ
１Ｓ 半導体基板
１Ｓａ 第１主面
１Ｓｂ 第２主面
２ 絶縁膜
３ 導体膜
４，４ａ 絶縁膜
５ 絶縁膜
５ａ，５ｃ，５ｄ，５ｆ 酸化シリコン膜
５ｂ，５ｅ 窒化シリコン膜
６ 犠牲膜パターン
７ 絶縁膜
７ａ，７ｃ，７ｄ，７ｆ 酸化シリコン膜
７ｂ，７ｅ 窒化シリコン膜
８ 導体膜
９ 絶縁膜
１０ 孔
１１ 絶縁膜
１３ 絶縁膜
２０ 振動子
３０ プローブ
３０ａ プローブケース
３０ｂ 音響レンズ
４１ ｎ型半導体領域
１０５ａ，１０７ａ 酸化シリコン膜
１０５ｂ，１０７ｂ 窒化シリコン膜
１２１ 上面端部
１２２，１２４ 経路
１２３，１２３ａ 段差部
１２５ａ，１２７ 酸化シリコン膜
１２５ｂ，１２７ｂ 窒化シリコン膜
ＢＰ１，ＢＰ２ パッド
ＣＡ ＣＭＵＴ領域
Ｍ０ 下部電極配線
Ｍ０Ｅ 下部電極
Ｍ１ 上部電極配線
Ｍ１Ｃ 連結部
Ｍ１Ｅ 上部電極
ＶＲ 空洞部

Claims (30)

1. 第１絶縁膜、空洞部および第２絶縁膜を介して対向して配置された第１電極および第２電極を有する半導体装置であって、
   前記第１電極上に前記第１絶縁膜が形成され、
   前記第１絶縁膜上に前記第２絶縁膜が形成され、
   前記第２絶縁膜上に前記第２電極が形成され、
   前記第１絶縁膜および前記第２絶縁膜間に前記空洞部が形成され、
   前記第１絶縁膜は、少なくとも前記第１電極に接する部分が酸化シリコンからなり、
   前記第２絶縁膜は、少なくとも前記第２電極に接する部分が酸化シリコンからなり、
   前記第１絶縁膜および前記第２絶縁膜の少なくとも一方が、前記第１電極および前記第２電極間に位置しかつ前記第１電極にも前記第２電極にも接しない窒化シリコン層部分を含んでいることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   半導体基板上に、前記第１電極、前記第１絶縁膜、前記空洞部、前記第２絶縁膜および前記第２電極の積層構造が形成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記半導体基板の主面上に、第３絶縁膜を介して前記第１電極が形成されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１電極は、パターニングされた導体膜からなることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１絶縁膜が、前記第１電極に接する第１の酸化シリコン膜と、前記第１の酸化シリコン膜上に形成された窒化シリコン膜とを含む積層膜からなり、
   前記第２絶縁膜が、前記第２電極に接する第２の酸化シリコン膜を含む単体膜または積層膜からなることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１絶縁膜が、前記第１電極に接する第１の酸化シリコン膜を含む単体膜または積層膜からなり、
   前記第２絶縁膜が、前記第２電極に接する第２の酸化シリコン膜と、前記第２の酸化シリコン膜の下に形成された窒化シリコン膜とを含む積層膜からなることを特徴とする半導体装置。
7. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
   前記第２絶縁膜は、酸化シリコン膜の単体膜からなることを特徴とする半導体装置。
8. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
   前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
9. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
   前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
10. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、酸化シリコン膜の単体膜からなることを特徴とする半導体装置。
11. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、酸化シリコン膜の単体膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
12. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
13. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
14. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、酸化シリコン膜の単体膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
15. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１電極および前記第２電極と、前記第１電極および前記第２電極間の前記第１絶縁膜、前記空洞部および前記第２絶縁膜とにより、容量素子が形成されることを特徴とする半導体装置。
16. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１電極および前記第２電極と、前記第１電極および前記第２電極間の前記第１絶縁膜、前記空洞部および前記第２絶縁膜とにより、超音波トランスデューサが形成されることを特徴とする半導体装置。
17. 半導体基板の主面上に形成された第１電極と、
    前記第１電極を覆うように前記半導体基板の前記主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第２電極と、
    前記第１絶縁膜および前記第２絶縁膜間に形成された空洞部と、
    を有し、
    前記第１電極と前記第２電極とは、前記第１絶縁膜、前記空洞部および前記第２絶縁膜を介して対向して配置され、
    前記第１絶縁膜は、少なくとも前記第１電極に接する部分が酸化シリコンからなり、
    前記第２絶縁膜は、少なくとも前記第２電極に接する部分が酸化シリコンからなり、
    前記第１絶縁膜および前記第２絶縁膜の少なくとも一方が、前記第１電極および前記第２電極間に位置しかつ前記第１電極にも前記第２電極にも接しない窒化シリコン層部分を含んでいることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記半導体基板の前記主面上に形成された第３絶縁膜を更に有し、
    前記第３絶縁膜上に前記第１電極が形成されていることを特徴とする半導体装置。
19. 請求項１７記載の半導体装置において、
    前記第１絶縁膜が、前記第１電極に接する第１の酸化シリコン膜と、前記第１の酸化シリコン膜上に形成された窒化シリコン膜とを含む積層膜からなり、
    前記第２絶縁膜が、前記第２電極に接する第２の酸化シリコン膜を含む単体膜または積層膜からなることを特徴とする半導体装置。
20. 請求項１７記載の半導体装置において、
    前記第１絶縁膜が、前記第１電極に接する第１の酸化シリコン膜を含む単体膜または積層膜からなり、
    前記第２絶縁膜が、前記第２電極に接する第２の酸化シリコン膜と、前記第２の酸化シリコン膜の下に形成された窒化シリコン膜とを含む積層膜からなることを特徴とする半導体装置。
21. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、酸化シリコン膜の単体膜からなることを特徴とする半導体装置。
22. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
23. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
24. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、酸化シリコン膜の単体膜からなることを特徴とする半導体装置。
25. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、酸化シリコン膜の単体膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
26. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
27. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極側から順に積層された酸化シリコン膜および窒化シリコン膜の積層膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
28. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１絶縁膜は、酸化シリコン膜の単体膜からなり、
    前記第２絶縁膜は、前記第１絶縁膜側から順に積層された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなることを特徴とする半導体装置。
29. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１電極および前記第２電極と、前記第１電極および前記第２電極間の前記第１絶縁膜、前記空洞部および前記第２絶縁膜とにより、容量素子が形成されることを特徴とする半導体装置。
30. 請求項１７〜２０のいずれか１項に記載の半導体装置において、
    前記第１電極および前記第２電極と、前記第１電極および前記第２電極間の前記第１絶縁膜、前記空洞部および前記第２絶縁膜とにより、超音波トランスデューサが形成されることを特徴とする半導体装置。

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