JP2000195874A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース／ドレイン間の電気抵抗が小さく、し
かも高周波で安定的に動作しうる半導体装置を提供す
る。 【解決手段】 下地基板１０に形成された溝１８内にそ
の一部が埋め込まれたゲート電極２０と、ゲート電極の
両側の下地基板内にゲート電極から離間して形成され、
高濃度に不純物が導入されたソース／ドレイン拡散層２
２とを有する半導体装置であって、ゲート電極の側面と
高濃度に不純物が導入されたソース／ドレイン拡散層の
端部との離間距離が０．２μｍ以下である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にいわゆるリセスゲート構造を有
する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】電界効果トランジスタ（Field Effect T
ransistor）は、ゲート電極とソース／ドレイン拡散層
とを有する半導体装置である。電界効果トランジスタは
電子機器に広く用いられており、電界効果トランジスタ
の性能が電子機器の性能を大きく左右するため、電界効
果トランジスタの性能向上の要求は不断のものである。

【０００３】従来の電界効果トランジスタを図１０を用
いて説明する。図１０は、従来の半導体装置を示す断面
図である。図１０は、ゲート電極１２０に自己整合で高
濃度領域より成るソース／ドレイン拡散層１２２が形成
された電界効果トランジスタである。ＧａＡｓ系の半絶
縁性基板１１０上には、素子領域１１２を画定する素子
分離領域１１４が形成されており、素子領域１１２に
は、不純物が低濃度に導入されたｎ^-形の低濃度領域１
１６が形成されている。

【０００４】半絶縁性基板１１０の素子領域１１２上に
はゲート電極１２０が形成されており、このゲート電極
１２０に自己整合でソース／ドレイン拡散層１２２が形
成されている。ソース／ドレイン拡散層１２２上には、
ソース／ドレイン電極１２４が形成されている。このよ
うな従来の電界効果トランジスタでは、ゲート電極１２
０の側面まで高濃度領域より成るソース／ドレイン拡散
層１２２が形成されているので、ソース／ドレイン間の
寄生抵抗を小さくすることができ、大きな利得を確保す
ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、図１０
に示す従来の半導体装置では、ゲート電極１２０に自己
整合で不純物イオンを導入した後に行われる活性化アニ
ールにおいて、ソース／ドレイン拡散層１２２内の不純
物が横方向に拡散してしまい、短チャネル効果が生じて
しまうことがあった。殊に、近時ではゲート長を短くす
る傾向にあり、このようなゲート長の短い半導体装置に
おいては短チャネル効果がいっそう深刻な問題となる。
また、図１０に示す従来の半導体装置では、半絶縁性基
板１１０の表面に近接してチャネルが形成されるため、
電界効果トランジスタの電気的特性が半導体の表面準位
の影響を受けやすく、動作が不安定になりやすかった。
特に近時では半導体装置の高速動作が求められており、
図１０に示すような従来の半導体装置では高周波での動
作が不安定になりやすかった。

【０００６】本発明の目的は、ソース／ドレイン間の電
気抵抗が小さく、しかも高周波で安定的に動作しうる半
導体装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的は、下地基板に
形成された溝内にその一部が埋め込まれたゲート電極
と、前記ゲート電極の両側の前記下地基板内に前記ゲー
ト電極から離間して形成され、高濃度に不純物が導入さ
れたソース／ドレイン拡散層とを有する半導体装置であ
って、前記ゲート電極の側面と前記高濃度に不純物が導
入されたソース／ドレイン拡散層の端部との離間距離が
０．２μｍ以下であることを特徴とする半導体装置によ
り達成される。これにより、高濃度に不純物が導入され
たソース／ドレイン拡散層の内側の端部とゲート電極の
側面とが離間しており、その離間距離が０．２μｍ以下
と極めて短いので、ソース／ドレイン拡散層間の寄生抵
抗を低減することができる。しかも、ゲート電極の下部
が溝に埋め込まれているので、チャネル領域が下地基板
の表面から深い領域に形成され、このため下地基板の表
面準位の影響がチャネル領域に及ぶのを抑制することが
でき、高周波でも安定して動作させることができる。

【０００８】また、上記の半導体装置において、前記下
地基板は、低濃度に不純物が導入された第１の領域を有
し、前記ゲート電極は、前記第１の領域内に形成された
前記溝内にその一部が埋め込まれていることが望まし
い。また、上記の半導体装置において、前記下地基板
は、前記下地基板の表面に対して深い領域に形成された
素子層を有し、前記ゲート電極は、前記素子層に達する
前記溝内にその一部が埋め込まれていることが望まし
い。

【０００９】また、上記目的は、下地基板上の第１の領
域にダミーゲート電極を形成する工程と、前記ダミーゲ
ート電極の側面にサイドウォール絶縁膜を形成する工程
と、前記サイドウォール絶縁膜が側面に形成された前記
ダミーゲート電極に自己整合で高濃度に不純物を導入
し、高濃度領域より成るソース／ドレイン拡散層を形成
する工程と、前記サイドウォール絶縁膜をエッチングす
る工程と、前記ダミーゲート電極の側面を囲う第１のマ
スクを形成する工程と、前記ダミーゲート電極をエッチ
ングし、前記第１の領域に前記第１のマスクの第１の開
口部を形成する工程と、前記第１の開口部下の前記下地
基板に溝を形成する工程と、前記第１の開口部及び前記
溝を含む領域に、前記溝にその一部が埋め込まれたゲー
ト電極を形成する工程とを有することを特徴とする半導
体装置の製造方法により達成される。これにより、サイ
ドウォール絶縁膜が形成されたダミーゲート電極に自己
整合で高濃度に不純物を導入してソース／ドレイン拡散
層を形成するので、ソース／ドレイン拡散層の内側の端
部とゲート電極の側面とを離間することができ、しかも
ソース／ドレイン拡散層の内側とゲート電極の側面との
離間距離を極めて短くすることができる。従って、ソー
ス／ドレイン拡散層間の寄生抵抗が小さく、利得の大き
い半導体装置を製造することができる。また、ゲート電
極が溝に埋め込まれて形成されるので、チャネル領域が
下地基板の表面から深い領域に形成され、このため下地
基板の表面準位の影響がチャネル領域に及ぶのを抑制す
ることができ、高周波でも安定して動作させることがで
きる。

【００１０】また、上記の半導体装置の製造方法におい
て、前記ダミーゲート電極を形成する工程では、前記下
地基板とほぼ等しい熱膨張係数を有する材料よりなるダ
ミーゲート電極を形成することが望ましい。これによ
り、高い精度でゲート電極を形成することができる。ま
た、上記の半導体装置の製造方法において、前記ダミー
ゲート電極は、ＷＳｉ、Ｍｏ、ＷＴｉＮ、又はＷＳｉＮ
のいずれかから成ることが望ましい。

【００１１】また、上記の半導体装置の製造方法におい
て、前記第１のマスクを形成する工程後に、前記第１の
領域を含む第２の領域に、上面に向かってテーパ状に幅
が狭くなる第２の開口部を有する第２のマスクを形成す
る工程を更に有し、前記ゲート電極を形成する工程で
は、前記第１の開口部内及び前記第２の開口部内にＴ型
の前記ゲート電極を形成することが望ましい。これによ
り、Ｔ型のゲート電極を有する半導体装置を製造するこ
とができる。

【００１２】また、上記の半導体装置の製造方法におい
て、前記ゲート電極を形成する工程は、前記第１の開口
部及び前記溝を含む領域に、前記第１のマスクとエッチ
ング特性が異なる導電層を形成する工程と、前記第１の
マスクをエッチングストッパとして前記導電層をパター
ニングし、前記導電層より成る前記ゲート電極を形成す
る工程とを有することが望ましい。これにより、Ｔ型の
ゲート電極を有する半導体装置を製造することができ
る。

【００１３】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
４を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２乃至図４は、本実施形態
による半導体装置の製造方法を示す工程断面図である。

【００１４】なお、本実施形態はＭＥＳＦＥＴ（MEtal
Semiconductor Field Effect Transistor）を適用した
場合を例に説明するが、本発明はＭＥＳＦＥＴのみなら
ず他の半導体装置にも適用することができるものであ
る。 （半導体装置）図１に示すように、ＧａＡｓ系の半絶縁
性基板１０には、素子領域１２を画定する素子分離領域
１４が形成されており、素子領域１２には、低濃度に不
純物が導入された低濃度領域１６が形成されている。不
純物としては、例えばＳｉが用いられている。

【００１５】素子領域１２には、半絶縁性基板１０の表
面から深さ１００ｎｍのリセス溝１８が形成されてお
り、半絶縁性基板１０上には、その一部がリセス溝１８
に埋め込まれたＴ型のゲート電極２０が形成されてい
る。ゲート電極２０の形状をＴ型としているのは、ゲー
ト電極２０における電気抵抗を低減するためである。ゲ
ート電極２０の両側には、高濃度に不純物が導入された
高濃度領域より成るソース／ドレイン拡散層２２が形成
されている。ソース／ドレイン拡散層２２はゲート電極
２０の側面から所定の距離で離間しており、ソース／ド
レイン拡散層２２の内側の端部とゲート電極２０の側面
との距離は、例えば０．２μｍ以下となっている。な
お、ソース／ドレイン拡散層２２の内側の端部とゲート
電極２０の側面との距離は所望の電気的特性が得られる
ように適宜設定することが望ましい。

【００１６】ソース／ドレイン拡散層２２上には、ソー
ス／ドレイン電極２４が形成されている。本実施形態に
よる半導体装置は、高濃度領域より成るソース／ドレイ
ン拡散層２２の内側の端部とゲート電極２０の側面とが
所定の距離で離間しており、その離間距離が極めて短い
ことに特徴がある。単にゲート電極に自己整合で高濃度
領域より成るソース／ドレイン拡散層を形成した場合に
は、ソース／ドレイン拡散層に導入した不純物を活性化
するための熱処理によりソース／ドレイン拡散層の不純
物が横方向に拡散し、チャネル長が短くなってしまうた
め、短チャネル効果が生じてしまうこととなる。これに
対し、本実施形態による半導体装置では、ソース／ドレ
イン拡散層２２の内側の端部とゲート電極２０の側面と
が所定の距離で離間しているので、短チャネル効果は生
じにくい。しかも、本実施形態では、ソース／ドレイン
拡散層２２の内側の端部とゲート電極２０の側面との距
離が極めて短いので、ソース／ドレイン拡散層２２間の
寄生抵抗を低減することができる。

【００１７】また、本実施形態による半導体装置は、ゲ
ート電極２０の下部がリセス溝１８に埋め込まれている
ことに特徴がある。ゲート電極２０の下部がリセス溝１
８に埋め込まれているので、チャネル領域が半絶縁性基
板１０の表面に対して深い領域に形成される。半絶縁性
基板１０の表面に対して深い領域にチャネル領域が形成
されるので、半絶縁性基板１０の表面準位の影響がチャ
ネル領域に影響するのを抑制することができ、従って半
導体装置を安定して動作させることができる。

【００１８】このように本実施形態による半導体装置で
は、高濃度領域より成るソース／ドレイン拡散層の内側
の端部とゲート電極の側面とが離間しており、その離間
距離が極めて短いので、ソース／ドレイン拡散層間の寄
生抵抗を低減することができる。しかも、本実施形態に
よる半導体装置では、ゲート電極の下部がリセス溝に埋
め込まれているので、チャネル領域が半絶縁性基板の表
面から深い領域に形成され、このため半絶縁性基板の表
面準位の影響がチャネル領域に及ぶのを抑制することが
でき、高周波でも安定して半導体装置を動作させること
ができる。

【００１９】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２乃至図４を用いて
説明する。図２乃至図４は、本実施形態による半導体装
置の製造方法を示す工程断面図である。まず、ＧａＡｓ
系の半絶縁性基板１０上にフォトレジストマスク（図示
せず）を形成し、フォトレジストマスクをマスクとして
酸素注入法により素子分離領域１４を形成する。この素
子分離領域１４により素子領域１２が画定される。

【００２０】次に、半絶縁性基板１０に、不純物を低濃
度に導入し、低濃度領域１６を形成する（図２（ａ）参
照）。注入する不純物としては、Ｓｉイオンを用いるこ
とができる。イオン注入の条件は、例えば加速電圧を６
０ｋｅＶ、ドーズ量を２×１０¹²／ｃｍ²とすることが
できる。次に、全面に、スパッタ法により膜厚５００ｎ
ｍのＷＳｉ膜を形成する。

【００２１】次に、フォトリソグラフィ技術を用いてＷ
Ｓｉ膜をパターニングし、これによりＷＳｉ膜より成る
ダミーゲート電極２６を形成する。ダミーゲート電極２
６の材料としてＷＳｉを用いるのは、ＷＳｉはＧａＡｓ
と相性がよく、また、ＷＳｉは高温の熱処理を行っても
ＧａＡｓと溶融してしまうことがないからである。ダミ
ーゲート電極２６の材料は、半絶縁性基板１０の材料と
熱膨張係数がほぼ等しいものを用いることが望ましい。
熱膨張係数がほぼ等しい材料をダミーゲート電極２６に
用いることにより、ゲート電極２０を形成するための開
口部３４（図３（ｃ）参照）とソース／ドレイン拡散層
２２との間の位置ずれ等を防止し得るからである。

【００２２】次に、全面に、ＣＶＤ（Chemical Vapor D
eposition、化学気相成長）法により、例えば膜厚２０
０ｎｍのシリコン酸化膜を形成する。次に、ＲＩＥ（Re
active Ion Etching、反応性イオンエッチング）法によ
り、シリコン酸化膜を異方性エッチングし、これにより
ダミーゲート電極２６の側面にシリコン酸化膜より成る
サイドウォール絶縁膜２７を形成する。エッチングガス
としては、例えばＣＨＦ₃ガス、Ｃ₂Ｆ₆ガス、Ｈｅガス
等より成る混合ガスを用いることができる（図２（ｂ）
参照）。

【００２３】次に、側面にサイドウォール絶縁膜２７が
形成されたダミーゲート電極２６に自己整合で、半絶縁
性基板１０に不純物を高濃度に導入し、高濃度領域より
成るソース／ドレイン拡散層２２を形成する（図２
（ｃ）参照）。導入する不純物としては、Ｓｉイオンを
用いることができる。イオン注入の条件は、例えば加速
電圧を６０ｋｅＶ、ドーズ量を５×１０¹³／ｃｍ²とす
ることができる。

【００２４】次に、フッ酸又はバッファードフッ酸を用
いて、サイドウォール絶縁膜２７をエッチングする。次
に、ランプアニールを用いて熱処理を行い、ソース／ド
レイン拡散層２２に導入された不純物を活性化する（図
３（ａ）参照）。熱処理条件は、例えば８３０℃、５秒
とすることができる。

【００２５】次に、全面に、レジストを塗布することに
よりレジスト膜２８を形成する。レジストとしては、粘
度Ｃ_Pが例えば１０以下のものを用いることができる。
次に、レジスト膜２８に熱処理を行い、リフロー法によ
りレジスト膜２８を平坦化する。熱処理条件は、例えば
１６０℃以上とすることができる。次に、ＲＩＥ法によ
り、レジスト膜２８の表面をエッチングし、ダミーゲー
ト電極２６の上面を露出する。これにより、レジスト膜
２８の膜厚を例えば４００ｎｍ程度とする（図３（ｂ）
参照）。ダミーゲート電極２６の上面が露出するように
レジスト膜２８の表面をエッチングするのは、ダミーゲ
ート電極２６の上面がレジスト膜２８から露出していな
いと、後工程（図３（ｃ）参照）でダミーゲート電極２
６をエッチングして開口部３４を形成する際に、ダミー
ゲート電極２６をエッチングできないからである。エッ
チングガスとしては、例えば酸素を用いることができ
る。

【００２６】次に、全面に、レジスト膜３０を形成す
る。次に、ダミーゲート２６の位置を中心として、レジ
スト膜３０に開口部３２を形成する。開口部３２は、レ
ジスト膜３０の上面に向かって幅が狭くなる、いわゆる
逆テーパ形状になるように形成する。次に、ＲＩＥ法に
より、ダミーゲート電極２６をエッチングする。エッチ
ングガスとしては、例えばＳＦ₆ガスを用いることがで
きる。こうしてレジスト膜２８に開口部３４が形成され
る（図３（ｃ）参照）。

【００２７】次に、開口部３４が形成されたレジスト膜
２８をマスクとして、ＲＩＥ法により半絶縁性基板１０
をエッチングする。これにより、開口部３４の下方にリ
セス溝１８が形成される（図４（ａ）参照）。次に、全
面に、真空蒸着法により、Ａｌ膜３６を形成する（図４
（ｂ）参照）。

【００２８】次に、リフトオフを行うことにより、レジ
スト膜３０とともにレジスト膜３０上のＡｌ膜３６を除
去する。こうして、Ａｌ膜３６より成るＴ型のゲート電
極２０が形成される。次に、ソース／ドレイン電極２４
の形状に開口したフォトレジストマスク（図示せず）を
形成し、真空蒸着法により、膜厚３０ｎｍのＡｕＧｅ
膜、膜厚１０ｎｍのＮｉ膜、膜厚３００ｎｍのＡｕ膜よ
り成る積層膜（図示せず）を形成する。

【００２９】次に、リフトオフを行うことによりフォト
レジストマスク上の積層膜を除去する。こうして積層膜
より成るソース／ドレイン電極２４が形成される。次
に、熱処理を行うことにより、ソース／ドレイン電極２
４とソース／ドレイン拡散層２２とのオーミック接合を
得る。熱処理条件は、例えば４００℃、１分とすること
ができる。

【００３０】こうして本実施形態による半導体装置が製
造される（図４（ｃ）参照）。 ［第２実施形態］本発明の第２実施形態による半導体装
置及びその製造方法を図５乃至図７を用いて説明する。
図５は、本実施形態による半導体装置を示す断面図であ
る。図６及び図７は、本実施形態による半導体装置の製
造方法を示す工程断面図である。図１乃至図４に示す第
１実施形態による半導体装置及びその製造方法と同一の
構成要素には、同一の符号を付して説明を省略または簡
潔にする。

【００３１】（半導体装置）本実施形態による半導体装
置は、ＷＳｉ膜３８ａ、Ｔｉ膜３８ｂ、及びＡｕ膜３８
ｃより成る積層膜３８によりゲート電極２０ａが構成さ
れている点の他は、第１実施形態による半導体装置と同
様である。図５に示すように、本実施形態による半導体
装置のゲート電極２０ａは、膜厚１５０ｎｍのＷＳｉ膜
３８ａ、膜厚３０ｎｍのＴｉ膜３８ｂ、及び膜厚４００
ｎｍのＡｕ膜３８ｃよりなる積層膜３８により構成され
ている。ゲート電極２０ａにＷＳｉ膜３８ａが用いられ
ているのは、ＷＳｉはＡｌに比べてＧａＡｓとの相性が
よいためである。Ｔｉ膜３８ｂが形成されているのは、
ＷＳｉ膜３８ａとＡｕ膜３８ｃとの密着性を確保するた
めである。また、ＷＳｉは電気抵抗が高いため、電気抵
抗が低いＡｕ膜３８ｃが用いられている。

【００３２】このように本実施形態によれば、ＷＳｉ膜
を含むゲート電極を有する半導体装置にも適用すること
ができる。 （半導体装置の製造方法）次に、本実施形態による半導
体装置の製造方法を図６及び図７を用いて説明する。

【００３３】まず、ダミーゲート電極２６を形成する工
程までは、図２（ａ）乃至図３（ａ）に示す第１実施形
態に示す半導体装置の製造方法と同様であるので説明を
省略する。次に、全面に、ＳＯＧ（Spin On Glass）法
によりシリコン酸化膜４０を形成する。ここで第１実施
形態のごときレジスト膜２８ではなくシリコン酸化膜４
０を形成するのは、後工程でＷＳｉ膜３８ａをスパッタ
法により形成する際に、レジスト膜ではスパッタに耐え
られないからである。

【００３４】次に、５００℃、３０分の熱処理を行う。
次に、シリコン酸化膜４０の表面をエッチングすること
によりシリコン酸化膜４０を薄くし、これにより、ダミ
ーゲート電極２６の上面を露出する（図６（ａ）参
照）。次に、ＲＩＥ法によりダミーゲート電極２６をエ
ッチングする。エッチングガスとしては、例えばＮＦ₃
を用いることができる。これにより、シリコン酸化膜４
０に開口部３４ａを形成する（図６（ｂ）参照）。

【００３５】次に、シリコン酸化膜４０をマスクとし
て、半絶縁性基板１０にリセス溝１８ａを形成する（図
６（ｃ）参照）。次に、全面に、スパッタ法により、膜
厚１５０ｎｍのＷＳｉ膜３８ａを形成する。次に、全面
に、スパッタ法により、膜厚３０ｎｍのＴｉ膜３８ｂを
形成する。

【００３６】次に、全面に、スパッタ法により、膜厚４
００ｎｍのＡｕ膜３８ｃを形成する。こうして、ＷＳｉ
膜３８ａ、Ｔｉ膜３８ｂ、Ａｕ膜３８ｃより成る積層膜
３８が形成される（図７（ａ）参照）。次に、フォトリ
ソグラフィ技術により積層膜３８をパターニングし、こ
れにより積層膜３８よりなるゲート電極２０ａを形成す
る（図７（ｂ）参照）。

【００３７】次に、第１実施形態と同様にして、ソース
／ドレイン拡散層２２上にソース／ドレイン電極２４を
形成する（図７（ｃ）参照）。こうして本実施形態によ
る半導体装置を製造することができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図８及び図９を用いて説明する。
図８は、本実施形態による半導体装置を示す断面図であ
る。図９は本実施形態による半導体装置の製造方法を示
す工程断面図である。図１乃至図７に示す第１又は第２
実施形態による半導体装置及びその製造方法と同一の構
成要素には、同一の符号を付して説明を省略または簡潔
にする。

【００３８】（半導体装置）本実施形態による半導体装
置は、本発明の技術をＨＥＭＴ（High Electron Mobili
ty Transistor）に適用したものである。図８に示すよ
うに、ＧａＡｓ系の半絶縁性基板１０上には、膜厚１４
ｎｍのｎ形のＩｎＧａＡｓ層より成るチャネル層４２が
形成されている。チャネル層４２は不純物としてＳｉが
導入されており、ドーズ量は例えば１×１０¹⁸／ｃｍ³
である。

【００３９】チャネル層４２上には、膜厚２５ｎｍのｉ
形のＡｌＧａＡｓ層より成るバリア層４４が形成されて
いる。バリア層４４上には、膜厚８０ｎｍのｉ形のＧａ
Ａｓ層より成るキャップ層４６が形成されている。キャ
ップ層４６にはバリア層４４に達する開口部１８ｂが形
成されており、開口部１８ｂを介してＴ型のゲート電極
２０がキャリア供給層４４に接続されている。

【００４０】なお、ソース／ドレイン拡散層２２、及び
ソース／ドレイン電極２４等については、第１実施形態
と同様であるので説明を省略する。 （半導体装置の製造方法）次に、本実施形態による半導
体装置の製造方法を図９を用いて説明する。まず、Ｇａ
Ａｓ系の半絶縁性基板１０上の全面に、ＭＯＣＶＤ（Me
tal Organic Chemical Vapor Deposition、有機金属化
学気相成長）法により厚さ１４ｎｍのｎ形のＩｎＧａＡ
ｓ層より成るチャネル層４２を形成する。

【００４１】次に、全面に、ＭＯＣＶＤ法により、厚さ
２５ｎｍのｉ形のＡｌＧａＡｓ層より成るバリア層４４
を形成する。次に、全面に、ＭＯＣＶＤ法により、厚さ
８０ｎｍのｉ形のＧａＡｓ層より成るキャップ層４６を
形成する。次に、第１実施形態と同様にして、酸素注入
法により、素子領域１２を画定する素子分離領域１４を
形成する（図９（ａ）参照）。

【００４２】この後のダミーゲート電極２６をエッチン
グする工程までは、図２（ｂ）乃至図３（ｃ）に示す第
１実施形態による半導体装置の製造方法と同様であるの
で説明を省略する。次に、レジスト膜２８をマスクとし
て、キャリア供給層４４に達するリセス溝１８ｂを形成
する（図９（ｂ）参照）。

【００４３】この後の本実施形態による半導体装置の製
造方法は、図４（ｂ）及び図４（ｃ）に示す第１実施形
態による半導体装置の製造方法と同様であるので説明を
省略する。こうして本実施形態による半導体装置が製造
される（図９（ｃ）参照）。 ［変形実施形態］本発明は上記実施形態に限らず種々の
変形が可能である。

【００４４】例えば、上記実施形態では、Ｔ型のゲート
電極を形成する場合を例に説明したが、Ｔ型のゲート電
極のみならず、他の形状のゲート電極を形成してもよ
い。また、上記実施形態では、ＧａＡｓ系の半絶縁性基
板を用いる場合を例に説明したが、ＧａＡｓ系の半絶縁
性基板のみならず、ＩｎＰ系の半絶縁性基板等を用いる
場合にも適用することができる。

【００４５】

【発明の効果】以上の通り、本発明によれば、サイドウ
ォール絶縁膜が形成されたダミーゲート電極に自己整合
で高濃度に不純物を導入してソース／ドレイン拡散層を
形成するので、ソース／ドレイン拡散層の内側の端部と
ゲート電極の側面とを離間することができ、しかもソー
ス／ドレイン拡散層の内側とゲート電極の側面との離間
距離を極めて短くすることができる。従って、ソース／
ドレイン拡散層間の寄生抵抗が小さく、利得の大きい半
導体装置を製造することができる。

【００４６】また、本発明によれば、ゲート電極が溝に
埋め込まれて形成されているので、チャネル領域が下地
基板の表面から深い領域に形成され、このため半絶縁性
基板の表面準位の影響がチャネル領域に及ぶのを抑制す
ることができ、高周波でも安定して動作させることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置を示す
断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図５】本発明の第２実施形態による半導体装置を示す
断面図である。

【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図７】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図８】本発明の第３実施形態による半導体装置を示す
断面図である。

【図９】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図である。

【図１０】従来の半導体装置を示す断面図である。

【符号の説明】

１０…半絶縁性基板 １２…素子領域 １４…素子分離領域 １６…低濃度領域 １８…リセス溝 １８ａ…リセス溝 １８ｂ…リセス溝 ２０…ゲート電極 ２０ａ…ゲート電極 ２２…ソース／ドレイン拡散層 ２４…ソース／ドレイン電極 ２６…ダミーゲート電極 ２７…サイドウォール絶縁膜 ２８…レジスト膜 ３０…レジスト膜 ３２…開口部 ３４…開口部 ３４ａ…開口部 ３６…Ａｌ膜 ３８…積層膜 ３８ａ…ＷＳｉ膜 ３８ｂ…Ｔｉ膜 ３８ｃ…Ａｕ膜 ４０…シリコン酸化膜 ４２…チャネル層 ４４…バリア層 ４６…キャップ層 １１０…半絶縁性基板 １１２…素子領域 １１４…素子分離領域 １１６…低濃度領域 １２０…ゲート電極 １２２…ソース／ドレイン拡散層 １２４…ソース／ドレイン電極

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Claims (8)

【特許請求の範囲】
1. 【請求項１】 下地基板に形成された溝内にその一部が
   埋め込まれたゲート電極と、前記ゲート電極の両側の前
   記下地基板内に前記ゲート電極から離間して形成され、
   高濃度に不純物が導入されたソース／ドレイン拡散層と
   を有する半導体装置であって、 前記ゲート電極の側面と前記高濃度に不純物が導入され
   たソース／ドレイン拡散層の端部との離間距離が０．２
   μｍ以下であることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記下地基板は、低濃度に不純物が導入された第１の領
   域を有し、 前記ゲート電極は、前記第１の領域内に形成された前記
   溝内にその一部が埋め込まれていることを特徴とする半
   導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記下地基板は、前記下地基板の表面に対して深い領域
   に形成された素子層を有し、 前記ゲート電極は、前記素子層に達する前記溝内にその
   一部が埋め込まれていることを特徴とする半導体装置。
4. 【請求項４】 下地基板上の第１の領域にダミーゲート
   電極を形成する工程と、 前記ダミーゲート電極の側面にサイドウォール絶縁膜を
   形成する工程と、 前記サイドウォール絶縁膜が側面に形成された前記ダミ
   ーゲート電極に自己整合で高濃度に不純物を導入し、高
   濃度領域より成るソース／ドレイン拡散層を形成する工
   程と、 前記サイドウォール絶縁膜をエッチングする工程と、 前記ダミーゲート電極の側面を囲う第１のマスクを形成
   する工程と、 前記ダミーゲート電極をエッチングし、前記第１の領域
   に前記第１のマスクの第１の開口部を形成する工程と、 前記第１の開口部下の前記下地基板に溝を形成する工程
   と、 前記第１の開口部及び前記溝を含む領域に、前記溝にそ
   の一部が埋め込まれたゲート電極を形成する工程とを有
   することを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 前記ダミーゲート電極を形成する工程では、前記下地基
   板とほぼ等しい熱膨張係数を有する材料よりなるダミー
   ゲート電極を形成することを特徴とする半導体装置の製
   造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記ダミーゲート電極は、ＷＳｉ、Ｍｏ、ＷＴｉＮ、又
   はＷＳｉＮのいずれかから成ることを特徴とする半導体
   装置の製造方法。
7. 【請求項７】 請求項４乃至６のいずれか１項に記載の
   半導体装置の製造方法において、 前記第１のマスクを形成する工程後に、前記第１の領域
   を含む第２の領域に、上面に向かってテーパ状に幅が狭
   くなる第２の開口部を有する第２のマスクを形成する工
   程を更に有し、 前記ゲート電極を形成する工程では、前記第１の開口部
   内及び前記第２の開口部内にＴ型の前記ゲート電極を形
   成することを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項４乃至６のいずれか１項に記載の
   半導体装置の製造方法において、 前記ゲート電極を形成する工程は、前記第１の開口部及
   び前記溝を含む領域に、前記第１のマスクとエッチング
   特性が異なる導電層を形成する工程と、前記第１のマス
   クをエッチングストッパとして前記導電層をパターニン
   グし、前記導電層より成る前記ゲート電極を形成する工
   程とを有することを特徴とする半導体装置の製造方法。