JP2013098526A - ビアホール中間層が埋め込まれたパッケージ基板及びその製造方法 - Google Patents

ビアホール中間層が埋め込まれたパッケージ基板及びその製造方法 Download PDF

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Abstract

【課題】ビアホール中間層が埋め込まれたパッケージ基板及びその製造方法を提供する。
【解決手段】モールドシール層２２と、モールドシール層に埋め込まれ、複数の導電ビアホール２００を有するビアホール中間層２０と、モールドシール層に埋め込まれ、ビアホール中間層に設けられ、導電ビアホールの一方の端面に電気的に接続される再配線層２１と、モールドシール層及びビアホール中間層に設けられ、導電ビアホールの他方の端面に電気的に接続されるビルドアップ構造２３と、を備える。ビアホール中間層が埋め込まれることにより、再配線層がピッチの比較的小さい半導体チップの電極パッドに電気的に結合され、他端がピッチの比較的大きいビルドアップ構造の導電ブラインドビアホールに電気的に接続されることで、パッケージ基板２が高配線密度を有する半導体チップと結合される。
【選択図】図２Ｊ

Description

本発明は、パッケージ基板及びその製造方法に関し、特に半導体チップ搭載用のビアホール中間層が埋め込まれたパッケージ基板及びその製造方法に関するものである。
図１は、従来のフリップチップ型パッケージ構造の断面模式図を示す。このパッケージ構造の製造工程においては、まず、コア板１０２と、第１の表面１０ａと、第２の表面１０ｂとを有するビスマレイミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅ−Ｔｒｉａｚｉｎｅ、ＢＴ）パッケージ基板１０を用意し、パッケージ基板１０の第１の表面１０ａにフリップチップパッド１００を形成し、次に、半導体チップ１２の電気接続パッド１２０に半田バンプ１１により電気的に接続され、そして、パッケージ基板１０の第１の表面１０ａと半導体チップ１２との間にアンダーフィル１７を形成することにより半田バンプ１１を被覆し、さらに、パッケージ基板１０の第２の表面１０ｂにボールパッド１０１を設けることで、例えば印刷回路基板である他の電子装置（図示せず）に半田ボール１３により電気的に接続される。
しかしながら、半導体チップ１２の電気的効果の向上のために、半導体チップ１２の後工程（Ｂａｃｋ−Ｅｎｄ Ｏｆ Ｌｉｎｅ、ＢＥＯＬ）においては、極低誘電率（Ｅｘｔｒｅｍｅ ｌｏｗ−ｋ ｄｉｅｌｅｃｔｒｉｃ、ＥＬＫ）又は超低誘電率（Ｕｌｔｒａ ｌｏｗ−ｋ、ＵＬＫ）の誘電材料を使用するのが一般的であるが、該ｌｏｗ−ｋの誘電材料が多孔質でかつ脆い特性であるため、フリップチップパッケージを行った後、信頼性熱サイクル試験の際に、パッケージ基板１０と半導体チップ１２との間の熱膨張係数（ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ， ＣＴＥ）の差が過剰に大きくなり、熱応力の不均一によって半田バンプ１１にクラックが生じやすくなり、半導体チップ１２にクラックが生じてしまうことで、製品の信頼性が悪くなる問題があった。
さらに、電子製品のさらなる軽薄短小及び機能の持続的な向上の要求に伴い、半導体チップ１２は、ナノサイズを単位とすることで配線密度がますます高くなり、各電気接続パッド１２０間のピッチがさらに小さくなる。しかしながら、従来のパッケージ基板１０のフリップチップパッド１００間のピッチは、ミクロンサイズを単位とするため、電気接続パッド１２０に対応するピッチサイズまで効果的に縮小することができず、半導体チップ１２が高配線密度であっても、それに適合するパッケージ基板がなく、電子製品を効果的に生産することができない問題があった。
従って、従来技術の各種の問題を如何にして克服するかが、現在解決すべき極めて重要な課題となっている。
上記の課題を解決するために、本発明は、モールドシール層と、前記モールドシール層に埋め込まれ、複数の導電ビアホールを有し、前記導電ビアホールの対向する２つの端面が露出されるビアホール中間層と、前記モールドシール層に埋め込まれ、前記ビアホール中間層に設けられ、前記導電ビアホールのいずれか一方の端面に電気的に接続された再配線層と、前記モールドシール層及び前記ビアホール中間層に設けられ、前記導電ビアホールの他方の端面に電気的に接続されたビルドアップ構造とを備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板を提供する。
また、本発明は、複数の導電ビアホールを有するビアホール中間層を用意し、前記導電ビアホールの対向する２つの端面が前記ビアホール中間層に露出され、前記ビアホール中間層に前記導電ビアホールの一方の端面に電気的に接続された再配線層を形成する工程と、前記ビアホール中間層をモールドシール層により被覆することにより、前記ビアホール中間層及び再配線層が前記モールドシール層に埋め込まれるようにする工程と、前記モールドシール層、前記ビアホール中間層に、前記導電ビアホールの他方の端面に電気的に接続されたビルドアップ構造を形成する工程とを備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板の製造方法を提供する。
前述したビアホール中間層が埋め込まれたパッケージ基板及びその製造方法において、前記導電ビアホールの他方の端面は、導電バンプとして前記ビルドアップ構造に電気的に接続されるために前記ビアホール中間層に突出する。
上述のように、本発明に係るビアホール中間層が埋め込まれたパッケージ基板及びその製造方法では、前記ビアホール中間層を埋め込むことにより、前記導電ビアホールの何れか一方の端が前記再配線層に電気的に接続されることでピッチの比較的小さい半導体チップの電気接続パッドと電気的に結合され、他端がピッチの比較的大きいビルドアップ構造の導電ブラインドビアホールに電気的に接続されることで、前記パッケージ基板が高配線密度を有する半導体チップと結合され、高配線密度の半導体チップの集積化を図ることができる。従って、前記中間層により、適合可能なパッケージ基板の不足を解決することができるのみならず、ＩＣ産業の本来の供給チェーン（ｓｕｐｐｌｙ ｃｈａｉｎ）及びインフラ（ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）を変更することはない。
また、半導体チップをビアホール中間層に設けると、ビアホール中間層の熱膨張係数が半導体チップの熱膨張係数に近いため、半導体チップとビアホール中間層との半田バンプのクラックを回避することができ、製品の信頼性を効果的に向上させることができる。
さらに、前記ビアホール中間層を前記モールドシール層に埋め込むことにより、構造全体の厚さを低減することができ、前記モールドシール層の第２の表面にビルドアップ構造を形成することにより、従来のコア板を使用する必要がなく、構造全体の厚さを低減することができる。
従来のフリップチップパッケージ構造の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 図２Ｉのその他の実施態様を示す。 図２Ｉのその他の実施態様を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。 図２Ｊのその他の実施態様を示す。 図２Ｊのその他の実施態様を示す。 図２Ｊのその他の実施形態を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第２の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第２の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第２の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第２の実施例の断面模式図を示す。 図３Ｄのその他の実施例を示す。 図３Ｄのその他の実施例を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第２の実施例の断面模式図を示す。 図３Ｅのその他の実施態様を示す。 図３Ｅのその他の実施態様を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第３の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第３の実施例の断面模式図を示す。 本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第３の実施例の断面模式図を示す。
以下、具体的な実施例を用いて本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって簡単に本発明のその他の利点や効果を理解できる。
ここで、明細書に付された図面に記載される構造、比例、寸法等は、この技芸に精通する者がより容易に理解できるように明細書の記載内容に合わせて説明されるものに過ぎず、本発明の実施を限定するものではなく、技術的な実質的意味がなく、如何なる構造の修正、比例関係の変更又は寸法の調整も、本発明から生じうる効果及び達成しうる目的に影響を及ぼさないものであれば、本発明に記載の技術内容の範囲内にある。また、本明細書に記載の「一」、「二」、「上」等の用語は、説明の明瞭化のために用いるものであり、本発明の実施可能な範囲を限定するものではなく、その相対関係の変更又は調整は、実質的な技術内容の変更がなされない状況において、本発明の実施可能な範囲に属することは言うまでもない。
図２Ａないし図２Ｊは、本発明に係るビアホール中間層が埋め込まれたパッケージ基板の製造方法の第１の実施例の断面模式図を示す。
図２Ａに示すように、対向する第１の側２０ａ及び第２の側２０ｂ’を有し、第１の側２０ａに複数の穿通孔２００’が形成された中間層２０’を用意する。
この実施例において、中間層２０’の材質は、シリコンである。
図２Ｂに示すように、穿通孔２００’の側壁及び底部に絶縁層２０１を形成し、穿通孔２００’に銅材を形成することにより導電ビアホール２００を形成する。導電ビアホール２００は、中間層２０’の第１の側２０ａ及び第２の側２０ｂ’に対応する第１の端面２００ａ及び第２の端面２００ｂを有する。
この実施例において、導電ビアホール２００の材質は、ニッケル、金、タングステン、アルミニウム又は導電ペーストであってもよく、絶縁層２０１の材質は、ＳｉＯ２、Ｓｉ３Ｎ４又はポリマーであってもよく、導電ビアホール２００の第１の端面２００ａは、中間層２０’の第１の側２０ａと面一である。
ここで、注意すべき点は、本発明の中間層２０’は、図２Ｂに示す態様のほか、絶縁層２０１を有しない態様であってもよく、即ち、中間層２０’の材質がガラス又は例えばＡｌ２Ｏ３又はＡｌＮのセラミックス等の絶縁材料であり、中間層２０’に、貫通する導電ビアホール２００を直接形成してもよい点である。この態様は、所属する技術分野において通常知識を有する者が理解できるものであるため、ここでは詳しい説明を省略する。
図２Ｃに示すように、中間層２０’の第１の側２０ａ及び導電ビアホール２００の第１の端面２００ａに再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ， ＲＤＬ）２１を形成する。この再配線層２１は、導電ビアホール２００の第１の端面２００ａに電気的に接続され、この再配線層２１の最外層には複数の電極パッド２１０が設けられている。
図２Ｄに示すように、中間層２０’の第１の側２０ａ及び再配線層２１を搭載板（図示せず）に結合させ、中間層２０’の第２の側２０ｂ’を研磨することにより、導電ビアホール２００の第２の端面２００ｂをビアホール中間層２０の第２の側２０ｂに露出させ、その後、前記搭載板を除去することによって、ビアホール中間層２０の製造が完了する。
この実施例において、導電ビアホール２００の第２の端面２００ｂは、ビアホール中間層２０の第２の側２０ｂと面一であり、導電ビアホール２００は、ビアホール中間層２０の第１の側２０ａ及び第２の側２０ｂに連通され、また、導電ビアホール２００は、側壁にのみ絶縁層２０１が設けられている。
さらに、前記搭載板の材質は、中間層２０’に容易に結合されるように、中間層２０’と同一又は類似の材質、例えばシリコン、ガラス、又はＡｌ２Ｏ３、ＡｌＮのセラミックス等の絶縁材料から選択され、この実施例においては、搭載板の材質として、ガラスを選択する。
また、前記搭載板と中間層２０’との結合方法は、接着式であってもよい。
図２Ｅに示すように、図２Ｄに示す切断仮想ラインＫにおいて単一化（切断）した後、複数のビアホール中間層２０を得ることができる。
図２Ｆに示すように、ガラス搭載板（図示せず）にそれらのビアホール中間層２０を改めて配列することにより、ビアホール中間層２０の第２の側２０ｂ及び導電ビアホール２００の第２の端面２００ｂを該ガラス搭載板に結合させ、さらに、それらのビアホール中間層２０をモールドシール層２２により被覆することにより、それらのビアホール中間層２０をモールドシール層２２に埋め込み、その後、該ガラス搭載板を除去する。
この実施例において、モールドシール層２２が対向する第１の表面２２ａ及び第２の表面２２ｂを有することで、ビアホール中間層２０の第２の側２０ｂ及び導電ビアホール２００の第２の端面２００ｂがモールドシール層２２の第２の表面２２ｂと面一となり、モールドシール層２２が再配線層２１及びそれらの電極パッド２１０を被覆する。
図２Ｇないし図２Ｉに示すように、モールドシール層２２の第２の表面２２ｂ、ビアホール中間層２０の第２の側２０ｂ及び導電ビアホール２００の第２の端面２００ｂにビルドアップ構造２３を形成する。
図２Ｇに示すように、まず、例えばＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）の誘電層２３０を形成し、次に、導電ビアホール２００の第２の端面２００ｂが露出されるように誘電層２３０に複数の回路溝（ブラインドビアホールを含む）２３０ａをレーザにより形成する。この実施例において、誘電層２３０は、塗布又は圧着工程により形成することができ、誘電層２３０の形成材料は、ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）、プリプレグ（ｐｒｅｐｒｅｇ、ＰＰ）又はベンゾシクロブテン（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ、ＢＣＢ）であってもよい。
図２Ｈに示すように、回路溝２３０ａに回路層２３１及び複数の導電ブラインドビアホール２３２’を電気めっきにより形成することにより、回路層２３１が誘電層２３０に埋め込まれ、それらの導電ブラインドビアホール２３２’は、導電ビアホール２００の第２の端面２００ｂに対応して電気的に接続される。この実施例において、まず、回路溝２３０ａ及び誘電層２３０に銅材を導電層（図示せず）として形成し、次に、回路溝２３０ａ及び誘電層２３０に金属材を電気めっきすることにより、回路層２３１及びそれらの導電ブラインドビアホール２３２’を形成し、最後に、誘電層２３０の底面の金属材及び導電層を除去する。
従って、本発明の埋め込み型回路層２３１の製造工程は、エッチングを使用する必要がないため、エッチング液のサイドエッチによって回路サイズが破損し、回路を大型化する必要があるという欠点を回避することができる。体積の比較的小さいビアホール中間層２０を使用した場合でも、より精密な回路を製造することができ、微小な導電ビアホール２００に対応して接続させることができる。
図２Ｉに示すように、実際の層数の必要に応じて、多層回路構造を製造することができる。この実施例において、ビルドアップ構造２３は、少なくとも誘電層２３０と、誘電層２３０に埋め込まれた回路層２３１と、誘電層２３０に設けられ、回路層２３１に電気的に接続された複数の導電ブラインドビアホール２３２とを有し、一部の導電ブラインドビアホール２３２’は、導電ビアホール２００の第２の端面２００ｂに対応して電気的に接続される。
次に、ビルドアップ構造２３に絶縁保護層２４を形成し、絶縁保護層２４には、電気接触パッド２３３として回路層２３１の一部が露出されるように、複数の開口２４０が形成されている。
その他の実施例において、電極パッド２１０がモールドシール層２２の第１の表面２２ａ’、２２ａ’’に露出されて半導体チップ（図示せず）に接続されるように、モールドシール層２２の第１の表面２２ａの一部の材質を除去してもよい。図２Ｉａに示すように、モールドシール層２２の第１の表面２２ａ’に複数の開口２２０を形成することにより、電極パッド２１０をそれらの開口２２０に露出させる。若しくは、図２Ｉｂに示すように、モールドシール層２２の第１の表面２２ａ’’の高さを電極パッド２１０の高さに等しく又はそれよりも低くすることにより、電極パッド２１０をモールドシール層２２の第１の表面２２ａ’’に露出させる。
図２Ｊ、２Ｊａ、２Ｊｂに示すように、図２Ｉに示す切断仮想ラインＬの箇所において図２Ｉ、２Ｉａ、２Ｉｂに示す構造を単一化した後、ビアホール中間層２０が埋め込まれた複数のパッケージ基板２、２’、２’’を得ることができる。
単一化工程の前又は後続の製造工程において、その他の電子装置、例えば回路基板又はパッケージ部材に接続されるように、それらの電気接触パッド２３３に半田ボール２５を結合することができる。
また、図２Ｋに示すように、その他の実施例のパッケージ基板５において、ビルドアップ構造２３の回路層２３１’は、埋め込まれるのではなく、誘電層２３０の表面に形成されてもよい。
また、本発明は、対向する第１の表面２２ａ、２２ａ’、２２ａ’’及び第２の表面２２ｂを有するモールドシール層２２と、モールドシール層２２に埋め込まれたビアホール中間層２０と、モールドシール層２２に埋め込まれ、ビアホール中間層２０に設けられた再配線層２１と、モールドシール層２２の第２の表面２２ｂに設けられたビルドアップ構造２３と、ビルドアップ構造２３に設けられた絶縁保護層２４とを備える、ビアホール中間層２０が埋め込まれたパッケージ基板２、２’、２’’を提供する。
上記ビアホール中間層２０は、対向する第１の側２０ａ及び第２の側２０ｂと、第１の側２０ａ及び第２の側２０ｂに連通された複数の導電ビアホール２００とを有し、導電ビアホール２００は、第１の側２０ａ及び第２の側２０ｂにおいて第１の端面２００ａ及び第２の端面２００ｂがそれぞれ設けられ、導電ビアホール２００の側壁に絶縁層２０１が設けられ、ビアホール中間層２０の第２の側２０ｂ及び導電ビアホール２００の第２の端面２００ｂは、モールドシール層２２の第２の表面２２ｂと面一である。
上記再配線層２１は、ビアホール中間層２０の第１の側２０ａ及び導電ビアホール２００の第１の端面２００ａに設けられるとともに、導電ビアホール２００の第１の端面２００ａに電気的に接続され、再配線層２１の最外層には、複数の電極パッド２１０が設けられている。
上記モールドシール層２２は、図２Ｊに示すように、それらの電極パッド２１０を被覆してもよい。また、図２Ｊａ、図２Ｊｂに示すように、それらの電極パッド２１０をモールドシール層２２の第１の表面２２ａ’、２２ａ’’に露出させてもよい。
さらに、上記ビルドアップ構造２３は、ビアホール中間層２０の第２の側２０ｂ及び導電ビアホール２００の第２の端面２００ｂに設けられており、少なくとも誘電層２３０と、誘電層２３０に埋め込まれた回路層２３１と、誘電層２３０に設けられ、回路層２３１に電気的に接続された複数の導電ブラインドビアホール２３２とを有し、一部の導電ブラインドビアホール２３２’は、導電ビアホール２００の第２の端面２００ｂに対応して電気的に接続される。
上記絶縁保護層２４には、電気接触パッド２３３として回路層２３１の一部が露出されるように、複数の開口２４０が形成されている。
本発明に係るビアホール中間層２０が埋め込まれたパッケージ基板２、２’、２’’及びその製造方法は、主にビアホール中間層２０を埋め込むことにより、導電ビアホール２００の第１の端面２００ａが前記再配線層２１に電気的に接続されることでピッチの比較的小さい半導体チップ（図示せず）の電気接続パッド（図２Ｊａ、図２Ｊｂに示す）と電気的に結合され、第２の端面２００ｂがピッチの比較的大きいビルドアップ構造２３の導電ブラインドビアホール２３２’に電気的に接続されることで、パッケージ基板２、２’、２’’が高配線密度を有する半導体チップと結合され、高配線密度の半導体チップの集積化を図ることができる。
さらに、半導体チップをビアホール中間層２０に設けると、ビアホール中間層２０の熱膨張係数が半導体チップの熱膨張係数に近い（ＣＥＴはともに約２．６ｐｐｍである）ため、半導体チップとビアホール中間層２０との間の半田バンプのクラックを回避することができ、製品の信頼性を効果的に向上させることができる。
また、ビアホール中間層２０をモールドシール層２２に埋め込むことにより、構造全体の厚さを低減することができ、且つモールドシール層２２の第２の表面２２ｂにビルドアップ構造２３が形成されているため、従来技術のようにコア板を使用する必要がなく、これによっても構造全体の厚さを低減することができる。
図３Ａないし図３Ｅは、本発明に係るビアホール中間層３０が埋め込まれたパッケージ基板３の製造方法の第２の実施例の断面模式図を示す。この実施例と第１の実施例との相違点は、ビアホール中間層３０が導電バンプ３０１を有することのみであり、その他の製造工程は略同一である。
図３Ａに示すように、図２Ｄに示すビアホール中間層２０を用意する。
図３Ｂに示すように、ビアホール中間層２０の第２の側２０ｂの一部の材質をエッチングにより除去することにより、導電ビアホール３００の第２の端面３００ｂをビアホール中間層３０の第２の側３０ｂに突出させることで導電ビアホール３００の突出部分が導電バンプ３０１（絶縁層２０１を含んでもよい）となる。
図３Ｃに示すように、図３Ｂに示す切断仮想ラインＫの箇所において単一化した後、複数のビアホール中間層３０を得ることができる。
次に、それらのビアホール中間層３０を対向する第１の表面２２ａ及び第２の表面２２ｂを有するモールドシール層２２により被覆することにより、ビアホール中間層３０がモールドシール層２２に埋め込まれ、ビアホール中間層３０の第２の側３０ｂがモールドシール層２２の第２の表面２２ｂに露出され、導電バンプ３０１がモールドシール層２２の第２の表面２２ｂに突出し、モールドシール層２２が再配線層２１及びそれらの電極パッド２１０を被覆する。
図３Ｄに示すように、モールドシール層２２の第２の表面２２ｂ、ビアホール中間層３０の第２の側３０ｂ及び導電バンプ３０１にビルドアップ構造２３を形成する。このビルドアップ構造２３は、少なくとも誘電層２３０と、誘電層２３０に埋め込まれた回路層２３１と、誘電層２３０に設けられ、回路層２３１に電気的に接続された複数の導電ブラインドビアホール２３２とを有し、一部の導電ブラインドビアホール２３２’は、導電バンプ３０１に対応して電気的に接続される。
次に、ビルドアップ構造２３に絶縁保護層２４を形成し、絶縁保護層２４には、電気接触パッド２３３として回路層２３１の一部が露出されるように、複数の開口２４０が形成されている。
その他の実施例において、電極パッド２１０がモールドシール層２２の第１の表面２２ａ’、２２ａ’’に露出されるように、モールドシール層２２の第１の表面２２ａの一部の材質を除去してもよい。図３Ｄａに示すように、モールドシール層２２の第１の表面２２ａ’に複数の開口２２０を形成することにより、電極パッド２１０をそれらの開口２２０に露出させる。若しくは、図３Ｄｂに示すように、モールドシール層２２の第１の表面２２ａ’’の高さを電極パッド２１０の高さに等しく又はそれよりも低くすることにより、電極パッド２１０をモールドシール層２２の第１の表面２２ａ’’に露出させてもよい。
図３Ｅ、３Ｅａ、３Ｅｂに示すように、図３Ｄに示す切断仮想ラインＬの箇所において図３Ｄ、３Ｄａ、３Ｄｂに示す構造を単一化した後、ビアホール中間層３０が埋め込まれた複数のパッケージ基板３、３’、３’’を得ることができる。
単一化工程の前又は後続の製造工程において、その他の電子装置、例えば回路基板又はパッケージ部材に接続されるように、それらの電気接触パッド２３３に半田ボール２５を結合することができる。
本発明の製造方法において、導電ビアホール３００の第２の端面３００ｂを導電バンプ３０１としてビアホール中間層３０の第２の側３０ｂに突出させことにより、ビルドアップ構造２３の回路溝２３０ａをレーザにより形成させる場合、レーザによる高温及び圧力が硬質材の導電バンプ３０１によって吸収され、脆弱材質からなるビアホール中間層３０の破壊を回避することができる。
さらに、導電ビアホール２００の第２の端面２００ｂがビアホール中間層２０の第２の側２０ｂと面一である場合は、図３Ａに示すように、レーザによる回路溝２３０ａの形成時にビアホール中間層２０が破壊されることを回避するために、ビアホール中間層２０の第２の側２０ｂの一部の材質をエッチングにより除去することで導電バンプ３０１を形成する製造工程の代わりに、導電ビアホール２００の第２の端面２００ｂにバンプ（図示せず）を直接結合してもよいが、この方法によるバンプの高さは少なくとも３０μｍが必要であるため、微小化されたビアホール中間層３０には不利である。
また、導電ビアホール２００の第２の端面２００ｂがビアホール中間層２０の第２の側２０ｂと面一である場合は、図３Ａに示すように、レーザによる回路溝２３０ａの形成時にビアホール中間層２０が破壊されることを回避するために、導電バンプ３０１を形成することなく、導電ビアホール２００の第２の端面２００ｂにレーザを吸収するための無電解ニッケル金工程を行ってもよいが、この方法では、コストが増加し、また、製造温度が高く、薬液の腐食性が強くなる問題がある。
図４Ａ、図４Ａａ及び図４Ａｂは、本発明に係るビアホール中間層３０が埋め込まれたパッケージ基板４、４ａ、４ｂの製造方法の第３の実施例の断面模式図を示す。この実施例と第２の実施例との相違点は、回路層が誘電層に形成されることのみであり、その他の製造工程は略同一である。
図４Ａ、４Ａａ及び４Ａｂに示すように、ビルドアップ構造２３の回路層２３１’は、誘電層２３０の表面に設けられている。
また、本発明は、対向する第１の表面２２ａ、２２ａ’、２２ａ’’及び第２の表面２２ｂを有するモールドシール層２２と、モールドシール層２２に埋め込まれたビアホール中間層３０と、モールドシール層２２に埋め込まれ、ビアホール中間層３０に設けられた再配線層２１と、モールドシール層２２の第２の表面２２ｂに設けられたビルドアップ構造２３と、ビルドアップ構造２３に設けられた絶縁保護層２４とを備える、ビアホール中間層２３０が埋め込まれたパッケージ基板３、３’、３’’、４、４’、４’’を提供する。
上記ビアホール中間層３０は、対向する第１の側３０ａ及び第２の側３０ｂと、第１の側３０ａ及び第２の側３０ｂに連通された複数の導電ビアホール３００とを有し、導電ビアホール３００は、第１の側３０ａ及び第２の側３０ｂにおいて第１の端面３００ａ及び第２の端面３００ｂがそれぞれ設けられ、導電ビアホール３００の側壁に絶縁層２０１が設けられ、第２の側３０ｂは、モールドシール層２２の第２の表面２２ｂに露出され、導電ビアホール３００の第２の端面３００ｂは、導電バンプ３０１としてビアホール中間層３０の第２の側３０ｂ及びモールドシール層２２の第２の表面２２ｂに突出する。
上記再配線層２１は、ビアホール中間層３０の第１の側３０ａ及び導電ビアホール３００の第１の端面３００ａに設けられるとともに、導電ビアホール３００の第１の端面３００ａに電気的に接続され、再配線層２１の最外層には、複数の電極パッド２１０が設けられている。
上記モールドシール層２２は、図３Ｅに示すように、それらの電極パッド２１０を被覆してもよい。また、図３Ｅａ、図３Ｅｂに示すように、それらの電極パッド２１０をモールドシール層２２の第１の表面２２ａ’、２２ａ’’に露出させてもよい。
さらに、上記ビルドアップ構造２３は、ビアホール中間層３０の第２の側３０ｂ及び導電ビアホール３００の第２の端面３００ｂに設けられており、少なくとも誘電層２３０と、誘電層２３０に埋め込まれた回路層２３１（図３Ｅ、３Ｅａ、図３Ｅｂに示す）と、誘電層２３０に設けられ、回路層２３１に電気的に接続された複数の導電ブラインドビアホール２３２とを有し、一部の導電ブラインドビアホール２３２’は、導電バンプ３０１に対応して電気的に接続される。さらに、回路層２３１’は、図４Ａ、４Ａａ及び４Ａｂに示すように、誘電層２３０に設けられてもよい。
上記絶縁保護層２４には、電気接触パッド２３３として回路層２３１の一部が露出されるように、複数の開口２４０が形成されている。
上述のように、本発明に係るビアホール中間層が埋め込まれたパッケージ基板及びその製造方法では、中間層をモールドシール層に埋め込むことにより、適合可能なパッケージ基板の不足を解決することができるのみならず、ＩＣ産業の本来の供給チェーン及びインフラを変更することはなく、微小化及び低コストの要求に応えることができる。
上記の実施形態は本発明の原理および効果・機能を例示的に説明するものに過ぎず、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で種々の修正や変更を加えることが可能であり、そうした修正や変更は、本発明の特許請求の範囲に入るものである。
１０、３、３’、３’’、４、４’、４’’ パッケージ基板
１０ａ、２２ａ、２２ａ’、２２ａ’’ 第１の表面
１０ｂ、２２ｂ 第２の表面
１００ フリップチップパッド
１０１ ボールパッド
１０２ コア板
１１ 半田バンプ
１２ 半導体チップ
１２０ 電気接続パッド
１３、２５ 半田ボール
１７ アンダーフィル
２、２’、２’’、５ パッケージ基板
２０、３０ ビアホール中間層
２０’ 中間層
２０ａ、３０ａ 第１の側
２０ｂ、２０ｂ’、３０ｂ 第２の側
２００、３００ 導電ビアホール
２００’ 穿通孔
２００ａ、３００ａ 第１の端面
２００ｂ、３００ｂ 第２の端面
２０１ 絶縁層
２１ 再配線層
２１０ 電極パッド
２２ モールドシール層
２２０、２４０ 開口
２３ ビルドアップ構造
２３０ 誘電層
２３０ａ 回路溝
２３１、２３１’ 回路層
２３２、２３２’ 導電ブラインドビアホール
２３３ 電気接触パッド
２４ 絶縁保護層
３０１ 導電バンプ
Ｋ、Ｌ 仮想ライン

Claims (21)

  1. 対向する第１の表面及び第２の表面を有するモールドシール層と、
    前記モールドシール層に埋め込まれ、対向する第１の側及び第２の側と、前記第１の側及び第２の側に連通された複数の導電ビアホールとを有し、前記導電ビアホールが前記第１の側及び第２の側において第１の端面及び第２の端面をそれぞれ有し、前記第２の側及び前記導電ビアホールの第２の端面が前記モールドシール層の第２の表面と面一であるビアホール中間層と、
    前記モールドシール層に埋め込まれ、前記ビアホール中間層の第１の側及び前記導電ビアホールの第１の端面に設けられるとともに、前記導電ビアホールの第１の端面に電気的に接続されており、最外層に電極パッドが設けられている再配線層と、
    前記モールドシール層の第２の表面、前記ビアホール中間層の第２の側及び前記導電ビアホールの第２の端面に設けられ、少なくとも誘電層と、前記誘電層に埋め込まれた回路層と、前記誘電層に設けられ、前記回路層に電気的に接続された複数の導電ブラインドビアホールとを有し、前記導電ブラインドビアホールの一部が前記導電ビアホールの第２の端面に対応して電気的に接続されたビルドアップ構造と、
    を備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板。
  2. 前記導電ビアホールの側壁には絶縁層が設けられていることを特徴とする請求項１に記載のビアホール中間層が埋め込まれたパッケージ基板。
  3. 前記ビルドアップ構造に設けられるとともに、電気接触パッドとして回路層の一部が露出される複数の開口を有する絶縁保護層をさらに備えることを特徴とする請求項１に記載のビアホール中間層が埋め込まれたパッケージ基板。
  4. 前記モールドシール層は、前記電極パッドを被覆することを特徴とする請求項１に記載のビアホール中間層が埋め込まれたパッケージ基板。
  5. 前記電極パッドは、前記モールドシール層の第１の表面に露出されることを特徴とする請求項１に記載のビアホール中間層が埋め込まれたパッケージ基板。
  6. 対向する第１の表面及び第２の表面を有するモールドシール層と、
    前記モールドシール層に埋め込まれ、対向する第１の側及び第２の側と、前記第１の側及び第２の側に連通された複数の導電ビアホールとを有し、前記導電ビアホールが前記第１の側及び第２の側において第１の端面及び第２の端面をそれぞれ有し、前記第２の側が前記モールドシール層の第２の表面に露出され、前記導電ビアホールの第２の端面が導電バンプとして前記第２の側及び前記モールドシール層の第２の表面に突出するビアホール中間層と、
    前記モールドシール層に埋め込まれ、前記ビアホール中間層の第１の側及び前記導電ビアホールの第１の端面に設けられるとともに、前記導電ビアホールの第１の端面に電気的に接続されており、最外層に電極パッドが設けられている再配線層と、
    前記モールドシール層の第２の表面、前記ビアホール中間層の第２の側及び前記導電バンプに設けられ、少なくとも誘電層と、前記誘電層に設けられた回路層と、前記誘電層に設けられ、前記回路層に電気的に接続された複数の導電ブラインドビアホールとを有し、前記導電ブラインドビアホールの一部が前記導電バンプに対応して電気的に接続されたビルドアップ構造と、
    を備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板。
  7. 前記導電ビアホールの側壁には絶縁層が設けられていることを特徴とする請求項６に記載のビアホール中間層が埋め込まれたパッケージ基板。
  8. 前記ビルドアップ構造に設けられるとともに、電気接触パッドとして回路層の一部が露出される複数の開口を有する絶縁保護層をさらに備えることを特徴とする請求項６に記載のビアホール中間層が埋め込まれたパッケージ基板。
  9. 前記回路層は、前記誘電層に埋め込まれることを特徴とする請求項６に記載のビアホール中間層が埋め込まれたパッケージ基板。
  10. 前記モールドシール層は、前記電極パッドを被覆することを特徴とする請求項６に記載のビアホール中間層が埋め込まれたパッケージ基板。
  11. 前記電極パッドは、前記モールドシール層の第１の表面に露出されることを特徴とする請求項６に記載のビアホール中間層が埋め込まれたパッケージ基板。
  12. 対向する第１の側及び第２の側と、前記第１の側及び第２の側に連通された複数の導電ビアホールとを有し、前記導電ビアホールが前記第１の側及び第２の側において第１の端面及び第２の端面をそれぞれ有し、前記導電ビアホールの第２の端面が前記第２の側と面一であり、前記第１の側及び前記導電ビアホールの第１の端面に再配線層が形成され、前記再配線層が前記導電ビアホールの第１の端面に電気的に接続され、前記再配線層の最外層に電極パッドが設けられているビアホール中間層を用意する工程と、
    前記ビアホール中間層をモールドシール層により被覆することにより、前記ビアホール中間層が前記モールドシール層に埋め込まれ、前記モールドシール層が対向する第１の表面及び第２の表面を有し、前記ビアホール中間層の第２の側及び前記導電ビアホールの第２の端面が前記モールドシール層の第２の表面と面一であり、前記モールドシール層が前記再配線層及び前記電極パッドを被覆するようにする工程と、
    前記モールドシール層の第２の表面、前記ビアホール中間層の第２の側及び前記導電ビアホールの第２の端面に、少なくとも誘電層と、前記誘電層に埋め込まれた回路層と、前記誘電層に設けられ、前記回路層に電気的に接続された複数の導電ブラインドビアホールとを有するビルドアップ構造を形成し、前記導電ブラインドビアホールの一部が前記導電ビアホールの第２の端面に対応して電気的に接続されるようにする工程と、
    を備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  13. 前記導電ビアホールの側壁には絶縁層が設けられていることを特徴とする請求項１２に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  14. 前記回路層の製造工程は、
    前記誘電層を形成する工程と、
    前記誘電層に回路溝を形成する工程と、
    前記回路溝に前記回路層を形成する工程と、
    を備えることを特徴とする請求項１２に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  15. 前記ビルドアップ構造に、電気接触パッドとして回路層の一部が露出される複数の開口を有する絶縁保護層を形成する工程をさらに備えることを特徴とする請求項１２に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  16. 前記モールドシール層の第１の表面の一部の材質を除去することにより、前記電極パッドを前記モールドシール層の第１の表面に露出させる工程をさらに備えることを特徴とする請求項１２に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  17. 対向する第１の側及び第２の側と、前記第１の側及び第２の側に連通された複数の導電ビアホールとを有し、前記導電ビアホールが前記第１の側及び第２の側において第１の端面及び第２の端面をそれぞれ有し、前記導電ビアホールの第２の端面が導電バンプとして前記第２の側に突出し、前記第１の側及び前記導電ビアホールの第１の端面に前記導電ビアホールの第１の端面に電気的に接続された再配線層を形成し、前記再配線層の最外層に電極パッドが設けられるようにするビアホール中間層を用意する工程と、
    前記ビアホール中間層をモールドシール層により被覆することにより、前記ビアホール中間層が前記モールドシール層に埋め込まれ、前記モールドシール層が対向する第１の表面及び第２の表面を有し、前記ビアホール中間層の第２の側が前記モールドシール層の第２の表面に露出され、前記導電バンプが前記モールドシール層の第２の表面に突出し、前記モールドシール層が前記再配線層及び前記電極パッドを被覆するようにする工程と、
    前記モールドシール層の第２の表面、前記ビアホール中間層の第２の側及び前記導電バンプに、少なくとも誘電層と、前記誘電層に設けられた回路層と、前記誘電層に設けられ、前記回路層に電気的に接続された複数の導電ブラインドビアホールとを有するビルドアップ構造を形成し、前記導電ブラインドビアホールの一部が前記導電バンプに対応して電気的に接続されるようにする工程と、
    を備えることを特徴とするビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  18. 前記導電ビアホールの側壁には絶縁層が設けられていることを特徴とする請求項１７に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  19. 前記ビルドアップ構造に、電気接触パッドとして回路層の一部が露出される複数の開口を有する絶縁保護層を形成する工程をさらに備えることを特徴とする請求項１７に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  20. 前記回路層は、前記誘電層に埋め込まれることを特徴とする請求項１７に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
  21. 前記モールドシール層の第１の表面の一部の材質を除去することにより、前記電極パッドを前記モールドシール層の第１の表面に露出させる工程をさらに備えることを特徴とする請求項１７に記載のビアホール中間層が埋め込まれたパッケージ基板の製造方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531015B2 (en) 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
TWI503928B (zh) * 2012-09-10 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法與中介板結構
TWI499023B (zh) * 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法
US20140252561A1 (en) * 2013-03-08 2014-09-11 Qualcomm Incorporated Via-enabled package-on-package
JP6096640B2 (ja) * 2013-06-28 2017-03-15 京セラ株式会社 配線基板
TWI503902B (zh) * 2013-11-29 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI557871B (zh) * 2014-04-30 2016-11-11 日月光半導體製造股份有限公司 具有線路式電子元件的封裝結構及其製造方法
CN105025663B (zh) * 2014-04-30 2019-05-10 日月光半导体制造股份有限公司 具有线路式电子元件的封装结构及其制造方法
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9502322B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Molding compound supported RDL for IC package
US9418965B1 (en) * 2014-10-27 2016-08-16 Altera Corporation Embedded interposer with through-hole vias
US9756738B2 (en) * 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
TW201701429A (zh) * 2015-06-24 2017-01-01 華亞科技股份有限公司 晶圓級封裝及其製作方法
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
CN106548998A (zh) * 2015-09-17 2017-03-29 胡迪群 封装基材的制作方法
TWI576928B (zh) * 2015-10-21 2017-04-01 力成科技股份有限公司 模封互連基板及其製造方法
US9899260B2 (en) * 2016-01-21 2018-02-20 Micron Technology, Inc. Method for fabricating a semiconductor device
US9799616B2 (en) * 2016-03-08 2017-10-24 Dyi-chung Hu Package substrate with double sided fine line RDL
US9570369B1 (en) * 2016-03-14 2017-02-14 Inotera Memories, Inc. Semiconductor package with sidewall-protected RDL interposer and fabrication method thereof
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US9761535B1 (en) 2016-06-27 2017-09-12 Nanya Technology Corporation Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
CN109564902A (zh) * 2016-08-01 2019-04-02 康宁股份有限公司 基于玻璃的电子件封装及其形成方法
TWI643275B (zh) * 2016-08-29 2018-12-01 上海兆芯集成電路有限公司 電子結構製程
US9905519B1 (en) * 2016-08-29 2018-02-27 Via Alliance Semiconductor Co., Ltd. Electronic structure process
US10833052B2 (en) 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
CN106960825A (zh) * 2017-03-08 2017-07-18 华进半导体封装先导技术研发中心有限公司 一种基于硅转接板的双面扇出封装结构及封装方法
TWI649839B (zh) * 2017-03-15 2019-02-01 矽品精密工業股份有限公司 電子封裝件及其基板構造
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
CN109037179B (zh) * 2017-06-08 2021-07-06 矽品精密工业股份有限公司 电子封装件及其制法
US10515888B2 (en) 2017-09-18 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US11264332B2 (en) 2018-11-28 2022-03-01 Micron Technology, Inc. Interposers for microelectronic devices
CN111354713A (zh) * 2018-12-20 2020-06-30 深圳市中兴微电子技术有限公司 封装组件的测试结构及其制作方法
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程
US11133282B2 (en) * 2019-05-31 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS structures and methods forming same
TWI711095B (zh) 2019-08-21 2020-11-21 欣興電子股份有限公司 封裝結構及其製備方法
CN111128948B (zh) * 2019-12-30 2022-05-17 上海先方半导体有限公司 一种实现埋入式转接板与基板共面性的结构及其制造方法
CN111128949B (zh) * 2019-12-30 2021-08-24 上海先方半导体有限公司 一种埋入式转接板及其封装结构的制造方法
KR20220019186A (ko) 2020-08-07 2022-02-16 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11842935B2 (en) 2021-02-18 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a reconstructed package substrate comprising substrates blocks
CN115172176B (zh) * 2022-09-06 2023-09-22 合肥圣达电子科技实业有限公司 陶瓷基板及其制备方法、微波器件及其封装外壳结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004054340A1 (ja) * 2002-12-11 2004-06-24 Dai Nippon Printing Co., Ltd. 多層配線基板およびその製造方法
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
KR101014576B1 (ko) 2004-02-24 2011-02-16 이비덴 가부시키가이샤 반도체 탑재용 기판
CN100367491C (zh) * 2004-05-28 2008-02-06 日本特殊陶业株式会社 中间基板
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP2010034403A (ja) * 2008-07-30 2010-02-12 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP5577760B2 (ja) * 2009-03-09 2014-08-27 新光電気工業株式会社 パッケージ基板および半導体装置の製造方法
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8756804B2 (en) * 2010-09-29 2014-06-24 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing printed circuit board
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法

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