TW202327010A - 半導體封裝載板及其製法 - Google Patents

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Abstract

一種半導體封裝載板及其製法，係於增層線路結構上形成導電凸塊，且以絕緣保護層包覆該導電凸塊，使該導電凸塊嵌埋於該絕緣保護層中而未延伸擴展至該絕緣保護層之表面上，且該導電凸塊之端面係齊平並外露於該絕緣保護層之表面，故藉由該絕緣保護層控制該導電凸塊之體積及高度，使該導電凸塊保持有良好的共面性，進而確保封裝產品之電性可靠度。

Description

半導體封裝載板及其製法
本發明係有關一種封裝基材，尤指一種用以封裝晶片之半導體封裝載板及其製法。
隨著產業應用的發展，近年來逐漸朝著如人工智慧(AI)晶片、高階晶片或堆疊晶片等大尺寸晶片之封裝規格之趨勢進行研發，如3D或2.5D IC製程，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品，如人工智慧(AI)晶片、GPU等。
因此，業界遂改用大尺寸板面的覆晶封裝基板，如40*40、70*70或其它更厚且大結構之板型，以承載如人工智慧(AI)晶片、高階晶片或堆疊晶片等大尺寸晶片。
如圖1A所示，習知電子裝置1係包括：一電路板18、一設於該電路板18上之封裝基板1a、以及一結合於該封裝基板1a上之半導體晶片19。具體地，如圖1B所示，該封裝基板1a係包括一核心層10、設於該核心層10上之線路增層部11、及設於該線路增層部11上之防焊層12a,12b，且令該防焊層12a,12b外露出該線路增層部11最外側之線路層，俾供作為接點(即I/O)11a,11b，以於上側(如 置晶側)藉由焊錫凸塊190接置該半導體晶片19及於下側(如植球側或BGA)藉由焊錫球13b接置該電路板18，而製成該電子裝置1。
習知核心層10之製作中，係採用玻纖配合環氧樹酯所組成之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，再其上進行導通孔製程，如機械鑽孔、雷射鑽孔或雙錐狀盲孔等成孔步驟，再於孔中電鍍形成導電材及填充樹脂(plugin)。再者，該線路增層部11之增層方法亦使用ABF種類的材料作為介電層，且該防焊層12a,12b之材質選擇係使用綠漆或油墨等材料。
然而，習知封裝基板1a中，當該防焊層12a之厚度e之變異過大或該防焊層12a之開口120之尺寸過大時，容易造成該半導體晶片19的接腳(如該焊錫凸塊190，其高度約僅30~60微米)無法碰觸該封裝基板1a之接點11a，因而造成電性連接不良。
因此，遂於該封裝基板1a之接點11a上形成凸出該防焊層12a之焊錫凸塊13a，以利於接合該半導體晶片19的接腳(如該焊錫凸塊190)。
惟，習知封裝基板1a中，當該複數接點11a上形成該複數焊錫凸塊13a時，因該焊錫凸塊13a之體積及高度之公差大，導致其所排列成之柵狀陣列(grid array)容易產生共面性(coplanarity)不良之問題，而造成該封裝基板1a與該半導體晶片19之間的電性連接不良，如圖1A所示之焊錫處13。
再者，若為了使該複數焊錫凸塊13a之高度呈共平面，需進行壓平製程，因而增加生產成本；另一方面，當該複數接點11a之數量很多或分佈很廣時，該壓平製程所用之壓平機台因壓力不足而無法一次下壓全部的焊錫凸塊，故需將該封裝基板1a分成多處區域進行壓平作業、或對於單一該封裝基板1a多次進 行壓平作業，因而該壓平製程所壓出的共平面性不佳，即該複數焊錫凸塊13a之高度難以一致。
又，習知封裝基板1a中，係先製作該防焊層12a及其開口120，再於該開口120中以印刷錫、電鍍錫、植球或電鍍銅錫等方式形成該複數焊錫凸塊13a，故該開口120之尺寸或該防焊層12a之厚度e之變異等狀況容易造成焊接不良而使該焊錫凸塊13a脫落之問題。
另外，先製作該防焊層12a及其開口120，再於該開口120中形成該複數焊錫凸塊13a，故各該焊錫凸塊13a的間距d無法小於100微米(μm)，因而不利於細間距及微小化之需求。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之缺失，本發明提供一種半導體封裝載板，係包括：一載板本體，其包含一增層線路結構；一絕緣保護層，係設於該增層線路結構上；以及複數導電凸塊，係嵌埋於該絕緣保護層中並且電性連接該增層線路結構，其中，該複數導電凸塊之端面係齊平並外露於該絕緣保護層之表面。
本發明復提供一種半導體封裝載板之製法，係包括：提供一載板本體，其包含一增層線路結構；於該增層線路結構上形成複數導電凸塊，並使該複數導電凸塊電性連接該增層線路結構；於該增層線路結構上形成一絕緣保護層，以包覆該複數導電凸塊及該增層線路結構之表面，使該複數導電凸塊嵌埋於 該絕緣保護層中；以及執行一整平作業，以移除該絕緣保護層之部分材質而露出該複數導電凸塊之端面，且該複數導電凸塊之端面齊平於該絕緣保護層之表面。
前述之半導體封裝載板及其製法中，該複數導電凸塊係為焊錫凸塊。或者，該複數導電凸塊係為銅柱凸塊，且於執行該整平作業之後，於該銅柱凸塊之端面上形成一凸出於該絕緣保護層表面之焊錫層，且該焊錫層係僅覆蓋於該銅柱凸塊之端面區域。進一步，更包括以物理或化學法移除該絕緣保護層之部分材質，以令該絕緣保護層之部分表面低於該複數導電凸塊之端面，且該絕緣保護層於鄰接該複數導電凸塊之處係對應形成火山口狀之凸部，以完全包覆住該複數導電凸塊之周身。
前述之半導體封裝載板及其製法中，該載板本體係為一無核心層(coreless)之線路結構。
前述之半導體封裝載板及其製法中，該載板本體復包含一核心層(core)，以令該增層線路結構形成於該核心層之相對兩側上。再者，該核心層亦可為多層疊構之複合強化型。
前述之半導體封裝載板及其製法中，該載板本體係具有相對之第一側與第二側，該絕緣保護層與該複數導電凸塊係配置於該第一側之該增層線路結構上，且將一強化結構形成於該第二側之該增層線路結構上。例如，該強化結構係包含一剛性部，且形成該剛性部之材質係為高剛性片材或板材。進一步，該強化結構復包含一包覆該剛性部之絕緣部，以令該剛性部藉由該絕緣部結合於該增層線路結構上。
由上可知，本發明之半導體封裝載板及其製法中，主要藉由該複數導電凸塊嵌埋於該絕緣保護層中而未延伸擴展至該絕緣保護層上，以利於縮小該複數導電凸塊之間的距離，故相較於習知技術，當該複數導電凸塊為焊錫凸 塊時，藉由該絕緣保護層控制該複數導電凸塊之體積及高度，使該複數導電凸塊保持有良好的共面性，因而能確保該封裝載板與晶片之間的電性連接之可靠度。
再者，由於該複數導電凸塊之高度呈共平面，因而無需進行壓平製程，故能降低生產成本，且即使接點之數量很多或分佈很廣，仍無需進行壓平製程之多次壓平動作或多區壓平動作，即可確保該複數導電凸塊之高度一致性。
又，本發明之製法係先形成複數導電凸塊，再形成絕緣保護層，因而該絕緣保護層無需形成開口，且該複數導電凸塊未延伸擴展至該絕緣保護層之表面上，故相較於習知封裝基板之防焊層之開口，本發明之複數導電凸塊不會受該絕緣保護層之厚度變異而影響焊接狀況，更無開口尺寸變異而影響焊接狀況之問題，因而可避免該複數導電凸塊之脫落，進而能確保封裝產品之電性可靠度。
另外，本發明之製法係先形成複數導電凸塊，再形成絕緣保護層，故相較於習知技術，本發明之複數導電凸塊的間距能小於100微米，因而有利於細間距及微小化之需求。
1:電子裝置
1a:封裝基板
10,20,40:核心層
11:線路增層部
11a,11b:接點
12a,12b:防焊層
120:開口
13:焊錫處
13a,190:焊錫凸塊
13b:焊錫球
18:電路板
19:半導體晶片
2,3,4,5:半導體封裝載板
2a,4a:載板本體
20a:第一側
20b:第二側
200:導電部
201:金屬材
21:增層線路結構
210:介電層
211:線路層
212,213:焊墊
22:絕緣保護層
22a,221b:表面
220:開孔
221:凹部
222:凸部
23,33:導電凸塊
23a,33a:端面
23c:周身
331:焊錫層
400:芯部
401:絕緣部
5a:強化結構
53:剛性部
530:開孔
55:絕緣部
550:結合層
551:保護層
9,9a,9b,9c:電子封裝件
90:電子元件
900,92:導電元件
91:封裝層
d,L1,L2:間距
e,t:厚度
h:高度差
r:距離
圖1A係為習知電子裝置之剖視示意圖。
圖1B係為習知覆晶封裝基板之剖視示意圖。
圖2A至圖2C係為本發明之半導體封裝載板之第一實施例之製法之剖視示意圖。
圖2D係為圖2C之另一實施例。
圖2E係為圖2C之後續製程之剖視示意圖。
圖2F係為圖2D之後續製程之剖視示意圖。
圖3A係為本發明之半導體封裝載板之第二實施例之製法之剖視示意圖。
圖3B係為圖3A之另一實施例。
圖3C係為圖3A之後續製程之剖視示意圖。
圖3D係為圖3B之後續製程之剖視示意圖。
圖4A係為本發明之半導體封裝載板之第三實施例之製法之剖視示意圖。
圖4B係為圖4A之另一實施例。
圖4C係為圖4A之後續製程之剖視示意圖。
圖4D係為圖4B之後續製程之剖視示意圖。
圖5A係為本發明之半導體封裝載板之第四實施例之製法之剖視示意圖。
圖5B係為圖5A之另一實施例。
圖5C係為圖5A之後續製程之剖視示意圖。
圖5D係為圖5B之後續製程之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的 下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當視為本發明可實施之範疇。
圖2A至圖2C係為本發明之半導體封裝載板2之第一實施例之製法之剖視示意圖。
如圖2A所示，提供一載板本體2a，且該載板本體2a係具有相對之第一側20a與第二側20b，其上均可用於置放電子元件(如半導體晶片、被動元件等)，且將置放半導體晶片之外接側稱為置晶側，故為了方便以下說明，係將該第一側20a作為置晶側。
於本實施例中，該載板本體2a係為一具有一核心層(core)20之基板，其內形成有複數導電部200，使該基板成為一具有該核心層20之線路結構，且該基板之表面係具有金屬材201(如佈線層)。例如，形成該核心層20之材質係採用含玻纖及有機樹脂之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，亦或採用高剛性無玻纖但含有填充材(filler)(如SiO2)之有機基材，再於其上進行導通孔製程，如機械鑽孔或雷射鑽孔等成孔步驟，並於孔中形成導電材以作為導電部200。或者，該導電部200可由單一導電柱體或由複數相互接觸堆疊之導電柱體所組成。
再者，該載板本體2a復包括以增層法形成於該核心層20之相對兩側上並電性連接該導電部200之增層線路結構21，其具有至少一介電層210及複數結合該介電層210並電性連接該導電部200之線路層211，且該載板本體2a於該第一側20a與第二側20b上最外層之線路層211係具有複數焊墊212,213。例如，該介電層210可為液狀環氧樹脂、膜狀ABF、預浸材、模壓樹脂(EMC)或感光型樹脂形成。應可理解地，有關該線路層211之佈設層數可依需求設計。
又，於另一實施例中，該載板本體2a之核心層20可改為矽基材，以令該介電層210與該線路層211設於該矽基材上，使該載板本體2a成為矽中介板(silicon interposer)形式。或者，於其它實施例中，該載板本體2a可為無核心層(coreless)形式。
如圖2B所示，形成複數導電凸塊23於該載板本體2a之第一側20a之焊墊212上，使該複數導電凸塊23電性連接該增層線路結構21。
於本實施例中，該複數導電凸塊23係為焊錫凸塊。例如，該複數導電凸塊23之製程係先形成圖案化阻層(圖未示)於該第一側20a上，再電鍍焊錫材於該阻層中，之後移除該阻層，使該焊錫材作為該複數導電凸塊23。
如圖2C所示，分別形成一絕緣保護層22於該載板本體2a之第一側20a及第二側20b之該增層線路結構21上，以包覆該複數導電凸塊23及該增層線路結構21之表面，使該複數導電凸塊23嵌埋於該絕緣保護層22中。接著，執行一整平作業，以移除該絕緣保護層22之部分材質而露出該複數導電凸塊23之端面23a，且該複數導電凸塊23之端面23a齊平於該絕緣保護層22之表面，藉此形成該半導體封裝載板2，其中，該複數導電凸塊23未延伸擴展至該絕緣保護層22之表面22a上。
於本實施例中，該絕緣保護層22係為防焊層。例如，該絕緣保護層22之製程係先包覆該複數導電凸塊23之端面23a，再藉由整平製程，如研磨方式，移除該絕緣保護層22之部分材質，使該複數導電凸塊23之端面23a齊平該絕緣保護層22之表面22a，以令該複數導電凸塊23之端面23a呈共平面。
再者，如圖2D所示，該絕緣保護層22之製程係進一步以物理或化學法移除該絕緣保護層22之部分材質，以令該絕緣保護層22之部分表面221b低於該複數導電凸塊23之端面23a，使該絕緣保護層22形成至少一凹部221，且該絕緣保護層22於鄰接該複數導電凸塊23之處係對應形成火山口狀之凸部222，即該 複數導電凸塊23之端面23a凸出該絕緣保護層22之部分表面221b或凹部221之底面(兩者之高度差h約為5至10微米)。例如，該凹部221係位於兩該導電凸塊23之間，使該複數導電凸塊23相對該絕緣保護層22呈凸出狀，以利於後續定位接合電子元件，其中，該複數導電凸塊23之全部周身23c仍覆蓋有該絕緣保護層22，即該凸部222接觸該複數導電凸塊23之周身23c且不會高於該複數導電凸塊23之端面23a。
又，該載板本體2a之第二側20b上之絕緣保護層22可形成有複數開孔220，以令該載板本體2a之第二側20b之焊墊213外露於各該開孔220。
另一方面，於後續應用該半導體封裝載板2時，如圖2E及圖2F所示之電子封裝件9，可於該載板本體2a之第一側20a之導電凸塊23上設置至少一電子元件90，並形成封裝層91於該絕緣保護層22上以結合該電子元件90；或者，可於該載板本體2a之第二側20b之外露焊墊213上接置如焊錫球之導電元件92，以結合至一電路板(圖略)上。
所述之電子元件90係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件90係為半導體晶片，其藉由複數含如銅凸塊之導電元件900以覆晶方式電性連接該半導體封裝載板2之導電凸塊23。
所述之封裝層91可為底膠，其形成於該半導體封裝載板2之絕緣保護層22與該電子元件90之間以包覆該複數導電元件900。或者，該封裝層可為壓合製程用之薄膜、模壓製程用之封裝膠體或印刷製程用之膠材等以包覆該電子元件90與該複數導電元件900，且形成該封裝層之材質係為聚醯亞胺(PI)、環氧樹脂(epoxy)或模封之封裝材。應可理解地，有關該電子元件90之封裝方式並不限於上述。
因此，本發明之半導體封裝載板2之製法中，藉由先形成該複數導電凸塊23，再形成該絕緣保護層22，使該複數導電凸塊23嵌埋於該絕緣保護層22中而未延伸擴展至該絕緣保護層22上(例如，該複數導電凸塊23之端面23a齊平該絕緣保護層22之表面22a、或該複數凸部222之配置)，以利於縮小該複數導電凸塊23之間的距離r(如圖2C所示之小於100微米)，故相較於習知技術，當該複數導電凸塊23為焊錫凸塊時，藉由該絕緣保護層22控制該複數導電凸塊23之體積及高度，使該複數導電凸塊23能保持良好之共面性，因而能確保該半導體封裝載板2與該電子元件90之間的電性連接之可靠度。
再者，藉由該絕緣保護層22控制該複數導電凸塊23之體積及高度，使該複數導電凸塊23之高度呈共平面，因而無需進行壓平製程，故能降低生產成本，且即使該複數焊墊212之數量很多或分佈很廣，仍無需進行壓平製程之多次壓平作業或多區壓平作業，即能確保該複數導電凸塊23之高度一致性。
又，本發明之製法係先形成該複數導電凸塊23，再形成該絕緣保護層22，因而該絕緣保護層22無需形成開口，且該複數導電凸塊23未延伸擴展至該絕緣保護層22之表面上，故相較於習知封裝基板之防焊層及其開口，本發明之複數導電凸塊23不會受該絕緣保護層22之厚度變異而影響焊接狀況，更無開口尺寸變異而影響焊接狀況之問題，因而能避免該複數導電凸塊23脫落之問題。
另外，本發明之製法係先形成該複數導電凸塊23，再形成該絕緣保護層22，故相較於習知技術，本發明之複數導電凸塊23的間距(距離r)能小於100微米，因而有利於細間距及微小化之需求。
另一方面，若圖2C所示之半導體封裝載板2應用於大封裝規格中，該複數導電凸塊23之間的距離r至少150微米(≧150μm)，且該電子元件90之導電元件900之高度至少70微米(≧70μm)，故該半導體封裝載板2與該電子元件90於接合後會產生較大的間距L1，使該封裝層91不易產生氣泡(void)。
另一方面，若圖2D所示之半導體封裝載板2應用於大封裝規格中，該複數導電凸塊23之間的距離r小於150微米(<150μm)，且該電子元件90之導電元件900之高度僅為40至70微米(40~70μm間)，故藉由該凸部222之設計(或該複數導電凸塊23之端面23a凸出該凹部221之底面)，使該半導體封裝載板2與該電子元件90於接合後會產生較大的間距L2，以避免該封裝層91產生氣泡。
圖3A至圖3B係為本發明之半導體封裝載板3之第二實施例及其應用之剖視示意圖。本實施例與第一實施例之差異在於接點結構，其它構造大致相同，故以下僅說明相異處。
如圖3A所示之半導體封裝載板3，該複數導電凸塊33係為銅柱凸塊，於該導電凸塊33之端面上形成一凸出於該絕緣保護層22表面22a之焊錫層331，且該焊錫層331係僅覆蓋於該導電凸塊33之端面33a區域。
於本實施例中，該焊錫層331之厚度t係小於或等於5微米(μm)。
再者，該接點結構之製程係先電鍍形成該複數導電凸塊33(銅柱凸塊)，再形成該絕緣保護層22，且執行整平作業，使該複數導電凸塊33之端面33a齊平該絕緣保護層22之表面22a，以令該複數導電凸塊33之端面33a外露於該絕緣保護層22之表面22a，之後形成該焊錫層331於該複數導電凸塊33之端面33a上。
又，如圖3C所示之半導體封裝載板3，係移除部分之該絕緣保護層22而可進一步於相應於該導電凸塊33部位處形成凸部222，且該凸部222之端面齊平於該複數導電凸塊33之端面33a。
另一方面，於後續應用該半導體封裝載板3時，如圖3B及圖3D所示之電子封裝件9a，可於該複數導電凸塊33上以覆晶方式設置該電子元件90，並形成該封裝層91於該絕緣保護層22上以結合該電子元件90，並於該半導體封裝 載板3之第二側20b之外露焊墊213上接置該導電元件92，以結合至一電路板(圖略)上。
因此，本發明之半導體封裝載板3之製法中，藉由先形成該複數導電凸塊33，再形成該絕緣保護層22，使該複數導電凸塊33嵌埋於該絕緣保護層22中，再經由整平作業令該導電凸塊33之端面33a露出但未延伸擴展至該絕緣保護層22上，且該焊錫層331亦未延伸擴展至該絕緣保護層22上，以利於縮小該複數導電凸塊33之間的距離r(如小於100微米)，故相較於習知技術，藉由該複數導電凸塊33(銅柱凸塊)不會於回焊過程中改變形狀，以控制該複數導電凸塊33的高度與體積，且該焊錫層331之厚度t極薄，使該複數導電凸塊33能維持良好之共面性，因而能確保該半導體封裝載板3與該電子元件90之間的電性連接之可靠度。
再者，藉由該複數導電凸塊33嵌埋於該絕緣保護層22中，且該焊錫層331未延伸擴展至該絕緣保護層22上，使該複數導電凸塊33之高度呈共平面，因而無需進行壓平製程，故能降低生產成本，且即使該複數焊墊212之數量很多或分佈很廣，仍無需進行壓平製程之多次壓平作業或多區壓平作業，即能確保該複數導電凸塊33之高度一致性。
又，本發明之製法係先形成該導電凸塊33，再形成該絕緣保護層22後以整平露出該導電凸塊33之端面33a，因而無需於該絕緣保護層22形成電極墊開口，且該複數導電凸塊33未延伸擴展至該絕緣保護層22之表面上，故相較於習知封裝基板之防焊層及其電極墊開口，本發明之複數導電凸塊33之尺寸誤差小及共面性佳，故不會受該絕緣保護層22之厚度變異而影響焊接狀況，更無開口尺寸變異而影響焊接狀況之問題，因而能避免該複數導電凸塊33脫落之問題。
另外，本發明之製法係先形成該導電凸塊33，再形成該絕緣保護層22後以整平露出該導電凸塊33之端面33a，故相較於習知技術，本發明之複數導電凸塊33的間距(距離r)能小於100微米，因而有利於細間距及微小化之需求。
另一方面，若圖3A所示之半導體封裝載板3應用於大封裝規格中，該複數導電凸塊33之間的距離r至少150微米(≧150μm)，且該電子元件90之導電元件900之高度至少70微米(≧70μm)，故該承載基板3與該電子元件90於接合後會產生適當的間距，使該封裝層91不易產生氣泡，因此能確保封裝品質。
另一方面，若圖3C圖所示之半導體封裝載板3應用於大封裝規格中，該複數導電凸塊33之間的距離r小於150微米(<150μm)，且該電子元件90之導電元件900之高度僅為40至70微米(40~70μm間)，故藉由該凸部222之設計，使該半導體封裝載板3與該電子元件90於接合後會產生適當的間距，以避免該封裝層91產生氣泡，因此能確保封裝品質。
圖4A至圖4B係為本發明之半導體封裝載板4之第三實施例及其應用之剖視示意圖。本實施例與上述實施例之差異在於核心層之結構，其它構造大致相同，故以下僅說明相異處。
如圖4A所示，基於第一實施例之半導體封裝載板2之態樣，該載板本體4a之核心層40係於一芯部400之相對兩側上分別壓合一絕緣部401，以令該芯部400與該複數絕緣部401作為該核心層40。
於本實施例中，形成該芯部400之材質係為如介電材之絕緣材，該介電材可為不包含玻纖之有機樹酯材或含有填充材(如SiO2或玻纖粉等)之有機樹酯，具體地，該有機介電材之種類更包含鑄模化合物(Molding Compound)、環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)或底層塗料(Primer)；該介電材亦或可為絕緣無機材(如絕緣氧化物、氮化物、鋁化物或陶瓷類等)。 較佳地，形成該芯部400之材質係為含玻纖之高剛性硬度的BT(Bismaleimide Triazine)或FR-5。
再者，形成該絕緣部401之材質可例如高剛性之陶瓷材(如Al2O3或AlN)、塑鋼、碳纖維，有機介電材或其它適當材質，且該有機介電材係例如為有機黏著材。具體地，該有機介電材之種類更包含鑄模化合物(Molding Compound)、環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)、底層塗料(Primer)或高比例充填材(SiO2-75%以上)。較佳地，形成該絕緣部401之材質係為EMC或ABF等具有高剛性硬度之介電材，且於該絕緣部401之材質選擇中，該鑄模化合物或底層塗料具抗翹曲之功效。因此，有關該絕緣部401之材質可依需求設計，且該芯部400之絕緣材可不同於該絕緣部401之材質，並不限於上述。
又，如圖4C所示之半導體封裝載板4，亦可移除部分之該絕緣保護層22而於相應於該導電凸塊33部位處進一步形成凸部222。
另一方面，於後續應用該半導體封裝載板4時，如圖4B及圖4D所示之電子封裝件9b，可於該複數導電凸塊23上以覆晶方式設置該電子元件90，並形成該封裝層91於該絕緣保護層22上以結合該電子元件90，並於該半導體封裝載板4之第二側20b之外露焊墊213上接置該導電元件92，以結合至一電路板(圖略)上。
本發明之半導體封裝載板4係藉由將該絕緣部401分別設於該芯部400之相對兩側而形成複合強化型核心層40，以增加該半導體封裝載板4之剛性強度，故當本發明之半導體封裝載板4應用於半導體之高集積/大尺寸封裝製程時，其良好的剛性特質，能確保於封裝高溫製程時不會發生板翹，因而能避免其與該電子元件90或電路板之間發生連接不良之問題。
因此，利用該複合強化型核心層400之設計以提高該半導體封裝載板4之剛性，因而可避免半導體封裝製程之板翹問題，故有利於該半導體封裝載板4朝薄化設計。
再者，由於該半導體封裝載板4能提供足夠之剛性強度，因而無需大幅增厚該核心層40，故該導電部200可依需求朝微小化設計，因而能增加該增層線路結構21之線路佈線面積，進而能增加該焊墊212,213之數量。
圖5A至圖5B係為本發明之半導體封裝載板5之第四實施例及其應用之剖視示意圖。本實施例與上述實施例之差異在於增設強化結構，其它構造大致相同，故以下僅說明相異處。
如圖5A所示，係基於圖3A所示之複數導電凸塊33及圖4A所示之載板本體4a之態樣，將一強化結構5a設於該載板本體4a之第二側20b上，而未於該載板本體4a之第二側20b上形成該絕緣保護層22。
於本實施例中，該強化結構5a係包含一剛性部53，且形成該剛性部53之材質係為高剛性片材或板材。例如，該剛性部53之材質可為如鋁、鋁合金、不鏽鋼、銅、銅合金、鎳鐵合金或其它金屬材料。或者，該剛性部53之材質可為如高剛性之陶瓷材(如Al2O3或AlN)、塑膠、碳纖或其它之絕緣材。因此，有關該剛性部53之材質可依需求設計，並不限於上述。
再者，該強化結構5a復包含一包覆該剛性部53之絕緣部55，以令該剛性部53藉由該絕緣部55結合於該增層線路結構21上。例如，該絕緣部55係包含一用以結合該增層線路結構21之結合層550與一用以包覆該剛性部53之保護層551，其中，該絕緣部55(或該保護層551)之材料可為有機介電材(如防焊材)或無機介電材(如絕緣氧化物)。具體地，該有機介電材之種類更包含ABF、預浸材、鑄模化合物、環氧模壓樹脂(EMC)或底層塗料。另一方面，該結合層550之材質與該保護層551之材質可相同或不相同。
又，於該強化結構5a上形成複數開孔530，以令該複數焊墊213外露於該複數開孔530，俾供設置該導電元件92。應可理解地，有關該強化結構5a之製程之種類繁多，並無特別限制。例如，可先以該絕緣部55(或結合層550)將該剛性部53貼合於該第二側20b上，再於該絕緣部55上形成複數開孔530以外露出該複數焊墊213，之後形成該保護層551於該剛性部53上及該開孔530之孔壁中。
另外，如圖5C所示之半導體封裝載板5，亦可移除部分之該絕緣保護層22而於相應於該導電凸塊33部位處進一步形成凸部222。
另一方面，於後續應用該半導體封裝載板5時，如圖5B及圖5D所示之電子封裝件9c，可於該複數導電凸塊33上設置該電子元件90，並形成該封裝層91於該絕緣保護層22上以結合該電子元件90，並於該半導體封裝載板5之第二側20b之外露焊墊213上接置該導電元件92，以結合至一電路板(圖略)上。
本發明之半導體封裝載板5藉由將該強化結構5a設於該載板本體4a之第二側20b上，以增加該半導體封裝載板5之剛性強度，故當該半導體封裝載板5用於大封裝尺寸時，即使薄化該半導體封裝載板5，該半導體封裝載板5仍具有高的剛性，因而於後續封裝高溫製程時或於產品使用時，能避免該電子封裝件9c發生彎翹，進而能避免其與電子元件90或電路板之間發生連接不良之問題。
再者，由於該半導體封裝載板5用於大封裝尺寸(如55*55、70*70、80*80mm2等)時，該增層線路結構21之層數可依需求設計，故該載板本體4a可能產生各種程度之翹曲變化，因而可藉由該強化結構5a之厚度或利用該強化結構5a之及構成材質，以控制該半導體封裝載板5之剛性，因而無需增加該核心層40的厚度，甚至可降低該核心層40之厚度，即能避免該半導體封裝載板5彎翹之問題。藉此，該導電部200可依需求朝微小化設計，因而能降低該增層線路結構 21之線路佈線限制，進而易於製作細線路及細間距之線路層211，達到高密度封裝之功效。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:半導體封裝載板
2a:載板本體
20a:第一側
20b:第二側
21:增層線路結構
212,213:焊墊
22:絕緣保護層
22a:表面
220:開孔
23:導電凸塊
23a:端面
r:距離

Claims (20)

  1. 一種半導體封裝載板，係包括：
    一載板本體，其包含一增層線路結構；
    一絕緣保護層，係設於該增層線路結構上；以及
    複數導電凸塊，係嵌埋於該絕緣保護層中並且電性連接該增層線路結構，其中，該複數導電凸塊之端面係齊平並外露於該絕緣保護層之表面。
  2. 如請求項1所述之半導體封裝載板，其中，該複數導電凸塊係為焊錫凸塊。
  3. 如請求項1所述之半導體封裝載板，其中，該複數導電凸塊係為銅柱凸塊，且該銅柱凸塊之端面上係覆蓋有一凸出於該絕緣保護層表面之焊錫層，其中，該焊錫層係僅覆蓋於該銅柱凸塊之端面區域。
  4. 如請求項2或3所述之半導體封裝載板，其中，該絕緣保護層之部分表面係設為往下凹陷而低於該複數導電凸塊之端面，且該絕緣保護層於鄰接該複數導電凸塊之處係對應形成火山口狀之凸部，以完全包覆住該複數導電凸塊之周身。
  5. 如請求項1所述之半導體封裝載板，其中，該載板本體係為一無核心層(coreless)之線路結構。
  6. 如請求項1所述之半導體封裝載板，其中，該載板本體復包含一核心層(core)，以令該增層線路結構形成於該核心層之相對兩側上。
  7. 如請求項6所述之半導體封裝載板，其中，該核心層係為複數層絕緣材疊構而成之複合強化型。
  8. 如請求項1所述之半導體封裝載板，其中，該載板本體係具有相對之第一側與第二側，該絕緣保護層與該複數導電凸塊係設於該第一側之該增層線路結構上，且一強化結構係設於該第二側之該增層線路結構上。
  9. 如請求項8所述之半導體封裝載板，其中，該強化結構係包含一剛性部，且形成該剛性部之材質係為高剛性片材或板材。
  10. 如請求項9所述之半導體封裝載板，其中，該強化結構復包含一包覆該剛性部之絕緣部，以令該剛性部藉由該絕緣部結合於該增層線路結構上。
  11. 一種半導體封裝載板之製法，係包括：
    提供一載板本體，其包含一增層線路結構；
    於該增層線路結構上形成複數導電凸塊，並使該複數導電凸塊電性連接該增層線路結構；
    於該增層線路結構上形成一絕緣保護層，以包覆該複數導電凸塊及該增層線路結構之表面，使該複數導電凸塊嵌埋於該絕緣保護層中；以及
    執行一整平作業，以移除該絕緣保護層之部分材質而露出該複數導電凸塊之端面，且該複數導電凸塊之端面齊平於該絕緣保護層之表面。
  12. 如請求項11所述之半導體封裝載板之製法，其中，該複數導電凸塊係為焊錫凸塊。
  13. 如請求項11所述之半導體封裝載板之製法，其中，該複數導電凸塊係為銅柱凸塊，且於執行該整平作業之後，於該銅柱凸塊之端面上形成一凸出於該絕緣保護層表面之焊錫層，且該焊錫層係僅覆蓋於該銅柱凸塊之端面區域。
  14. 如請求項12或13所述之半導體封裝載板之製法，更包括以物理或化學法移除該絕緣保護層之部分材質，以令該絕緣保護層之部分表面低於該複數導電凸塊之端面，且該絕緣保護層於鄰接該複數導電凸塊之處係對應形成火山口狀之凸部，以完全包覆住該複數導電凸塊之周身。
  15. 如請求項11所述之半導體封裝載板之製法，其中，該載板本體係為一無核心層(coreless)之線路結構。
  16. 如請求項11所述之半導體封裝載板之製法，其中，該載板本體復包含一核心層(core)，以令該增層線路結構形成於該核心層之相對兩側上。
  17. 如請求項16所述之半導體封裝載板之製法，其中，該核心層係為複數層絕緣材疊構而成之複合強化型。
  18. 如請求項11所述之半導體封裝載板之製法，其中，該載板本體係具有相對之第一側與第二側，該絕緣保護層與該複數導電凸塊係配置於該第一側之該增層線路結構上，且將一強化結構形成於該第二側之該增層線路結構上。
  19. 如請求項18所述之半導體封裝載板之製法，其中，該強化結構係包含一剛性部，且形成該剛性部之材質係為高剛性片材或板材。
  20. 如請求項19所述之半導體封裝載板之製法，其中，該強化結構復包含一包覆該剛性部之絕緣部，以令該剛性部藉由該絕緣部結合於該增層線路結構上。
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