KR20130047568A - 매입 관통-비아 인터포저를 갖는 패키지 기판 및 그 제조 방법 - Google Patents

매입 관통-비아 인터포저를 갖는 패키지 기판 및 그 제조 방법 Download PDF

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KR20130047568A
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Abstract

봉지층; 상기 봉지층 내에 매입되고 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저, 상기 봉지층 내에 매입되며, 상기 전도성 관통-비아의 제1 단부면과 전기적 접속하도록 상기 관통-비아 인터포저 상에 형성된 재분배층, 상기 전도성 관통-비아의 제2 단부면과의 전기적 접속을 위해 상기 봉지층 및 상기 관통-비아 인터포저 상에 형성된 빌트업 구조체를 포함하는 매입형 관통-비아 인터포저를 갖는 패키지 기판이 제공된다. 이로써, 관통-비아 인터포저의 전도성 관통-비아의 제1 단부면은 보다 작은 피치를 갖는 반도체 칩의 전극 패드에 전기적 접속되도록 재분배층에 전기적 접속되는 한편, 전도성 관통-비아의 제2 단부면은 보다 큰 피치를 갖는 빌트업 구조체의 전도성 비아와 전기적 접속함으로써 패키지 기판이 고밀도 회로를 갖는 반도체 칩과 결합되게 한다.

Description

매입 관통-비아 인터포저를 갖는 패키지 기판 및 그 제조 방법{PACKAGING SUBSTRATE HAVING EMBEDDED THROUGH-VIA INTERPOSER AND METHOD OF FABRICATING THE SAME}
본 발명은 패키지 기판 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는, 반도체 칩 운반용 매입 관통-비아 인터포저(embedded through-via interposer)를 갖는 패키지 기판 및 그 제조 방법에 관한 것이다.
도 1은 통상적인 플립-칩 패키지 구조의 개략적인 단면도이다. 제조시, 코어 보드(102), 제 1 표면(10a) 및 제 2 표면(10b)을 갖는 비스말레이미드-트리아진(BT) 패키지 기판(10)이 제공되며, 그리고 복수의 플립-칩 결합 패드(100)는 패키지 기판(10)의 제 1 표면(10a) 상에 형성되며; 플립-칩 결합 패드(100)는 복수의 솔더 범프(11)를 통해 반도체 칩(12)의 전도성 랜드(120)에 전기적으로 접속되며; 그 다음, 언더필(17)은 솔더 범프(11)를 봉지하기 위해 패키지 기판(10)의 제 1 표면(10a)과 반도체 칩(12) 사이의 갭을 채우도록 적용되며; 그리고 패키지 기판(10)의 제 2 표면(10b)은 솔더 볼(13)이 그 위에 탑재되고, 인쇄 회로판(도시하지 않음)과 같은 또 다른 전자 장치에 솔더 패드(101)를 전기적으로 접속하도록 복수의 솔더 패드(101)를 갖는다.
반도체 칩(12)의 전기적 성능을 개선하기 위해, 극히 낮은 k(ELK) 또는 초저 k(ULK)를 갖는 유전 물질이 통상적으로 반도체 칩(12)의 BEOL(back-end of line(후방 배선))에 사용된다. 그러나, 이러한 저-k 유전 물질은 다공성이며 부서지기 쉽다. 따라서, 플립-칩 패키지 구조의 신뢰도 특성화를 위한 열 사이클링 시험 중에, 솔더 범프(11)는 패키지 기판(10)과 반도체 칩(12)의 열팽창 계수(CTE)의 현저한 차이로 인한 고르지 않은 열 응력에 기인하여 쉽게 균열이 생기며, 이에 따라 반도체 칩(12)에 균열이 쉽게 생기며, 이에 제품 신뢰도가 저하된다.
더욱이, 다양한 기능을 갖는 가늘게 프로파일링된 소형 크기의 전자 제품의 발달과 함께, 반도체 칩(12)은 고밀도의 나노-스케일 회로를 가져야 하며, 이에 따라 전도성 랜드(120) 사이에 감소된 피치를 가져야 한다. 그러나, 패키지 기판(10)의 플립-칩 결합 패드(100)는 마이크로-스케일 피치이며, 이는 반도체 칩(12)의 고밀도 나노-스케일 회로와 맞지 않는다.
따라서, 상술한 결점들을 해소하기 위한 패키지 기판 및 이를 제조하는 방법을 제공할 필요가 있다.
따라서, 본 발명은 매입형 관통-비아 인터포저를 갖는 패키지 기판에 있어서, 대향하는 제1 및 제2 표면을 갖는 봉지층; 상기 봉지층 내에 매입되고, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 전도성 관통-비아의 제2 단부면 및 상기 봉지층의 제2 표면과 동일 평면 상에 있는, 상기 관통-비아 인터포저; 상기 봉지층 내에 매입되며, 상기 전도성 관통-비아의 제1 단부면과 전기적으로 접속하도록 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 형성된 재분배층으로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층; 및 상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면 상에 형성되며, 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖는 빌트업 구조체로서, 상기 전도성 비아의 일부분은 상기 전도성 관통-비아의 제2 단부면과 전기적으로 접속하는, 상기 빌트업 구조체를 포함하는, 패키지 기판을 제공한다.
본 발명은 매입형 관통-비아 인터포저를 갖는 패키지 기판에 있어서, 대향하는 제1 및 제2 표면을 갖는 봉지층; 상기 봉지층 내에 매입되고, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 봉지층의 제2 표면으로부터 노출되고, 상기 전도성 관통-비아의 제2 단부면은 전도성 범프로서 기능하도록 상기 관통-비아 인터포저의 제2 측부 및 상기 봉지층의 제2 표면 위로 돌출하는, 상기 관통-비아 인터포저; 상기 봉지층 내에 매입되며, 상기 전도성 관통-비아의 제1 단부면과 전기적으로 접속하도록 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 형성된 재분배층으로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층; 및 상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 범프 상에 형성되며, 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖는 빌트업 구조체로서, 상기 전도성 비아의 일부분은 상기 전도성 범프와 전기적으로 접속하는, 상기 빌트업 구조체를 포함하는, 또 다른 패키지 기판을 제공한다.
본 발명은 또한 매입형 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법에 있어서, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저를 제공하는 단계로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 전도성 관통-비아의 제2 단부면은 상기 관통-비아 인터포저의 제2 측부와 동일 평면 상에 있는, 상기 관통-비아 인터포저의 제공 단계; 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 재분배층을 형성하여, 상기 재분배층이 상기 전도성 관통-비아의 제1 단부면과 전기적으로 접속하는 단계로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층의 형성 단계; 상기 관통-비아 인터포저를 봉지 및 매입하도록 봉지층을 형성하는 단계로서, 상기 봉지층은 대향하는 제1 및 제2 표면을 갖고, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면은 상기 봉지층의 제2 표면과 동일 평면 상에 있고, 상기 봉지층은 상기 재분배층 및 상기 전극 패드를 덮는, 상기 봉지층의 형성 단계; 및 상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면 상에 빌트업 구조체를 형성하는 단계로서, 상기 빌트업 구조체는 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖고, 상기 전도성 비아의 일부분은 상기 전도성 관통-비아의 제2 단부면과 전기적으로 접속하는, 상기 빌트업 구조체의 형성 단계를 포함하는, 패키지 기판의 제조 방법을 제공한다.
본 발명은 또한 매입형 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법에 있어서, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저를 제공하는 단계로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 전도성 관통-비아의 제2 단부면은 전도성 범프로서 기능하도록 상기 관통-비아 인터포저의 제2 측부 위로 돌출하는, 상기 관통-비아 인터포저의 제공 단계; 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 재분배층을 형성하여, 상기 재분배층이 상기 전도성 관통-비아의 제1 단부면과 전기적으로 접속하는 단계로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층의 형성 단계; 상기 관통-비아 인터포저를 봉지 및 매입하도록 봉지층을 형성하는 단계로서, 상기 봉지층은 대향하는 제1 및 제2 표면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 봉지층의 제2 표면으로부터 노출되고, 상기 전도성 범프는 상기 봉지층의 제2 표면 위로 돌출하며, 상기 봉지층은 상기 재분배층 및 상기 전극 패드를 덮는, 상기 봉지층의 형성 단계; 및 상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 범프 상에 빌트업 구조체를 형성하는 단계로서, 상기 빌트업 구조체는 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖고, 상기 전도성 비아의 일부분은 상기 전도성 범프와 전기적으로 접속하는, 상기 빌트업 구조체의 형성 단계를 포함하는, 또 다른 패키지 기판의 제조 방법을 제공한다.
본 발명에 따르면, 관통-비아 인터포저의 전도성 관통-비아의 제1 단부면은 재분배층과 전기적으로 접속되어, 이에 따라 보다 작은 피치(pitche)를 갖는 반도체 칩의 전극 패드와 전기적으로 접속되며, 그리고 전도성 관통-비아의 제2 단부면은 보다 큰 피치를 갖는 빌트업 구조체의 전도성 비아와 전기적으로 접속되어, 이에 따라 피키지 기판은 고밀도 회로를 갖는 반도체 칩과 결합되도록 한다. 따라서, 본 발명은 패키지 기판과 고밀도 회로를 갖는 반도체 칩 사이의 통상적인 미스매치의 결함을 본래의 공급 체인 및 IC 산업의 기반시설을 바꾸지 않고 해소한다.
또한, 반도체 칩이 관통-비아 인터포저 상에 배치될 경우, 관통-비아 인터포저와 반도체 칩의 CTEs는 서로 가깝기 때문에, 반도체 칩과 관통-비아 인터포저 사이의 솔더 범프의 크래킹이 억제되며, 이에 따라 제품 신뢰도가 효과적으로 개선된다.
또한, 본 발명은 봉지층 내에 관통-비아 인터포저를 매입하여 전체적인 구조체의 두께를 감소시킨다. 또한, 빌트업 구조체가 봉지층의 제2 표면 상에 형성되기 때문에, 본 발명은 종래 기술에서 필요로 하는 코어 보드가 불필요하며, 이는 또한 전체적인 구조체의 두께 감소를 용이하게 한다.
도 1은 통상적인 플립-칩 패키지 구조를 보여주는 개략적인 단면도이며;
도 2a 내지 2j는 본 발명의 제1 실시예에 따른 매입 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법을 나타내는 개략적인 단면도이며, 여기서 도 2ia 및 2ib는 도 2i와 다른 실시예를 보여주며, 그리고 도 2ja, 2jb 및 2k는 도 2j와 다른 실시예를 보여준다.
도 3a 내지 3e는 본 발명의 제2 실시예에 따른 매입 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법을 나타내는 개략적인 단면도이며, 여기서 도 3da 및 3db는 도 3d와 다른 실시예를 보여주며, 그리고 도 3ea 및 3eb는 도 3e와 다른 실시예를 보여준다.
도 4a, 4aa 및 4ab는 본 발명의 제3 실시예에 따른 매입 관통-비아 인터포저를 갖는 패키지 기판을 나타내는 개략적인 단면도이다.
하기에 나타낸 실시예들은 본 발명을 설명하기 위해 제공되는 것이며, 이러한 장점 및 다른 장점 및 효과는 본 명세서를 읽은 후에 당해 기술분야의 통상의 기술자에게 명확해 질 수 있다.
모든 도면들은 본 발명을 제한하려는 것은 아니며, 다양한 변형 및 변화가 본 발명의 정신을 벗어나지 않고 이루어질 수 있다. 또한, "하나의(one)", "~ 상에(on)", "상부(top)", "하부(bottom)" 등과 같은 용어들은 설명 목적으로 사용된 것이며, 본 발명의 범위를 한정하려는 것은 아니다.
도 2a 내지 2j는 본 발명의 제1 실시예에 따른 매입 관통-비아 인터포저를 갖는 패키지 기판의 제조방법을 나타내는 개략적인 단면도이다.
도 2a를 참조하면, 인터포저(20')가 제공된다. 인터포저(20')는 대향하는 제1 측부(20a) 및 제2 측부(20b')를 갖는다. 인터포저(20')의 제1 측부(20a)에는, 복수의 관통-비아(200')가 형성된다.
일 실시예에서, 인터포저(20')는 실리콘으로 이루어진다.
도 2b를 참조하면, 절연층(201)은 관통-비아(200')의 측벽 및 하부에 형성되며, 구리 재료가 관통-비아(200')를 채우도록 적용되어 복수의 전도성 관통-비아(200)를 형성한다. 각각의 전도성 관통-비아(200)는 인터포저(20')의 제1 측부(20a) 및 제2 측부(20b')에 각각 상응하는 제1 단부면(200a) 및 제2 단부면(200b)을 갖는다.
일 실시예에서, 전도성 관통-비아(200)는 Ni, Au, W, Al 또는 전도성 페이스트로 이루어지며, 절연층(201)은 SiO2, Si3N4 또는 폴리머 물질로 이루어진다. 또한, 전도성 관통-비아(200)의 제1 단부면(200a)은 인터포저(20')의 제1 측부(20a)와 동일 평면 상에 있다.
다른 실시예에서, 인터포저(20')는 Al2O3 및 AlN과 같은 유리 물질 또는 세라믹 물질과 같은 절연 물질로 이루어진다. 마찬가지로, 전도성 관통-비아(200)는 절연층(201)의 형성을 필요로 하지 않고 인터포저(20')에 직접 형성된다. 관련 기술은 당해 기술분야에 잘 알려져 있기 때문에, 이의 상세한 설명은 생략한다.
도 2c를 참조하면, 재분배층(redistribution layer: RDL)(21)은 상기 전도성 관통-비아(200)의 제1 단부면(200a)과 전기적으로 접속하도록 상기 인터포저(20')의 제1 측부(20a) 및 상기 전도성 관통-비아(200)의 제1 단부면(200a) 상에 형성된다. 상기 재분배층(21)의 최외층은 복수의 전극 패드(210)를 갖는다.
도 2d를 참조하면, 인터포저(20')의 제1 측부(20a) 및 재분배층(21)은 캐리어(도시하지 않음)에 부착되고, 인터포저(20')의 제2 측부(20b)는 전도성 관통-비아(200)의 제2 단부면(200b)이 인터포저(20')의 제2 측부(20b)로부터 노출되도록 연마된다. 그 다음, 상기 캐리어는 제거된다. 상기 제조 공정을 통해, 관통-비아 인터포저(20)가 획득된다.
일 실시예에서, 전도성 관통-비아(200)의 제2 단부면(200b)은 인터포저(20)의 제2 측부(20b)와 동일 평면 상에 있으며, 전도성 관통-비아(200)는 인터포저(20)의 제1 측부(20a) 및 제2 측부(20b)와 연통한다. 또한, 절연층(201)은 전도성 관통-비아(200)의 측벽 상에만 형성된다.
더욱이, 상기 캐리어는 인터포저(20')와 동일하거나 유사한 물질로 이루어진다. 예를 들어, 상기 캐리어는 Al2O3 및 AlN과 같은 유리 물질 또는 세라믹 물질과 같은 실리콘이나 절연 물질로 이루어지며, 이에 따라 캐리어와 인터포저(20') 사이의 결합을 용이하게 한다. 일 실시예에서, 상기 캐리어는 유리 물질로 이루어진다.
일 실시예에서, 상기 캐리어는 인터포저(20')에 부착된다.
도 2e를 참조하면, 복수의 인터포저(20)는 가상 스크라이빙 라인(K)을 따라 컷팅함으로써 획득된다.
도 2f를 참조하면, 관통-비아 인터포저(20)는 유리 캐리어(도시하지 않음) 상에 재배열되고, 관통-비아 인터포저(20)의 제2 측부(20b) 및 전도성 관통-비아(200)의 제2 단부면(200b)이 상기 유리 캐리어와 결합된다. 그 다음, 관통-비아 인터포저(20)가 봉지층(22)에 매입되도록 봉지층(22)이 형성되어 관통-비아 인터포저(20)를 봉지한다. 그 후, 유리 캐리어가 제거된다.
일 실시예에서, 봉지층(22)은 대향하는 제1 표면(22a) 및 제2 표면(22b)을 갖는다. 인터포저(20)의 제2 측부(20b) 및 전도성 관통-비아(200)의 제2 단부면(200b)은 봉지층(22)의 제2 표면(22b)과 동일 평면 상에 있으며, 그리고 봉지층(22)은 재분배층(21) 및 전극 패드(210)를 덮는다.
도 2g 내지 2i를 참조하면, 빌트업 구조체(23)는 봉지층(22)의 제2 표면(22b), 인터포저(20)의 제2 측부(20b) 및 전도성 관통-비아(200)의 제2 단부면(200b) 상에 형성된다.
도 2g를 참조하면, 아지노모토 빌트업 필름(ABF)과 같은 유전층(230)이 형성되고, (비아를 포함하는) 복수의 회로 음각부(circuit intaglios)(230a)가 이로부터 노출될 전도성 관통-비아(200)의 제2 단부면(200b)에 대한 레이저 기술에 의해 유전층(230)에 형성된다. 일 실시예에서, 유전층(230)은 코팅 또는 라미네이션 기술에 의해 형성되고, 폴리이미드(PI), 프리프레그(PP) 또는 벤조시클로부텐(BCB)으로 이루어진다.
도 2h를 참조하면, 회로층(231)이 유전층(230)에 매입되고 전도성 비아(232')가 전도성 관통-비아(200)의 제2 단부면(200b)과 전기적으로 접속되도록 회로층(231) 및 복수의 전도성 비아(232')가 전기 도금 기술에 의해 회로 음각부(230a)에 형성된다. 일 실시예에서, 구리 물질이 유전층(230) 상에 그리고 회로 음각부(230a) 내에 적용되어 전도층(도시하지 않음)으로 제공되고, 금속 물질이 전기 도금 기술에 의해 유전층(230) 상에 그리고 회로 음각부(230a) 내에 적용되어, 회로층(231) 및 전도성 비아(232')를 형성한다. 최종적으로, 금속 물질 및 유전층(230) 상에 배치된 전도층의 일부가 제거된다.
본 발명은 에칭 기술을 이용하여 회로층(231)을 형성할 필요성을 없애므로, 에칭 용액에 의한 사이드 에칭을 회피하고 큰 사이즈의 회로 제작을 회피한다. 따라서, 작은 사이즈의 관통-비아 인터포저(20)가 사용될 경우, 고정밀 회로가 제작되어 전도성 관통-비아(200)와 전기적으로 접속될 수 있다.
도 2i를 참조하면, 다층 회로 구조체가 현실적인 요구에 따라 형성될 수 있다. 일 실시예에서, 빌트업 구조체(23)는 적어도 유전층(230), 상기 유전층(230)에 매입된 회로층(231) 및 상기 유전층(230)에 형성된 복수의 전도성 비아(232)를 가지며, 그리고 회로층(231)과 전기적으로 접속된다. 전도성 비아(232')의 일부는 전도성 관통-비아(200)의 제2 단부면과 전기적으로 접속된다.
또한, 절연 보호층(24)이 빌트업 구조체(23) 상에 형성되며, 그리고 회로층(231)의 일부가 개구(240)에 노출되어 전도성 패드(233)로 제공되도록 복수의 개구(240)가 절연 보호층(24)에 형성된다.
다른 실시예에서, 봉지층(22)의 두께는 이의 제1 표면(22a)으로부터 감소될 수 있어 제1 표면(22a', 22a")으로부터 전극 패드(210)가 노출되도록 하며, 이에 따라 그 위에 반도체 칩(도시하지 않음)이 탑재가능하게 된다. 도 2ia를 참조하면, 복수의 개구(220)가, 개구(220)로부터 노출될 전극 패드(210)에 대한 봉지층(22)의 제1 표면(22a') 상에 형성된다. 변형례로서, 도 2ib에 도시한 바와 같이, 봉지층(22)의 제1 표면(22a")은 전극 패드(210)가 봉지층(22)의 제1 표면(22a")으로부터 노출되도록 전극 패드(210)와 동일 평면 상에 있거나 이보다 낮다.
도 2j, 2ja 및 2jb를 참조하면, 도 2i, 2ia 또는 2ib의 구조체는 도 2i의 가상 스크라이빙 라인(L)을 따라 싱귤레이트(singulate)되어, 매입 관통-비아 인터포저(20)를 갖는 복수의 패키지 기판(2, 2' 또는 2")이 얻어진다.
싱귤레이션(singulation) 공정 전 또는 후에, 복수의 솔더 볼(25)이 그 위에 탑재될 인쇄 회로판 또는 반도체 패키지와 같은 다른 전자 장치에 대한 전도성 패드(233) 상에 탑재될 수 있다.
도 2k에 도시한 바와 같이, 다른 구현에 따른 패키지 기판(5)에서, 빌트업 구조체(23)의 회로층(231')이 유전층(230)에 매입되는 대신에 유전층(230)의 표면 상에 형성된다.
또한, 본 발명은 매입 관통-비아 인터포저(20)를 갖는 패키지 기판(2, 2', 2")을 제공한다. 패키지 기판(2, 2', 2")은 제1 표면(22a, 22a', 22a") 및 대향하는 제2 표면(22b)을 갖는 봉지층(22); 봉지층(22)에 매입된 관통-비아 인터포저(20), 봉지층(22)에 매입되며 관통-비아 인터포저(20) 상에 형성된 재분배층(21), 봉지층(22)의 제2 표면(22b) 상에 형성된 빌트업 구조체(23) 및 상기 빌트업 구조체(23) 상에 형성된 절연 보호층(24)을 포함한다.
각각의 상기 전도성 관통-비아(200)는 관통-비아 인터포저(20)의 제1 측부(20a) 상에 제1 단부면(200a) 및 관통-비아 인터포저(20)의 제2 측부(20b) 상에 제2 단부면(200b)을 가지며, 그리고 절연층(201)은 전도성 관통-비아(200)의 측벽 상에 형성된다. 관통-비아 인터포저(20)의 제2 측부(20b) 및 전도성 관통-비아(200)의 제2 단부면(200b)은 봉지층(22)의 제2 표면(22b)과 동일 평면 상에 있다.
재분배층(21)은 관통-비아 인터포저(20)의 제1 측부(20a) 및 전도성 관통-비아(200)의 제1 단부면(200a) 상에 배치되며, 전도성 관통-비아(200)의 제1 단부면(200a)과 전기적으로 접속된다. 재분배층(21)의 최외층은 복수의 전극 패드(210)를 갖는다.
봉지층(22)은 도 2j에 도시한 바와 같이 전극 패드(210)를 덮는다. 변형례로서, 도 2ja 및 2jb를 참조하면, 전극 패드(210)는 봉지층(22)의 제1 표면(22a', 22a")으로부터 노출된다.
또한, 빌트업 구조체(23)는 관통-비아 인터포저(20)의 제2 측부(20b) 및 전도성 관통-비아(200)의 제2 단부면(200b) 상에 형성된다. 빌트업 구조체(23)는 적어도 하나의 유전층(230), 상기 유전층(230)에 매입된 회로층(231) 및 상기 유전층(230)에 형성된 복수의 전도성 비아를 가지며, 상기 회로층(231)과 전기적으로 접속된다. 상기 전도성 비아(232')의 일부분은 전도성 관통-비아(200)의 제2 단부면(200b)과 전기적으로 접속된다.
절연 보호층(24)은 회로층(231)의 일부가 개구(240)로부터 노출되어 전도성 패드로 제공되도록 복수의 개구(240)를 갖는다.
본 발명에 따르면, 전도성 관통-비아의 제1 단부면(200a)은 재분배층(21)과 전기적으로 접속되어, 이에 따라 보다 작은 피치를 갖는 반도체 칩(도시하지 않음)의 전극 패드와 전기적으로 접속되고, 전도성 관통-비아(200)의 다른 단부면(200b)은 보다 큰 피치를 갖는 빌트업 구조체(23)의 전도성 비아(232')와 전기적으로 접속되어, 이에 따라 패키지 기판(2, 2', 2")이 고밀도 회로를 갖는 반도체 칩과 결합되도록 한다.
또한, 관통-비아 인터포저(20) 및 반도체 칩은 약 2.6ppm의 CTEs를 가지며, 서로 근접해 있으며, 반도체 칩과 관통-비아 인터포저(20) 사이의 솔더 범프의 크래킹 억제되어, 이에 따라 제품 신뢰도가 개선된다.
또한, 본 발명은 관통-비아 인터포저(20)를 봉지층(22)에 매입하여 전체 구조체의 두께가 감소된다. 또한, 빌트업 구조체(23)는 봉지층(22)의 제2 표면(22b) 상에 형성되기 때문에, 본 발명은 종래 기술에서 사용되는 코어 보드가 필요 없으며, 이는 또한 전체 구조체의 두께 감소를 용이하게 한다.
도 3a 내지 3e는 본 발명의 제2 실시예에 따른 매입 관통-비아 인터포저(30)를 갖는 패키지 기판(3)의 제조방법을 나타내는 개략적인 단면도이다. 제2 실시예는 제2 실시예의 관통-비아 인터포저(30)가 복수의 전도성 범프(301)를 갖는 점에서 제1 실시예와 상이하다.
도 3a를 참조하면, 도 2d에 나타낸 바와 같은 관통-비아 인터포저(20)가 제공된다.
도 3b를 참조하면, 상기 전도성 관통-비아(300)의 제2 단부면(300b)이 상기 관통-비아 인터포저(30)의 제2 측부(30b) 위에 돌출되도록 관통-비아 인터포저(20)의 제2 측부(20b)의 일부가 제거된다. 전도성 관통-비아(300)의 돌출부는 (절연층(201)을 포함하는) 전도성 범프(301)로서 제공된다.
도 3c를 참조하면, 상기 구조체는 도 3b의 가상 스크라이빙 라인(K)을 따라 싱귤레이트되어, 복수의 관통-비아 인터포저(30)가 획득된다.
그 다음, 대향하는 제1 측부(22a) 및 제2 표면(22b)을 갖는 봉지층(22)이 형성되어 상기 관통-비아 인터포저(30)을 봉지화하고 매입한다. 상기 관통-비아 인터포저(30)의 제2 측부(30b)는 봉지층(22)의 제2 표면(22b)으로부터 노출되며, 전도성 범프(301)는 봉지층(22)의 제2 표면(22b)으로부터 돌출된다. 또한, 봉지층(22)은 재분재층(21) 및 전극 패드(210)를 덮는다.
도 3d를 참조하면, 빌트업 구조체(23)는 봉지층(22)의 제2 표면(22b), 관통-비아 인터포저(30)의 제2 측부(30b) 및 전도성 범프(301) 상에 형성된다. 빌트업 구조체(23)는 적어도 하나의 유전층(230), 상기 유전층(230)에 매입된 회로층(231) 및 상기 유전층(230)에 형성된 복수의 전도성 비아(232)를 가지며, 그리고 회로층(231)과 전기적으로 접속된다. 전도성 비아(232')의 일부분은 전도성 범프(301)와 전기적으로 접속된다.
그 다음, 절연 보호층(24)은 빌트업 구조체(23) 상에 형성되며, 회로층(231)의 일부가 개구(240)로부터 노출되어 전도성 패드(233)로서 제공되도록 복수의 개구(240)가 상기 절연 보호층(24)에 형성된다.
다른 실시예에서, 봉지층(22)의 두께는 이의 제1 표면(22a)으로부터 감소되어 전극 패드(210)가 노출되도록 한다. 도 3da를 참조하면, 개구(220)로부터 노출된 전극 패드(220)에 대해 봉지층(22)의 제1 표면(22a') 상에 복수의 개구(220)가 형성된다. 변형례로서, 도 3db를 참조하면, 봉지층(22)의 제1 표면(22a")은 전극 패드(210)이 노출되도록 전극 패드(210)와 동일 평면 상에 있거나 이보다 낮다.
도 3e, 3ea 및 3eb를 참조하면, 구조체(3d, 3d' 및 3d")는 도 3d의 가상 스크라이빙 라인(L)을 따라 싱귤레이트되어 매입 관통-비아 인터포저(30)를 갖는 복수의 피키지 기판(3, 3', 3")이 획득된다.
싱귤레이션(singulation) 공정 전 또는 후에, 복수의 솔더 볼(25)이 인쇄 회로판 또는 패키지와 같은 다른 전자 장치와의 전기적 접속을 위해 전도성 패드(233) 상에 탑재될 수 있다.
본 발명에 따르면, 전도성 관통-비아(300)의 제2 단부면(300b)은 관통-비아 인터포저(30)의 제2 측부(30b) 위에 돌출되어 전도성 범프(301)로 제공된다. 회로 음각부(230a)가 레이저 기술을 통해 빌트업 구조체(23)에 형성될 경우에, 레이저 기술의 적용으로 인해 발생된 고온 및 고압은 단단한 물질로 이루어진 전도성 범프(301)에 의해 흡수될 수 있어, 이에 따라 부서지기 쉬운 물질로 이루어진 관통-비아 인터포저(30)의 손상을 피할 수 있다.
도 3a에 도시한 바와 같이, 전도성 관통-비아(200)의 제2 단부면(200b)이 관통-비아 인터포저(20)의 제2 측부(20b)와 동일 평면 상에 있으면, 회로 음각부(230a)가 레이저 기술에 의해 형성되는 경우에 인터포저(20)가 손상되는 것을 방지하기 위해, 전도성 범프(301)를 형성하도록 관통-비아 인터포저(20)의 일부분을 제2 측부(20b)로부터 제거하는 대신에, 전도성 관통-비아(200)의 제2 단부면(200b)에 전도성 범프가 직업 접착될 수 있다. 그러나, 이에 따라 형성된 전도성 범프는 적어도 30 ㎛의 높이를 가지므로, 관통-비아 인터포저(30)의 소형화에 악영향을 미친다.
도 3a에 도시한 바와 같이, 전도성 관통-비아(200)의 제2 단부면(200b)이 관통-비아 인터포저(20)의 제2 측부(20b)와 동일 평면 상에 있으면, 전도성 범프(301)를 형성하는 필요성 없이 레이저를 흡수하기 위해, 전도성 관통-비아(200)의 제2 단부면(200b) 상에 무전해 니켈/금 공정(electroless nickel/gold process)이 수행되어야 한다. 그 결과, 제조 비용이 증대되고, 전도성 범프는 높은 공정 온도 및 강한 공정 용액에 대한 저항성을 갖는 재료로 이루어져야 한다.
도 4a, 4aa 및 4ab는 본 발명의 제3 실시예에 따른 매입형 관통-비아 인터포저(30)를 갖는 패키지 기판(4, 4', 4")을 도시한 단면도이다. 제3 실시예는 제3 실시예의 회로층이 유전층 상에 형성된다는 점에서 제2 실시예와는 상이하다.
도 4a, 4aa 및 4ab를 참조하면, 빌트업 구조체(23)의 유전층(230) 상에는 회로층(231')이 형성된다.
본 발명은 매입형 관통-비아 인터포저(30)를 갖는 패키지 기판(3, 3', 3", 4A, 4A', 4A")을 더 제공한다. 패키지 기판은 제1 표면(22a, 22a', 22a")과 대향하는 제2 표면(22b)을 갖는 봉지층(22), 봉지층(22) 내에 매입되는 관통-비아 인터포저(30), 봉지층(22) 내에 매입되며 관통-비아 인터포저(30) 상에 형성되는 재분배층(21), 봉지층(22)의 제2 표면(22b) 상에 형성된 빌트업 구조체(23), 및 빌트업 구조체(23) 상에 형성된 절연 보호층(24)을 포함한다.
관통-비아 인터포저(30)는 대향하는 제1 측부(30a)와 제2 측부(30b), 및 제1 측부(30a)와 제2 측부(30b)와 연통하는 복수의 전도성 관통-비아(300)를 갖는다. 전도성 관통-비아(300) 각각은, 관통-비아 인터포저(30)의 제1 측부(30a) 상의 제1 단부면(300a)과, 관통-비아 인터포저(30)의 제2 측부(30b) 상의 제2 단부면(300b)을 가지고, 전도성 관통-비아(300)의 측벽 상에는 절연층(201)이 형성된다. 관통-비아 인터포저(30)의 제2 측부(30b)는 봉지층(22)의 제2 표면(22b)으로부터 노출된다. 전도성 관통-비아(300)의 제2 단부면(300b)은 전도성 범프(301)로서 기능하도록 관통-비아 인터포저(30)의 제2 측부(30b) 및 관통-비아 인터포저(30)의 제2 측부(30b) 상으로 돌출한다.
재분배층(21)은 관통-비아 인터포저(30)의 제1 측부(30a) 및 전도성 관통-비아(300)의 제1 단부면(300a) 상에 형성되어, 전도성 관통-비아(300)의 제1 단부면(300a)과 전기적 접속된다. 재분배층(21)의 최외층은 복수의 전극 패드(210)를 갖는다.
도 3e에 도시한 바와 같이, 봉지층(22)은 전극 패드(210)를 덮는다. 변형례로서, 도 3e 및 3ea를 참조하면, 전극 패드(210)는 봉지층(22)의 제1 표면(22a', 22a")으로부터 노출된다.
빌트업 구조체(23)는 관통-비아 인터포저(30)의 제2 측부(30b) 및 전도성 관통-비아(300)의 제2 단부면(300b) 상에 배치된다. 빌트업 구조체(23)는 적어도 하나의 유전층(230), 상기 유전층(230) 내에 매입된 회로층(231)(도 3e, 3ea, 3eb에 도시함), 및 상기 회로층(231)과의 전기적 접속을 위해 유전층(230) 내에 형성된 복수의 전도성 비아(232)를 갖는다. 전도성 비아(232')의 일부분은 전도성 범프(301)와 전기적 접속한다. 도 4a, 4aa 및 4ab에 도시한 바와 같이, 변형적으로, 회로층(231')은 유전층(230) 상에 형성될 수 있다.
절연 보호층(24)은 복수의 개구(240)를 가져서, 회로층(231)의 일부분이 전도성 패드(233)로서 기능하도록 개구(240)로부터 노출된다.
본 발명에 의하면, IC 산업에서의 원해 공급 체인 및 인프라스트럭쳐를 변경하지 않고서 고밀도 회로를 갖는 반도체 칩과 패키지 기판 사이가 불일치하는 종래의 결점을 극복하기 위해 봉지층 내에 관통-비아 인터포저가 매입되므로, 소형화 및 저비용에 대한 요구를 만족시킨다.
상세한 실시예의 상술한 기재는 본 발명에 따른 바람직한 실시만을 기술하고 있으며, 본 발명의 범위를 제한하는 것은 아니다. 따라서, 당업자에 의해 완성되는 모든 수정 및 변경은 첨부한 특허청구범위에 의해 규정된 본 발명의 범위 내에 있다.

Claims (21)

  1. 매입형 관통-비아 인터포저를 갖는 패키지 기판에 있어서,
    대향하는 제1 및 제2 표면을 갖는 봉지층;
    상기 봉지층 내에 매입되고, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 전도성 관통-비아의 제2 단부면 및 상기 봉지층의 제2 표면과 동일 평면 상에 있는, 상기 관통-비아 인터포저;
    상기 봉지층 내에 매입되며, 상기 전도성 관통-비아의 제1 단부면과 전기적 접속하도록 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 형성된 재분배층으로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층; 및
    상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면 상에 형성되며, 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖는 빌트업 구조체로서, 상기 전도성 비아의 일부분은 상기 전도성 관통-비아의 제2 단부면과 전기적 접속하는, 상기 빌트업 구조체를 포함하는
    패키지 기판.
  2. 제1항에 있어서,
    상기 전도성 관통-비아 각각은, 상기 전도성 관통-비아의 측벽 상에 형성된 절연층을 갖는
    패키지 기판.
  3. 제1항에 있어서,
    상기 빌트업 구조체 상에 형성되며 상기 빌트업 구조체 내에 형성된 복수의 개구를 갖는 절연 보호층을 더 포함하여, 상기 빌트업 구조체의 상기 회로층의 일부분이 전도성 패드로서 기능하도록 상기 개구로부터 노출되는
    패키지 기판.
  4. 제1항에 있어서,
    상기 봉지층은 상기 전극 패드를 덮는
    패키지 기판.
  5. 제1항에 있어서,
    상기 전극 패드는 상기 봉지층의 제1 표면으로부터 노출되는
    패키지 기판.
  6. 매입형 관통-비아 인터포저를 갖는 패키지 기판에 있어서,
    대향하는 제1 및 제2 표면을 갖는 봉지층;
    상기 봉지층 내에 매입되고, 대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 봉지층의 제2 표면으로부터 노출되고, 상기 전도성 관통-비아의 제2 단부면은 전도성 범프로서 기능하도록 상기 관통-비아 인터포저의 제2 측부 및 상기 봉지층의 제2 표면 위로 돌출하는, 상기 관통-비아 인터포저;
    상기 봉지층 내에 매입되며, 상기 전도성 관통-비아의 제1 단부면과 전기적 접속하도록 상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 형성된 재분배층으로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층; 및
    상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 범프 상에 형성되며, 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖는 빌트업 구조체로서, 상기 전도성 비아의 일부분은 상기 전도성 범프와 전기적 접속하는, 상기 빌트업 구조체를 포함하는
    패키지 기판.
  7. 제6항에 있어서,
    상기 전도성 관통-비아 각각은, 상기 전도성 관통-비아의 측벽 상에 형성되는 절연층을 갖는
    패키지 기판.
  8. 제6항에 있어서,
    상기 빌트업 구조체 상에 형성되며 상기 빌트업 구조체 내에 형성된 복수의 개구를 갖는 절연 보호층을 더 포함하여, 상기 빌트업 구조체의 상기 회로층의 일부분이 전도성 패드로서 기능하도록 상기 개구로부터 노출되는
    패키지 기판.
  9. 제6항에 있어서,
    상기 회로층은 상기 유전층 내에 매입되는
    패키지 기판.
  10. 제6항에 있어서,
    상기 봉지층은 상기 전극 패드를 덮는
    패키지 기판.
  11. 제6항에 있어서,
    상기 전극 패드는 상기 봉지층의 제1 표면으로부터 노출되는
    패키지 기판.
  12. 매입형 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법에 있어서,
    대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저를 제공하는 단계로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 전도성 관통-비아의 제2 단부면은 상기 관통-비아 인터포저의 제2 측부와 동일 평면 상에 있는, 상기 관통-비아 인터포저의 제공 단계;
    상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 재분배층을 형성하여, 상기 재분배층이 상기 전도성 관통-비아의 제1 단부면과 전기적 접속하는 단계로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층의 형성 단계;
    상기 관통-비아 인터포저를 봉지 및 매입하도록 봉지층을 형성하는 단계로서, 상기 봉지층은 대향하는 제1 및 제2 표면을 갖고, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면은 상기 봉지층의 제2 표면과 동일 평면 상에 있고, 상기 봉지층은 상기 재분배층 및 상기 전극 패드를 덮는, 상기 봉지층의 형성 단계; 및
    상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 관통-비아의 제2 단부면 상에 빌트업 구조체를 형성하는 단계로서, 상기 빌트업 구조체는 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖고, 상기 전도성 비아의 일부분은 상기 전도성 관통-비아의 제2 단부면과 전기적 접속하는, 상기 빌트업 구조체의 형성 단계를 포함하는
    패키지 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 전도성 관통-비아 각각은, 상기 전도성 관통-비아의 측벽 상에 형성된 절연층을 갖는
    패키지 기판의 제조 방법.
  14. 제12항에 있어서,
    상기 회로층은,
    상기 유전층을 형성하는 단계;
    상기 유전층 내에 복수의 음각부(intaglios)를 형성하는 단계; 및
    상기 유전층의 음각부 내에 상기 회로층을 형성하는 단계에 의해 형성되는
    패키지 기판의 제조 방법.
  15. 제12항에 있어서,
    상기 빌트업 구조체 상에 절연 보호층을 형성하는 단계; 및 상기 빌트업 구조체의 회로층의 일부분이 전도 패드로서 기능 하게끔 상기 개구로부터 노출하도록 상기 절연 보호층 내에 복수의 개구를 형성하는 단계를 더 포함하는
    패키지 기판의 제조 방법.
  16. 제12항에 있어서,
    상기 봉지층의 제1 표면으로부터 상기 전극 패드를 노출시키도록 상기 봉지층의 제1 표면으로부터 상기 봉지층의 두께를 감소시키는 단계를 더 포함하는
    패키지 기판의 제조 방법.
  17. 매입형 관통-비아 인터포저를 갖는 패키지 기판을 제조하는 방법에 있어서,
    대향하는 제1 및 제2 측부와, 상기 제1 및 제2 측부와 연통하는 복수의 전도성 관통-비아를 갖는 관통-비아 인터포저를 제공하는 단계로서, 상기 전도성 관통-비아 각각은 상기 관통-비아 인터포저의 제1 측부 상의 제1 단부면과, 상기 관통-비아 인터포저의 제2 측부 상의 제2 단부면을 갖고, 상기 전도성 관통-비아의 제2 단부면은 전도성 범프로서 기능하도록 상기 관통-비아 인터포저의 제2 측부 위로 돌출하는, 상기 관통-비아 인터포저의 제공 단계;
    상기 관통-비아 인터포저의 제1 측부 및 상기 전도성 관통-비아의 제1 단부면 상에 재분배층을 형성하여, 상기 재분배층이 상기 전도성 관통-비아의 제1 단부면과 전기적 접속하는 단계로서, 상기 재분배층의 최외층은 전극 패드를 갖는, 상기 재분배층의 형성 단계;
    상기 관통-비아 인터포저를 봉지 및 매입하도록 봉지층을 형성하는 단계로서, 상기 봉지층은 대향하는 제1 및 제2 표면을 갖고, 상기 관통-비아 인터포저의 제2 측부는 상기 봉지층의 제2 표면으로부터 노출되고, 상기 전도성 범프는 상기 봉지층의 제2 표면 위로 돌출하며, 상기 봉지층은 상기 재분배층 및 상기 전극 패드를 덮는, 상기 봉지층의 형성 단계; 및
    상기 봉지층의 제2 표면, 상기 관통-비아 인터포저의 제2 측부 및 상기 전도성 범프 상에 빌트업 구조체를 형성하는 단계로서, 상기 빌트업 구조체는 적어도 하나의 유전층, 상기 유전층 내에 매입된 회로층 및 상기 회로층과의 전기적 접속을 위해 상기 유전층 내에 형성된 복수의 전도성 비아를 갖고, 상기 전도성 비아의 일부분은 상기 전도성 범프와 전기적 접속하는, 상기 빌트업 구조체의 형성 단계를 포함하는
    패키지 기판의 제조 방법.
  18. 제17항에 있어서,
    상기 전도성 관통-비아 각각은, 그 측벽 상에 형성된 절연층을 갖는
    패키지 기판의 제조 방법.
  19. 제17항에 있어서,
    상기 빌트업 구조체 상에 절연 보호층을 형성하는 단계; 및 상기 빌트업 구조체의 회로층의 일부분이 전도 패드로서 기능 하게끔 상기 개구로부터 노출하도록 상기 절연 보호층 내에 복수의 개구를 형성하는 단계를 더 포함하는
    패키지 기판의 제조 방법.
  20. 제17항에 있어서,
    상기 회로층은 상기 유전층 내에 매입되는
    패키지 기판의 제조 방법.
  21. 제17항에 있어서,
    상기 봉지층의 제1 표면으로부터 상기 전극 패드를 노출시키도록 상기 봉지층의 제1 표면으로부터 상기 봉지층의 두께를 감소시키는 단계를 더 포함하는
    패키지 기판의 제조 방법.
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