JP2012249286A5

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Publication number: JP2012249286A5
Application number: JP2012117722A
Authority: JP
Filing date: 2012-05-23
Publication date: 2015-07-09
Anticipated expiration: 2032-05-23

Claims

第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して、前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
を含むことを特徴とする時間差加算器を含むシステムオンチップ。
前記第１レジスタ部は、前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
を含み、
前記第２レジスタ部は、前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
を含むことを特徴とする請求項１に記載の時間差加算器を含むシステムオンチップ。
前記第１時間レジスタは、前記第１信号が有する第１信号上昇エッジが発生した時刻からディスチャージ時間から前記オフセット時間及び前記第１時間差が減算された時間の経過後、第１出力信号上昇エッジを有する前記第１出力信号を出力し、
前記第２時間レジスタは、前記第１信号上昇エッジが発生した時刻から前記ディスチャージ時間から前記オフセット時間が減算されて前記第２時間差が加算された時間の経過後、第２出力信号上昇エッジを有する前記第２出力信号を出力することを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
前記第１時間レジスタ及び前記第２時間レジスタは、第１キャパシタ及び第２キャパシタを各々含み、前記第１キャパシタ及び前記第２キャパシタは同じキャパシタンスを有し、前記ディスチャージ時間は、前記第１キャパシタ及び前記第２キャパシタが有するキャパシタンスによって決定されることを特徴とする請求項３に記載の時間差加算器を含むシステムオンチップ。
前記第１時間レジスタは、
前記第１入力信号を反転させる第１インバータと、
前記第１ホールド信号に応答して前記第１インバータを非活性化させ、前記第１信号に応答して前記第１インバータを活性化させるインバータ制御部と、
前記第１インバータの出力信号に応答して充電または放電されるキャパシタと、
前記キャパシタの電圧に基づいて前記第１出力信号を生成する第２インバータと、
を含むことを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
前記キャパシタは、前記第１入力信号と前記第１ホールド信号との間の時間差に相当する時間に放電されることによって、前記第１入力信号と前記第１ホールド信号との間の前記時間差に対する情報を保存することを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
前記キャパシタの放電は、前記第１入力信号が有する第１入力信号上昇エッジに応答して始まり、前記第１ホールド信号が有する第１ホールド信号上昇エッジに応答して中止され、前記第１信号が有する第１信号上昇エッジに応答して再開することを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
前記第１インバータは、
前記第１入力信号が印加される第１Ｐゲート、前記インバータ制御部を通じて電源電圧に接続された第１Ｐソース、及び中間ノードに接続された第１Ｐドレーンを含む第１ＰＭＯＳトランジスタと、
前記第１入力信号が印加される第１Ｎゲート、前記インバータ制御部を通じて接地電圧に接続された第１Ｎソース、及び前記中間ノードに接続された第１Ｎドレーンを含む第１ＮＭＯＳトランジスタと、
を含み、
前記インバータ制御部は、
前記電源電圧と前記第１ＰＭＯＳトランジスタとの間に接続された第２ＰＭＯＳトランジスタと、
前記接地電圧と前記第１ＮＭＯＳトランジスタとの間に接続された第２ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタが有する第２Ｐゲートに接続された出力端子、前記第２ＮＭＯＳトランジスタが有する第２Ｎゲートに接続された反転出力端子、前記反転出力端子に接続されたデータ端子、及びクロック端子を含むＤ−フリップフロップと、
前記反転出力端子から出力される反転出力信号に応答して前記クロック端子に前記第１ホールド信号、または、前記第１信号を選択的に出力する選択器と、
を含み、
前記キャパシタは前記中間ノードと前記接地電圧との間に接続され、
前記第２インバータは、
前記中間ノードに接続された第３Ｐゲート、前記電源電圧に接続された第３Ｐソース、及び前記第１出力信号が出力される第３Ｐドレーンを含む第３ＰＭＯＳトランジスタと、
前記中間ノードに接続された第３Ｎゲート、前記接地電圧に接続された第３Ｎソース、及び前記第１出力信号が出力される第３Ｎドレーンを含む第３ＮＭＯＳトランジスタと、
を含むことを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
前記第１時間レジスタは、
前記第１入力信号を反転させる第１インバータと、
前記第１ホールド信号に応答して前記第１インバータを非活性化させ、前記第１信号に応答して前記第１インバータを活性化させるインバータ制御部と、
前記第１インバータの出力信号に応答して充電または放電されるキャパシタと、
前記キャパシタの電圧を基準電圧と比較して前記第１出力信号を生成する比較器と、
を含むことを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
前記第１信号は、
前記第１入力信号、前記第２入力信号、前記第３入力信号、または、前記第４入力信号のうち、いずれか１つの信号を遅延または反転させて生成されたアウェイク信号であることを特徴とする請求項１に記載の時間差加算器を含むシステムオンチップ。
第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
を含み、
前記第１レジスタ部は、
前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
を含み、
前記第２レジスタ部は、
前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
を含むことを特徴とする時間差加算器を含むシステムオンチップ。
第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
を含み、
前記第１レジスタ部は、
前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、
前記第２レジスタ部は、
前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。
前記第１時間レジスタは、前記第１信号が有する第１信号上昇エッジが発生した時刻からディスチャージ時間から前記第１時間差が減算された時間の経過後、第１出力信号上昇エッジを有する前記第１出力信号を出力し、
前記第２時間レジスタは、前記第１信号上昇エッジが発生した時刻から前記ディスチャージ時間に前記第２時間差が加算された時間の経過後、第２出力信号上昇エッジを有する前記第２出力信号を出力することを特徴とする請求項１２に記載の時間差加算器を含むシステムオンチップ。
第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
を含み、
前記第１レジスタ部は、
前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
を含み、
前記第２レジスタ部は、
前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第２信号を受信する第２プリチャージ端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
を含むことを特徴とする時間差加算器を含むシステムオンチップ。
前記第１時間レジスタは、
中間ノードと接地電圧との間に接続されたキャパシタと、
前記中間ノードと電源電圧との間に接続され、前記第２信号に応答して前記キャパシタを充電させるプルアップトランジスタと、
前記中間ノードと前記接地電圧との間に接続されたプルダウントランジスタと、
前記第１入力信号に応答して前記プルダウントランジスタをターンオンさせ、前記第１ホールド信号に応答して前記プルダウントランジスタをターンオフさせ、前記第１信号に応答して前記プルダウントランジスタをターンオンさせるプルダウントランジスタ制御部と、
前記キャパシタの電圧に基づいて前記第１出力信号を生成する出力部と、
を含むことを特徴とする請求項１４に記載の時間差加算器を含むシステムオンチップ。
前記プルダウントランジスタ制御部は、
前記第１入力信号を受信するセット端子、前記第１ホールド信号を受信するリセット端子、及び出力端子を含むセット−リセットラッチと、
前記セット−リセットラッチの前記出力端子で出力された出力信号及び前記第１信号にＯＲ演算を遂行し、前記プルダウントランジスタのゲートに接続された出力端子を含むＯＲゲートと、
を含むことを特徴とする請求項１５に記載の時間差加算器を含むシステムオンチップ。
前記時間差加算器は、前記第１信号及び前記第２信号を生成する制御部をさらに含み、
前記制御部は、
前記第１入力信号を反転させて前記第１入力信号の反転信号を生成する第１インバータと、
前記第１入力信号の前記反転信号を遅延させるアウェイク遅延器と、
前記第１入力信号の前記反転信号を受信するセット端子、前記アウェイク遅延器の出力信号を受信するリセット端子、及び前記第１信号を出力する出力端子を有する第１セット−リセットラッチと、
前記アウェイク遅延器の前記出力信号を遅延させるプリチャージ遅延器と、
前記アウェイク遅延器の前記出力信号を受信するセット端子、前記プリチャージ遅延器の出力信号を受信するリセット端子、及び出力端子を有する第２セット−リセットラッチと、
前記第２セット−リセットラッチの出力信号を反転させて前記第２信号を生成する第２インバータと、
を含むことを特徴とする請求項１４に記載の時間差加算器を含むシステムオンチップ。
第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
を含み、
前記第１レジスタ部は、
前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、
前記第２レジスタ部は、
前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記第２信号を受信する第２プリチャージ端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。
複数の入力信号に基づいて第１出力信号及び第２出力信号を生成する時間差加算器を含み、
前記第１出力信号は前記複数の入力信号のうち第１時間差を有する第１入力信号カップルに基づいてトリガ信号に応答して生成され、
前記第２出力信号は前記複数の入力信号のうち第２時間差を有する第２入力信号カップルに基づいて前記トリガ信号に応答して生成され、
前記第１出力信号及び前記第２出力信号は、前記第１時間差及び前記第２時間差に基づいて決定される第３時間差を有することを特徴とするシステムオンチップ。
前記時間差加算器は、
前記第１入力信号カップルに基づいて前記トリガ信号に応答して前記第１出力信号を生成する第１レジスタ部と、
前記第２入力信号カップルに基づいて前記トリガ信号に応答して前記第２出力信号を生成する第２レジスタ部と、
を含むことを特徴とする請求項１９に記載のシステムオンチップ。
前記第１入力信号カップルは第１入力信号及び第２入力信号を含み、
前記第１レジスタ部は、
前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記トリガ信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
を含むことを特徴とする請求項２０に記載のシステムオンチップ。
前記第２入力信号カップルは第３入力信号及び第４入力信号を含み、
前記第２レジスタ部は、
前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記トリガ信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
を含むことを特徴とする請求項２１に記載のシステムオンチップ。
前記第１入力信号カップルは第１入力信号及び第２入力信号を含み、前記第１レジスタ部は、
前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、前記トリガ信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含むことを特徴とする請求項２０に記載のシステムオンチップ。
前記第２入力信号カップルは第３入力信号及び第４入力信号を含み、前記第２レジスタ部は、
前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記トリガ信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする請求項２３に記載のシステムオンチップ。