TWI594581B - 時間差加法器、時間差累積器、σ－δ時間至數位轉換器、數位鎖相迴路以及溫度感測器 - Google Patents

Description

時間差加法器、時間差累積器、Σ-△時間至數位轉換器、數位鎖相迴路以及溫度感測器 相關申請案的交叉參考

此美國非臨時申請案依據35 U.S.C.§119主張2011年5月30日在韓國智慧財產局(KIPO)提出申請之韓國專利申請案第2011-0051105號之優先權，韓國專利申請案第2011-0051105號之全部內容以引用方式併入本文中。

範例實施例是關於信號處理。更明確而言，例如，範例實施例是關於包含時間差加法器之系統單晶片(system-on-chip；SOC)、包含時間差累積器之SOC、Σ-△時間至數位轉換器、數位鎖相迴路及/或溫度感測器。

時間至數位轉換器(time-to-digital converter；TDC)是將輸入信號之間的時間差轉換成數位信號的裝置。隨著設計規則(design rule；DR)及電源電壓減小，電壓信號之信號雜訊比(signal-to-noise ratio；SNR)減小，且將電壓信號轉換成數位信號之類比至數位轉換器(analog-to-digital converter；ADC)之效能可能惡化。因此，將電壓信號轉換成數位信號之ADC可由將時間差轉換成數位信號之TDC替代。

至少一些範例實施例提供一種包含時間差加法器之系統單晶片(SOC)，所述時間差加法器經組態以將輸入信號之間的時間差相加。

至少一些範例實施例提供包含時間差累積器之SOC，所述時間差累積器經組態以累積輸入信號之間的時間差。

至少一些範例實施例提供一種Σ-△時間至數位轉換器，所述Σ-△時間至數位轉換器經組態以按Σ-△方式將輸入信號之間的時間差轉換成數位信號。

至少一些範例實施例提供一種包含Σ-△時間至數位轉換器之數位鎖相迴路(digital phase locked loop；DPLL)。

至少一些範例實施例提供一種包含Σ-△時間至數位轉換器之溫度感測器。

根據一或多個範例實施例，系統單晶片(SOC)中所包含之時間差加法器包含第一暫存器單元(first register unit)及第二暫存器單元。第一暫存器單元接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元回應於第一信號而產生第一輸出信號。第二暫存器單元接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。

根據一或多個範例實施例，系統單晶片(SOC)中所包含之時間差加法器包含第一暫存器單元及第二暫存器單元。第一暫存器單元經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元經組態以回應於第一信號而產生第一輸出信號。第二暫存器單元經組 態以接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元經組態以回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。

在一些範例實施例中，第一暫存器單元可包含：第一偏移延遲單元，其經組態以藉由使第二輸入信號延遲了一段偏移時間而產生第一保持信號；以及第一時間暫存器，其包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第一保持信號之第一保持端子、經組態以接收第一信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。第二暫存器單元可包含：第二偏移延遲單元，其經組態以藉由使第三輸入信號延遲了所述偏移時間而產生第二保持信號；以及第二時間暫存器，其包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第二保持信號之第二保持端子、經組態以接收第一信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

在一些範例實施例中，第一時間暫存器可輸出第一輸出信號，所述第一輸出信號在第一信號之上升邊緣後的第一給定、所要或預定之時間段之後具有上升邊緣。第一時間間隔可等於或實質上等於放電時間減去偏移時間減去第一時間差。第二時間暫存器可輸出第二輸出信號，所述第二輸出信號在第一信號之上升邊緣後的第二給定、所要或預定之時間段之後具有上升邊緣。第二時間段可等於或實 質上等於放電時間減去偏移時間加上第二時間差。

在一些範例實施例中，第一時間暫存器可包含第一電容器，且第二時間暫存器可包含第二電容器。第一電容器及第二電容器可具有相同或實質上相同之容量。放電時間可根據所述容量來確定。

在一些範例實施例中，第一時間暫存器可包含：第一反相器，其經組態以使第一輸入信號反相；反相器控制單元，其經組態以回應於第一保持信號而停用第一反相器，且經組態以回應於第一信號而啟動第一反相器；電容器，其經組態以回應於第一反相器之輸出信號而被充電或放電；以及第二反相器，其經組態以基於電容器之電壓來產生第一輸出信號。

在一些範例實施例中，電容器可在第一輸入信號與第一保持信號之間的時間差期間被放電以儲存關於第一輸入信號與第一保持信號之間的時間差的資訊。

在一些範例實施例中，電容器之放電可回應於第一輸入信號之上升邊緣而開始，電容器之放電可回應於第一保持信號之上升邊緣而停止，且電容器之放電可回應於第一信號之上升邊緣而重新開始。

在一些範例實施例中，第一反相器可包含：第一(例如，PMOS)電晶體，其包含經組態以接收第一輸入信號之閘極、經由反相器控制單元而耦接至電源電壓之源極，及耦接至中間節點之汲極；以及第二(例如，NMOS)電晶體，其包含經組態以接收第一輸入信號之閘極、經由反 相器控制單元而耦接至接地電壓之源極，及耦接至中間節點之汲極。反相器控制單元可包含：第三(例如，PMOS)電晶體，其耦接於電源電壓與第一電晶體之間；第四(例如，NMOS)電晶體，其耦接於接地電壓與第二電晶體之間；D型正反器，其包含耦接至第三電晶體之閘極的輸出端子、耦接至第四電晶體之閘極的反相輸出端子、耦接至反相輸出端子之資料端子，及時脈端子；以及選擇器，其經組態以回應於自D型正反器之反相輸出端子輸出的反相輸出信號而將第一保持信號或第一信號選擇性地輸出至D型正反器之時脈端子。電容器可耦接於中間節點與接地電壓之間。第二反相器可包含：第五(例如，PMOS)電晶體，其包含耦接至中間節點之閘極、耦接至電源電壓之源極，及經組態以輸出第一輸出信號之汲極；以及第六(例如，NMOS)電晶體，其包含耦接至中間節點之閘極、耦接至接地電壓之源極，及經組態以輸出第一輸出信號之汲極。

在一些範例實施例中，第一時間暫存器可包含：第一反相器，其經組態以使第一輸入信號反相；反相器控制單元，其經組態以回應於第一保持信號而停用第一反相器，且經組態以回應於第一信號而啟動第一反相器；電容器，其經組態以回應於第一反相器之輸出信號而被充電或放電；以及比較器，其經組態以藉由將電容器之電壓與參考電壓進行比較來產生第一輸出信號。

在一些範例實施例中，第一信號可為藉由使第一輸入 信號、第二輸入信號、第三輸入信號及第四輸入信號中之一者延遲或反相而產生的喚醒信號。

根據範例實施例，系統單晶片(SOC)中所包含之時間差加法器包含第一暫存器單元及第二暫存器單元。第一暫存器單元經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元經組態以回應於第一信號而產生第一輸出信號。第二暫存器單元經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元經組態以回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。第一暫存器單元包含：第一偏移延遲單元，其經組態以藉由使第二輸入信號延遲了一段偏移時間而產生第一保持信號；以及第一時間暫存器，其包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第一保持信號之第一保持端子、經組態以接收第一信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。第二暫存器單元包含：第二偏移延遲單元，其經組態以藉由使第三輸入信號延遲了所述偏移時間而產生第二保持信號；以及第二時間暫存器，其包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第二保持信號之第二保持端子、經組態以接收第一信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

根據範例實施例，系統單晶片(SOC)中所包含之時 間差加法器包含第一暫存器單元及第二暫存器單元。第一暫存器單元經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元經組態以回應於第一信號而產生第一輸出信號。第二暫存器單元經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元經組態以回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。第一暫存器單元包含第一時間暫存器，第一時間暫存器包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第二輸入信號之第一保持端子、經組態以接收第一信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。第二暫存器單元包含第二時間暫存器，第二時間暫存器包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第三輸入信號之第二保持端子、經組態以接收第一信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

在一些範例實施例中，第一時間暫存器可輸出第一輸出信號，所述第一輸出信號在第一信號之上升邊緣後的第一給定、所要或預定之時間段之後具有上升邊緣。第一時間段可等於或實質上等於放電時間減去第一時間差。第二時間暫存器可輸出第二輸出信號，所述第二輸出信號在第一信號之上升邊緣後的第二給定、所要或預定之時間段之後具有上升邊緣。第二時間段可等於或實質上等於放電時間加上第二時間差。

根據範例實施例，系統單晶片(SOC)中所包含之時間差加法器包含第一暫存器單元及第二暫存器單元。第一暫存器單元經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元經組態以回應於第一信號而產生第一輸出信號。第二暫存器單元經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元經組態以回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。第一暫存器單元包含：第一偏移延遲單元，其經組態以藉由使第二輸入信號延遲了一段偏移時間而產生第一保持信號；以及第一時間暫存器，其包含接收第一輸入信號之第一輸入端子、經組態以接收第一保持信號之第一保持端子、經組態以接收第二信號之第一預充電端子、經組態以接收第一信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。第二暫存器單元包含：第二偏移延遲單元，其經組態以藉由使第三輸入信號延遲了所述偏移時間而產生第二保持信號；以及第二時間暫存器，其包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第二保持信號之第二保持端子、經組態以接收第二信號之第二預充電端子、經組態以接收第一信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

在一些範例實施例中，第一時間暫存器可包含：電容器，其耦接於中間節點與接地電壓之間；上拉電晶體，其 耦接於中間節點與電源電壓之間，且經組態以回應於第二信號而對電容器充電；下拉電晶體，其耦接於中間節點與接地電壓之間；下拉電晶體控制單元，其經組態以回應於第一輸入信號而導通下拉電晶體、回應於第一保持信號而關閉下拉電晶體，且回應於第一信號而導通下拉電晶體；以及輸出單元，其經組態以基於電容器之電壓來產生第一輸出信號。

在一些範例實施例中，下拉電晶體控制單元可包含：設定-重設閂鎖器(set-reset latch)，其包含接收第一輸入信號之設定端子、接收第一保持信號之重設端子，及輸出端子；以及OR閘，其經組態以對第一信號及自設定-重設閂鎖器之輸出端子輸出的輸出信號執行OR運算。OR閘可包含耦接至下拉電晶體之閘極的輸出端子。

在一些範例實施例中，時間差加法器可更包含控制單元，所述控制單元經組態以產生第一信號及第二信號。所述控制單元可包含：第一反相器，其經組態以藉由使第一輸入信號反相來產生第一輸入信號之反相信號；喚醒延遲單元，其經組態以使第一輸入信號之反相信號延遲；第一設定-重設閂鎖器，其包含經組態以接收第一輸入信號之反相信號的設定端子、經組態以接收喚醒延遲單元之輸出信號的重設端子，及經組態以輸出第一信號之輸出端子；預充電延遲單元，其經組態以使喚醒延遲單元之輸出信號延遲；第二設定-重設閂鎖器，其包含經組態以接收喚醒延遲單元之輸出信號的設定端子、經組態以接收預充電延遲單 元之輸出信號的重設端子，及輸出端子；以及第二反相器，其經組態以藉由使第二設定-重設閂鎖器之輸出信號反相來產生第二信號。

根據範例實施例，系統單晶片(SOC)中所包含之時間差加法器包含第一暫存器單元及第二暫存器單元。第一暫存器單元經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一暫存器單元經組態以回應於第一信號而產生第一輸出信號。第二暫存器單元經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，且第二暫存器單元經組態以回應於第一信號而產生相對於第一輸出信號具有第三時間差之第二輸出信號。第三時間差對應於第一時間差與第二時間差之總和。第一暫存器單元包含第一時間暫存器，第一時間暫存器包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第二輸入信號之第一保持端子、經組態以接收第二信號之第一預充電端子、經組態以接收第一信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。第二暫存器單元包含第二時間暫存器，第二時間暫存器包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第三輸入信號之第二保持端子、經組態以接收第二信號之第二預充電端子、經組態以接收第一信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

根據範例實施例，系統單晶片(SOC)中所包含之時間差累積器包含第一時間差加法器及第二時間差加法器。 第一時間差加法器經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且第一時間差加法器經組態以將第一時間差與第一先前輸出信號與第二先前輸出信號之間的第二時間差相加以產生具有第三時間差之第一輸出信號及第二輸出信號，所述第三時間差對應於第一時間差與第二時間差之總和。第二時間差加法器經組態以接收具有第三時間差之第一輸出信號及第二輸出信號，且第二時間差加法器經組態以將第三時間差與相同之兩個信號之間的時間差相加以產生具有第三時間差之第一先前輸出信號及第二先前輸出信號。

在一些範例實施例中，相同之兩個信號可為第一輸出信號、第二輸出信號、第一輸出信號之反相信號，及第二輸出信號之反相信號中之一者。

根據範例實施例，系統單晶片(SOC)中所包含之時間差累積器包含時間差加法器、第一延遲電路及第二延遲電路。時間差加法器經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且時間差加法器經組態以將第一時間差與第一先前輸出信號與第二先前輸出信號之間的第二時間差相加以產生具有第三時間差之第一輸出信號及第二輸出信號，所述第三時間差對應於第一時間差與第二時間差之總和。第一延遲電路經組態以藉由使第一輸出信號延遲了給定、所要或預定之時間來產生第一先前輸出信號。第二延遲電路經組態以藉由使第二輸出信號延遲了給定、所要或預定之時間來產生第二先前輸出信號。

根據範例實施例，Σ-△時間至數位轉換器包含時間差加法器、時間差累積器、時域量化器及數位至時間轉換器。時間差加法器經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且時間差加法器經組態以自第一時間差減去第一回授信號與第二回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於第一時間差減去第二時間差。時間差累積器經組態以累積第一加法信號與第二加法信號之間的第三時間差以產生第一累積信號及第二累積信號。時域量化器經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位輸出信號。數位至時間轉換器經組態以將數位輸出信號轉換成第一回授信號及第二回授信號。

根據範例實施例，Σ-△時間至數位轉換器包含時間差調整單元、時間差累積器及時域量化器。時間差調整單元經組態以接收第一輸入信號、第二輸入信號及數位輸出信號，且時間差調整單元經組態以使第一輸入信號及第二輸入信號中之至少一者延遲了根據數位輸出信號確定之延遲時間，以產生第一加法信號及第二加法信號。時間差累積器經組態以累積第一加法信號與第二加法信號之間的時間差以產生第一累積信號及第二累積信號。時域量化器經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位輸出信號。

在一些範例實施例中，時間差調整單元可包含：至少一第一延遲單元，其經組態以使第一輸入信號延遲；第一 選擇器，其經組態以回應於數位輸出信號選擇性地輸出第一輸入信號或第一延遲單元之輸出信號作為第一加法信號；至少一第二延遲單元，其經組態以使第二輸入信號延遲；以及第二選擇器，其經組態以回應於數位輸出信號選擇性地輸出第二輸入信號或第二延遲單元之輸出信號作為第二加法信號。

根據範例實施例，一種數位鎖相迴路包含相位偵測器、數位迴路濾波器、數位控制之振盪器及除法器。相位偵測器經組態以產生對應於參考輸入信號與回授信號之間的第一時間差的數位時間差信號。數位迴路濾波器經組態以藉由過濾所述數位時間差信號來產生數位控制信號。數位控制之振盪器經組態以回應於數位控制信號來產生輸出信號。除法器經組態以藉由對輸出信號進行除法運算而產生回授信號。相位偵測器包含：時間差加法器，其經組態以接收具有第一時間差之參考輸入信號及回授信號，且經組態以自第一時間差減去第一內部回授信號與第二內部回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於第一時間差減去第二時間差；時間差累積器，其經組態以累積第一加法信號與第二加法信號之間的第三時間差以產生第一累積信號及第二累積信號；時域量化器，其經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位時間差信號；以及數位至時間轉換器，其經組態以將數位時間差信號轉換成第一內部回授信號及第二內部回授信號。

根據範例實施例，一種數位鎖相迴路包含相位偵測器、數位迴路濾波器、數位控制之振盪器及除法器。相位偵測器經組態以產生對應於參考輸入信號與回授信號之間的時間差的數位時間差信號。數位迴路濾波器經組態以藉由過濾所述數位時間差信號來產生數位控制信號。數位控制之振盪器經組態以回應於數位控制信號來產生輸出信號。除法器經組態以藉由對輸出信號進行除法運算而產生回授信號。相位偵測器包含：時間差調整單元，其經組態以接收參考輸入信號、回授信號及數位時間差信號，且經組態以使參考輸入信號及回授信號中之至少一者延遲了根據數位時間差信號確定之延遲時間，以產生第一加法信號及第二加法信號；時間差累積器，其經組態以累積第一加法信號與第二加法信號之間的時間差以產生第一累積信號及第二累積信號；以及時域量化器，其經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位時間差信號。

根據範例實施例，溫度感測器包含感測單元及Σ-△時間至數位轉換器。感測單元經組態以感測溫度以產生具有第一時間差之第一輸入信號及第二輸入信號，所述第一時間差對應於所感測的溫度。Σ-△時間至數位轉換器經組態以產生對應於第一輸入信號與第二輸入信號之間的第一時間差的數位輸出信號。Σ-△時間至數位轉換器包含：時間差加法器，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，且經組態以自第一時間差減去第一回 授信號與第二回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於第一時間差減去第二時間差；時間差累積器，其經組態以累積第一加法信號與第二加法信號之間的第三時間差以產生第一累積信號及第二累積信號；時域量化器，其經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位輸出信號；以及數位至時間轉換器，其經組態以將數位輸出信號轉換成第一回授信號及第二回授信號。

在一些範例實施例中，感測單元可包含：脈衝產生器，其經組態以產生脈衝；溫度不敏感延遲線，其經組態以使脈衝延遲了第一延遲時間以輸出第一延遲脈衝作為第一輸入信號，所述第一延遲時間不管溫度如何均為恆定或實質上恆定的；以及溫度敏感延遲線，其經組態以使脈衝延遲了第二延遲時間以輸出第二延遲脈衝作為第二輸入信號，所述第二延遲時間是根據所述溫度來調整的。

根據範例實施例，溫度感測器包含感測單元及Σ-△時間至數位轉換器。感測單元經組態以感測溫度以產生具有時間差之第一輸入信號及第二輸入信號，所述時間差對應於所感測的溫度。Σ-△時間至數位轉換器經組態以產生對應於第一輸入信號與第二輸入信號之間的時間差的數位輸出信號。Σ-△時間至數位轉換器包含：時間差調整單元，其經組態以接收第一輸入信號、第二輸入信號及數位輸出信號，且經組態以使第一輸入信號及第二輸入信號中之至少一者延遲了根據數位輸出信號確定之延遲時間，以產生 第一加法信號及第二加法信號；時間差累積器，其經組態以累積第一加法信號與第二加法信號之間的時間差以產生第一累積信號及第二累積信號；以及時域量化器，其經組態以將第一累積信號與第二累積信號之間的時間差轉換成數位輸出信號。

至少一個其他範例實施例提供一種包含時間差加法器之系統單晶片。時間差加法器經組態以基於多個輸入信號來至少產生第一輸出信號及第二輸出信號，第一輸出信號在第一轉變時間時自第一位準轉變至第二位準，且第二輸出信號在第二轉變時間時自第一位準轉變至第二位準，第一轉變時間與第二轉變時間是不同的。第一輸出信號是基於多個輸入信號中之第一對輸入信號且回應於觸發信號而產生，多個信號中之第一對輸入信號具有第一時間差；第二輸出信號是基於多個輸入信號中之第二對輸入信號且回應於觸發信號而產生，多個信號中之第二對輸入信號具有第二時間差；且第一轉變時間與第二轉變時間之間的差是基於第一時間差及第二時間差來確定。

根據至少一些範例實施例，時間差加法器可包含：第一暫存器單元，其經組態以基於多個輸入信號中之第一對輸入信號且回應於觸發信號而產生第一輸出信號；以及第二暫存器單元，其經組態以基於多個輸入信號中之第二對輸入信號且回應於觸發信號而產生第二輸出信號。

多個輸入信號中之第一對輸入信號可包含第一輸入信號及第二輸入信號。第一暫存器單元可包含：第一偏移 延遲單元，其經組態以藉由使第二輸入信號延遲了一段偏移時間而產生第一保持信號；以及第一時間暫存器，其包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第一保持信號之第一保持端子、經組態以接收觸發信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。

多個輸入信號中之第二對輸入信號可包含第三輸入信號及第四輸入信號。第二暫存器單元可包含：第二偏移延遲單元，其經組態以藉由使第三輸入信號延遲了所述偏移時間而產生第二保持信號；以及第二時間暫存器，其包含經組態以接收第四輸入信號之第二輸入端子、經組態以接收第二保持信號之第二保持端子、經組態以接收觸發信號之第二喚醒端子，及經組態以輸出第二輸出信號之第二輸出端子。

多個輸入信號中之第一對輸入信號可包含第一輸入信號及第二輸入信號。第一暫存器單元可包含：第一時間暫存器，其包含經組態以接收第一輸入信號之第一輸入端子、經組態以接收第二輸入信號之第一保持端子、經組態以接收觸發信號之第一喚醒端子，及經組態以輸出第一輸出信號之第一輸出端子。

多個輸入信號中之第二對輸入信號可包含第三輸入信號及第四輸入信號。第二暫存器單元可包含：第二時間暫存器，其包含接收第四輸入信號之第二輸入端子、接收第三輸入信號之第二保持端子、接收第一信號之第二喚醒 端子，及輸出第二輸出信號之第二輸出端子。

自結合附圖進行之以上詳細描述將更清楚地理解說明性之非限制性範例實施例。

在下文參看附圖來更充分地描述各種範例實施例，一些範例實施例展示於附圖中。然而，本發明之概念可以許多不同形式來體現且不應被理解為限於本文所陳述的範例實施例。在諸圖中，為清楚起見，可誇示層及區之大小及相對大小。

應理解，當一元件或層被提及為“在”另一元件或層“上”、“連接至”或“耦接至”另一元件或層時，其可直接在所述另一元件或層上、直接連接或直接耦接至所述另一元件或層，或可存在介入元件或層。相反，當一元件被提及為“直接在”另一元件或層上、“直接連接至”或“直接耦接至”另一元件或層時，不存在介入元件或層。相似元件符號在全文中指代相似元件。如本文所使用，術語“及/或”包含相關聯之所列出項中之一或多者的任一組合及所有組合。

應理解，雖然本文中可使用術語第一、第二、第三等等來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用以區別一個元件、組件、區、層或區段與另一區、層或區段。因此，在不偏離本發明概念之教示的情況下，下文所論述之第一元件、組件、區、層或區段可被稱為第二元 件、組件、區、層或區段。

為易於描述，在本文中可使用諸如“下”、“下方”、“下部”、“上方”、“上部”及其類似者之空間相關術語來描述諸圖中所示之一元件或特徵與另一(些)元件或特徵的關係。應理解，空間相關術語意欲包含除了諸圖中所示之定向外裝置在使用中或操作中的不同定向。舉例而言，若諸圖中之裝置為翻轉的，則描述為在其他元件或特徵“下方”或“下”之元件將因此定向為在其他元件或特徵“上方”。因此，例示性術語“下方”可包含上方及下方之定向。所述裝置可以其他方式定向(旋轉90度或處於其他定向)，且相應地解釋本文所使用之空間相關描述詞。

本文所用之術語是僅為達成描述特定範例實施例之目的且不意欲限制本發明之概念。除非上下文另外清楚地指示，否則如本文中所使用，單數形式“一”及“所述”意欲亦包含複數形式。進一步理解，術語“包括”及/或其變體在本說明書中使用時指定所述特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。

本文中參看橫截面圖來描述範例實施例，所述橫截面圖為理想化範例實施例(及中間結構)之簡圖。因而，應預期由於(例如)製造技術及/或容差而引起的相對於諸圖之形狀的變化。因此，範例實施例不應被理解為限於本文中所圖示之區之特定形狀，而應包含由(例如)製造導致 之形狀偏差。舉例而言，圖示為矩形之經植入區將通常具有修圓或彎曲特徵及/或在其邊緣處之植入濃度的梯度，而非自經植入區至非植入區之二元改變。同樣地，藉由植入形成之埋入區可在介於埋入區與發生植入之表面之間的區中導致某植入。因此，諸圖中所示之區本質上為示意性的，且其形狀不意欲圖示裝置之區之實際形狀且不意欲限制本發明概念之範疇。

除非另有定義，否則本文所使用之所有術語(包含科技術語)具有與一般熟習本發明概念所屬技術者所通常理解之涵義相同的涵義。應進一步理解，術語(諸如，在常用辭典中所定義之術語)應被解釋為具有與其在相關技術之情形中的涵義一致的涵義，且除非本文中明確定義否則將不以理想化或過度正式之意義來加以解釋術語。

圖1是圖示根據範例實施例之時間差加法器之圖，且圖2A及圖2B是圖示由圖1之時間差加法器執行之時間差加法的單位元素及逆元素的圖。

參看圖1，時間差加法器100回應於第一輸入信號SIN1、第二輸入信號SIN2、第三輸入信號SIN3及第四輸入信號SIN4產生第一輸出信號SOUT1及第二輸出信號SOUT2。時間差加法器100可將第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差TD2相加，使得時間差加法器100可輸出具有時間差TD1+TD2之第一輸出信號SOUT1及第二輸出信號SOUT2，時間差 TD1+TD2對應於第一時間差TD1與第二時間差TD2之總和。

如圖2A及圖2B中所示，可相對於任意時間差TD來定義由時間差加法器100執行之時間差加法(對於所述加法，可使用算子“+”)的單位元素及逆元素。亦即，例如，時間差加法之單位元素“0”相對於任意時間差TD滿足以下方程式1。

[方程式1]TD+0=0+TD=TD

另外，相對於時間差加法，任意時間差TD之逆元素-TD滿足以下方程式2。

[方程式2]TD+(-TD)=(-TD)+TD=0

因此，根據至少一些範例實施例之時間差加法器100可對任意時間差TD執行時間差加法，所述任意時間差TD相對於時間差加法封閉。

隨著半導體裝置之設計規則(DR)減小，半導體裝置之電源電壓及/或操作電壓減小。因此，在電壓域中，信號雜訊比(SNR)減小。然而，隨著電源電壓及/或操作電壓減小，電壓信號自低位準至高位準或自高位準至低位準之 轉變時間可減少。因此，在時域中，SNR可增加。因此，在相對較低之電源電壓環境下，電子電路及裝置可藉由在時域中處理信號而改良效能。亦即，例如，在相對較低之電源電壓環境下，因為根據範例實施例之時間差加法器100及/或時間差累積器可在時域中處理信號，因此包含時間差加法器100及/或時間差累積器之各種電子電路及裝置的效能可得到改良。根據範例實施例之時間差加法器100及/或時間差累積器可包含在系統單晶片(SOC)中。

圖3是圖示根據範例實施例之時間差加法器之方塊圖。

參看圖3，時間差加法器200a包含第一暫存器單元210a及第二暫存器單元250a。

第一暫存器單元210a可接收第一輸入信號SIN1及第二輸入信號SIN2，且第一暫存器單元210a可回應於喚醒信號SAWK而產生第一輸出信號SOUT1。第一暫存器單元210a可包含第一偏移延遲單元220及第一時間暫存器230。第一偏移延遲單元220可藉由使第二輸入信號SIN2延遲一段偏移時間來產生第一保持信號SHLD1。第一時間暫存器230可包含接收第一輸入信號SIN1之第一輸入端子IN1、接收第一保持信號SHLD1之第一保持端子HLD1、接收喚醒信號SAWK之第一喚醒端子AWK1，及輸出第一輸出信號SOUT1之第一輸出端子OUT1。

第二暫存器單元250a可接收第三輸入信號SIN3及第四輸入信號SIN4，且第二暫存器單元250a可回應於喚醒 信號SAWK而產生第二輸出信號SOUT2。第二暫存器單元250a可包含第二偏移延遲單元260及第二時間暫存器270。第二偏移延遲單元260可藉由使第三輸入信號SIN3延遲所述偏移時間來產生第二保持信號SHLD2。第二時間暫存器270可包含接收第四輸入信號SIN4之第二輸入端子IN2、接收第二保持信號SHLD2之第二保持端子HLD2、接收喚醒信號SAWK之第二喚醒端子AWK2，及輸出第二輸出信號SOUT2之第二輸出端子OUT2。

在一些範例實施例中，可自外部電路或外部裝置接收喚醒信號SAWK。在其他範例實施例中，時間差加法器200a可更包含產生喚醒信號SAWK之電路。舉例而言，時間差加法器200a中所包含之電路可藉由使第一輸入信號SIN1、第二輸入信號SIN2、第三輸入信號SIN3及第四輸入信號SIN4中之一者延遲或反相來產生喚醒信號SAWK。

回應於喚醒信號SAWK，第一時間暫存器230可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段之後具有上升邊緣。第一時間段(time period)可等於放電時間減去偏移時間減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差。亦即，例如，喚醒信號SAWK與第一輸出信號SOUT1之間的時間差，或第一時間段可藉由自放電時間減去偏移時間且藉由自所述減法之結果進一步減去第一時間差來獲得。

回應於喚醒信號SAWK，第二時間暫存器270可輸出 第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段之後具有上升邊緣。第二時間段可等於放電時間減去偏移時間加上第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差。亦即，喚醒信號SAWK與第二輸出信號SOUT2之間的時間差，或第二預定時間可藉由自放電時間減去偏移時間且藉由將第二時間差加上所述減法之結果來獲得。

第一偏移延遲單元220之偏移時間可與第二偏移延遲單元260之偏移時間相同或實質上相同。偏移時間可對應於輸入至時間差加法器200a之時間差之範圍來設定。舉例而言，偏移時間可設定為比輸入至時間差加法器200a之負時間差的最大絕對值長。

第一時間暫存器230之放電時間可與第二時間暫存器270之放電時間相同或實質上相同。放電時間可根據每一時間暫存器230及270中所包含之電容器的容量來確定，且第一時間暫存器230中所包含之電容器的電容可與第二時間暫存器270中所包含之電容器的電容相同或實質上相同。放電時間可對應於偏移時間及輸入至時間差加法器200a之時間差的範圍來設定。舉例而言，放電時間可設定為比以下兩者之總和長：偏移時間及輸入至時間差加法器200a之正時間差的最大絕對值。另外，放電時間可設定為比第一至第四輸入信號SIN1、SIN2、SIN3及SIN4中之一者的脈寬短。

第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可為第一輸出信號SOUT1具有上升邊緣時至第二輸出信號SOUT2具有上升邊緣時的時間間隔。由於第一偏移延遲單元220及第二偏移延遲單元260具有相同或實質上相同之偏移時間，且第一時間暫存器230及第二時間暫存器270具有相同或實質上相同之放電時間，因此第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸出信號SIN2之間的第一時間差與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差的總和。

如上所述，根據範例實施例之時間差加法器200a可輸出具有時間差之第一輸出信號SOUT1及第二輸出信號SOUT2，所述時間差對應於第一時間差與第二時間差之總和。

在一些範例實施例中，第一暫存器單元210a中所包含之元件(例如，電晶體)的至少一部分與第二暫存器單元250a中所包含之元件(例如，電晶體)的至少一部分可交替地配置。因此，由製程、電壓及溫度(PVT)變化導致的第一暫存器單元210a與第二暫存器單元250a之間的失配(mismatch)可減少。

圖4是圖示圖3之時間差加法器中所包含之時間暫存 器的實例之電路圖。

參看圖4，時間暫存器300a包含第一反相器310、反相器控制單元320a、電容器330及輸出單元340。圖3中所示之第一時間暫存器230及第二時間暫存器270中的每一者可實施為圖4之時間暫存器300a。舉例而言，若時間暫存器300a為圖3之第一時間暫存器230，則圖4之輸入信號SIN可對應於圖3之第一輸入信號SIN1，圖4之保持信號SHLD可對應於圖3之第一保持信號SHLD1，且圖4之輸出信號SOUT可對應於圖3之第一輸出信號SOUT1。另外，若時間暫存器300a為圖3之第二時間暫存器270，則圖4之輸入信號SIN可對應於圖3之第二輸入信號SIN2，圖4之保持信號SHLD可對應於圖3之第二保持信號SHLD2，且圖4之輸出信號SOUT可對應於圖3之第二輸出信號SOUT2。

第一反相器310可使輸入信號SIN反相。第一反相器310可包含第一PMOS電晶體P1及第一NMOS電晶體N1。第一PMOS電晶體P1可包含接收輸入信號SIN之閘極、經由反相器控制單元320a耦接至電源電壓之源極，及耦接至中間節點NMID之汲極。第一NMOS電晶體N1可包含接收輸入信號SIN之閘極、經由反相器控制單元320a耦接至接地電壓之源極，及耦接至中間節點NMID之汲極。

反相器控制單元320a可回應於保持信號SHLD而停用(deactivate)第一反相器310，且反相器控制單元320a可回應於喚醒信號SAWK而啟動(activate)第一反相器 310。反相器控制單元320a可包含第二PMOS電晶體P2、第二NMOS電晶體N2、D型正反器323及選擇器321。

第二PMOS電晶體P2可耦接於電源電壓與第一PMOS電晶體P1之間。舉例而言，第二PMOS電晶體P2可包含耦接至D型正反器323之輸出端子Q的閘極、耦接至電源電壓之源極，及耦接至第一PMOS電晶體P1之源極的汲極。第二NMOS電晶體N2可耦接於接地電壓與第一NMOS電晶體N1之間。舉例而言，第二NMOS電晶體N2可包含耦接至D型正反器323之反相輸出端子/Q的閘極、耦接至接地電壓之源極，及耦接至第一NMOS電晶體N1之源極的汲極。第二PMOS電晶體P2及第二NMOS電晶體N2可將第一反相器310選擇性地耦接至電源電壓及接地電壓。舉例而言，在第二PMOS電晶體P2及第二NMOS電晶體N2被導通時，第一反相器310可電性耦接至電源電壓及接地電壓。在第二PMOS電晶體P2及第二NMOS電晶體N2關閉時，第一反相器310可與電源電壓及接地電壓電去耦(decouple)。

D型正反器323可包含耦接至第二PMOS電晶體P2之閘極的輸出端子Q、耦接至第二NMOS電晶體N2之閘極的反相輸出端子/Q、耦接至反相輸出端子/Q之資料端子D，及接收選擇器321之輸出信號的時脈端子。由於資料端子D耦接至反相輸出端子/Q，因此每當施加至時脈端子的選擇器321之輸出信號具有上升邊緣時，自輸出端子Q輸出之輸出信號及自反相輸出端子/Q輸出之反相輸出信 號可自高切換至低(toggle from high to low)或自低切換至高(toggle from low to high)。

選擇器321可回應於自反相輸出端子/Q輸出之反相輸出信號將保持信號SHLD或喚醒信號SAWK選擇性地輸出至時脈端子。舉例而言，選擇器321可藉由多工器321來實施。多工器321可包含接收保持信號SHLD之第一輸入端子、接收喚醒信號SAWK之第二輸入端子、接收作為選擇信號之反相輸出信號的選擇端子，及回應於選擇信號選擇性地輸出保持信號SHLD或喚醒信號SAWK的輸出端子。

電容器330可回應於第一反相器310之輸出信號而被充電或放電。電容器330可包含耦接至中間節點之第一電極及耦接至接地電壓之第二電極。舉例而言，當第一反相器310之輸出信號具有邏輯高位準時，或當第一PMOS電晶體P1及第二PMOS電晶體P2被導通時，電容器330之第一電極可經由第一PMOS電晶體P1及第二PMOS電晶體P2電性耦接至電源電壓，且因此電容器330可被充電。當第一反相器310之輸出信號具有邏輯低位準時，或當第一NMOS電晶體N1及第二NMOS電晶體N2被導通時，電容器330之第一電極可經由第一NMOS電晶體N1及第二NMOS電晶體N2電性耦接至接地電壓，且因此電容器330可被放電。

輸出單元340可基於電容器330之電壓(例如，中間節點NMID之電壓)來產生輸出信號SOUT。舉例而言， 輸出單元340可包含第二反相器340。第二反相器340可包含第三PMOS電晶體P3及第三NMOS電晶體N3。舉例而言，第三PMOS電晶體P3可包含耦接至中間節點NMID之閘極、耦接至電源電壓之源極，及輸出所述輸出信號SOUT之汲極。第三NMOS電晶體N3可包含耦接至中間節點NMID之閘極、耦接至接地電壓之源極，及輸出所述輸出信號SOUT之汲極。當電容器330之電壓低於預定臨限電壓時，第二反相器340可輸出具有邏輯高位準之輸出信號SOUT。舉例而言，當電容器330之電壓低於第三PMOS電晶體P3之臨限電壓時，第三PMOS電晶體P3可被導通，且因此第二反相器340可輸出具有邏輯高位準之輸出信號SOUT。

在輸入信號SIN與保持信號SHLD之間的時間差期間可對電容器330放電，以儲存關於輸入信號SIN與保持信號SHLD之間的時間差的資訊。舉例而言，可回應於輸入信號SIN之上升邊緣來開始電容器330之放電，且可回應於保持信號SHLD之上升邊緣來停止電容器330之放電，使得在輸入信號SIN與保持信號SHLD之間的時間差期間可對電容器330放電。另外，可回應於喚醒信號SAWK之上升邊緣來重新開始電容器330之放電。因此，在與喚醒信號SAWK之上升邊緣相隔給定、所要或預定時間段之後，電容器330之電壓可變得低於給定、所要或預定臨限電壓(例如，第三PMOS電晶體P3之臨限電壓)，且所述時間段可根據輸入信號SIN與保持信號SHLD之間的時間 差來確定。舉例而言，若時間差增加，則時間段可減小，且，若時間差減小，則時間段可增加。當電容器330之電壓變得低於臨限電壓時，輸出單元340可輸出具有邏輯高位準之輸出信號SOUT。因此，在根據相對於喚醒信號SAWK之上升邊緣的時間差確定的時間段之後，輸出信號SOUT可具有上升邊緣。因此，輸出信號SOUT具有上升邊緣之時間點可根據輸入信號SIN與保持信號SHLD之間的時間差來確定。

舉例而言，為了開始電容器330之放電，第一反相器310可回應於輸入信號SIN之上升邊緣而將電容器330電性耦接至接地電壓。為了停止電容器330之放電，反相器控制單元320a可回應於保持信號SHLD之上升邊緣而停用第一反相器310。為了重新開始電容器330之放電，反相器控制單元320a可回應於喚醒信號SAWK之上升邊緣而啟動第一反相器310。在重新開始電容器330之放電之後，在電容器330之電壓或中間節點NMID之電壓變成低於臨限電壓時，輸出單元340可輸出具有邏輯高位準之輸出信號SOUT。

因此，回應於喚醒信號SAWK，在根據輸入信號SIN與保持信號SHLD之間的時間差確定的時間點時，時間暫存器300a可輸出具有上升邊緣之輸出信號SOUT。

圖5是用於描述圖4之時間暫存器之操作的時序圖。

參看圖4及圖5，第一反相器310可回應於輸入信號SIN之上升邊緣而輸出具有邏輯低位準之輸出信號。當輸 入信號SIN具有上升邊緣時，D型正反器323可在輸出端子Q處輸出具有邏輯低位準之輸出信號，且D型正反器323可在反相輸出端子/Q處輸出具有邏輯高位準之反相輸出信號。因此，可回應於輸入信號SIN之上升邊緣而導通第一NMOS電晶體N1，且可回應於具有邏輯低位準之反相輸出信號而導通第二NMOS電晶體N2，且可回應於具有邏輯高位準之反相輸出信號而導通第二NMOS電晶體N2。若第一NMOS電晶體N1及第二NMOS電晶體N2被導通，則中間節點NMID，或電容器330之第一電極可經由第一NMOS電晶體N1及第二NMOS電晶體N2而耦接至接地電壓，且因此電容器330可被放電。如上所述，可回應於輸入信號SIN之上升邊緣來對電容器330放電，且電容器330之電壓，或中間節點NMID之電壓V_NMID可減小。

反相器控制單元320a可回應於保持信號SHLD之上升邊緣而停用第一反相器310。舉例而言，選擇器321可回應於反相輸出信號來將保持信號SHLD輸出至D型正反器323之時脈端子，所述反相輸出信號是自D型正反器323之反相輸出端子/Q輸出並具有邏輯高位準。回應於來自選擇器321之保持信號SHLD之上升邊緣，D型正反器323可在輸出端子Q處輸出具有邏輯高位準之輸出信號，且D型正反器323可在反相輸出端子/Q處輸出具有邏輯低位準之反相輸出信號。因此，可回應於具有邏輯高位準之輸出信號來關閉第二PMOS電晶體P2，且可回應於具有邏輯低 位準之反相輸出信號來關閉第二NMOS電晶體N2。若第二NMOS電晶體N2被關閉，則電容器330之放電可停止。如上所述，可回應於保持信號SHLD之上升邊緣來停止電容器330之放電，且可停止電容器330之電壓之減小，或中間節點NMID之電壓V_NMID之減小。

反相器控制單元320a可回應於喚醒信號SAWK之上升邊緣而啟動第一反相器310。舉例而言，選擇器321可回應於反相輸出信號來將喚醒信號SAWK輸出至D型正反器323之時脈端子，所述反相輸出信號是自D型正反器323之反相輸出端子/Q輸出並具有邏輯低位準。回應於來自選擇器321之喚醒信號SAWK之上升邊緣，D型正反器323可在輸出端子Q處輸出具有邏輯低位準之輸出信號，且D型正反器323可在反相輸出端子/Q處輸出具有邏輯高位準之反相輸出信號。因此，可回應於具有邏輯低位準之輸出信號來導通第二PMOS電晶體P2，且可回應於具有邏輯高位準之反相輸出信號來導通第二NMOS電晶體N2。另外，可回應於具有邏輯高位準之輸入信號SIN來導通第一NMOS電晶體N1。若第一NMOS電晶體N1及第二NMOS電晶體N2被導通，則中間節點NMID可經由第一NMOS電晶體N1及第二NMOS電晶體N2而耦接至接地電壓，且因此電容器330之放電可重新開始。如上所述，可回應於喚醒信號SAWK之上升邊緣來重新開始電容器330之放電，且電容器330之電壓，或中間節點NMID之電壓V_NMID可再次減小。

輸出單元340可基於電容器330之電壓或中間節點NMID之電壓V_NMID來輸出輸出信號SOUT。當中間節點NMID之電壓V_NMID變成低於給定、所要或預定臨限電壓VTH時，輸出單元340可輸出具有邏輯高位準之輸出信號SOUT。舉例而言，給定、所要或預定臨限電壓VTH可為第三PMOS電晶體P3之臨限電壓。因此，若中間節點NMID之電壓V_NMID變成低於第三PMOS電晶體P3之臨限電壓，則第三PMOS電晶體P3可被導通，且輸出信號SOUT可具有邏輯高位準。

在與喚醒信號SAWK之上升邊緣相隔給定、所要或預定時間Tdis-TD-Toff之後，輸出信號SOUT可具有上升邊緣。給定、所要或預定時間Tdis-TD-Toff可等於放電時間Tdis減去輸入信號SIN與保持信號SHLD之間的時間差TD+Toff。舉例而言，在輸入信號SIN為圖3之第一輸入信號SIN1，且保持信號SHLD為自圖3之第一偏移延遲單元220輸出之第一保持信號SHLD1的情況下，輸入信號SIN與保持信號SHLD之間的時間差TD+Toff可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的時間差TD與第一偏移延遲單元220之偏移時間Toff的總和。在此種情況下，在與喚醒信號SAWK之上升邊緣相隔給定、所要或預定時間Tdis-TD-Toff之後，輸出信號SOUT可具有上升邊緣，且給定、所要或預定時間Tdis-TD-Toff可藉由自放電時間Tdis減去第一輸入信號SIN1與第二輸入信號SIN2之間的時間差TD與第一偏移延遲單元220之偏移時 間Toff的總和而獲得。

放電時間Tdis可為在電容器330之第一電極電性耦接至接地電壓時電容器330之電壓自高位準減小至給定、所要或預定臨限電壓VTH的時間段，且放電時間Tdis可根據第一NMOS電晶體N1及第二NMOS電晶體N2之電流驅動能力及電容器330之容量來確定。因此，若第一NMOS電晶體N1及第二NMOS電晶體N2之電流驅動能力為固定的，則放電時間Tdis可根據電容器330之容量來確定。圖3之第一時間暫存器230中所包含之電容器及圖3之第二時間暫存器270中所包含之電容器可具有相同或實質上相同之容量，且因此第一時間暫存器230及第二時間暫存器270可具有相同或實質上相同之放電時間Tdis。另外，圖3之第一偏移延遲單元220及第二偏移延遲單元260可具有相同或實質上相同之偏移時間Toff。

因此，圖3之第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差(例如，第一輸出信號SOUT1具有上升邊緣之時間點與第二輸出信號SOUT2具有上升邊緣之時間點之間的時間差)可根據第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差及第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差來確定，將在下文參看圖9A及圖9B來描述此情形。

在輸出單元340輸出具有邏輯高位準之輸出信號SOUT之後，第一反相器310可回應於輸入信號SIN之下降邊緣而輸出具有邏輯低位準之輸出信號。舉例而言，可 回應於輸入信號SIN之下降邊緣而導通第一PMOS電晶體P1，且可回應於具有邏輯低位準之反相輸出信號而導通第二PMOS電晶體P2。若第一PMOS電晶體P1及第二PMOS電晶體P2被導通，則中間節點NMID，或電容器330之第一電極可經由第一PMOS電晶體P1及第二PMOS電晶體P2而耦接至電源電壓，且電容器330可被充電。在其他範例實施例中，喚醒信號SAWK可為輸入信號SIN之反相信號，且邏輯閘可位於輸入信號SIN與第一反相器310之間以在給定、所要或預定時間段期間將具有邏輯高位準之信號施加至第一反相器310，即使輸入信號SIN具有下降邊緣時仍如此。在此種情況下，第一反相器310可回應於邏輯閘之輸出信號而對電容器330充電。

圖6是圖示圖3之時間差加法器中所包含之時間暫存器的另一實例之電路圖。

參看圖6，時間暫存器300b包含第一反相器310、反相器控制單元320b、電容器330及輸出單元340。除了反相器控制單元320b中所包含之選擇器325、327及329之組態及操作之外，圖6之時間暫存器300b可具有與圖4之時間暫存器300a類似或實質上類似之組態且可執行與圖4之時間暫存器300a類似或實質上類似之操作。

反相器控制單元320b可回應於保持信號SHLD而停用第一反相器310，且反相器控制單元320b可回應於喚醒信號SAWK而啟動第一反相器310。反相器控制單元320b可包含第二PMOS電晶體P2、第二NMOS電晶體N2、D 型正反器323及選擇器325、327及329。

選擇器325、327及329可藉由邏輯閘325、327及329來實施。舉例而言，選擇器325、327及329可包含第一“及”(AND)閘325、第二AND閘327及“或”(OR)閘329。第一AND閘325可對保持信號SHLD及自D型正反器323之反相輸出端子/Q輸出之反相輸出信號執行AND運算。第二AND閘327可對喚醒信號SAWK及自D型正反器323之輸出端子Q輸出之輸出信號執行AND運算。OR閘329可對第一AND閘325之輸出信號及第二AND閘327之輸出信號執行OR運算。當自反相輸出端子/Q輸出之反相輸出信號具有邏輯高位準，且自輸出端子Q輸出之輸出信號具有邏輯低位準時，邏輯閘325、327及329可輸出保持信號SHLD。當自反相輸出端子/Q輸出之反相輸出信號具有邏輯低位準，且自輸出端子Q輸出之輸出信號具有邏輯高位準時，邏輯閘325、327及329可輸出喚醒信號SAWK。

圖7是圖示圖3之時間差加法器中所包含之時間暫存器的再一實例之電路圖。

參看圖7，時間暫存器300c包含第一反相器310、反相器控制單元320c、電容器330及輸出單元340。除了反相器控制單元320c中所包含之選擇器P4、N4、P5及N5之組態及操作之外，圖7之時間暫存器300c可具有與圖4之時間暫存器300a類似或實質上類似之組態且可執行與圖4之時間暫存器300a類似或實質上類似之操作。

反相器控制單元320c可回應於保持信號SHLD而停用第一反相器310，且反相器控制單元320c可回應於喚醒信號SAWK而啟動第一反相器310。反相器控制單元320c可包含第二PMOS電晶體P2、第二NMOS電晶體N2、D型正反器323及選擇器P4、N4、P5及N5。

選擇器P4、N4、P5及N5可藉由傳輸閘P4、N4、P5及N5來實施。舉例而言，選擇器P4、N4、P5及N5可包含第一傳輸閘P4及N4以及第二傳輸閘P5及N5。當自D型正反器323之反相輸出端子/Q輸出之反相輸出信號具有邏輯高位準且自D型正反器323之輸出端子Q輸出之輸出信號具有邏輯低位準時，第一傳輸閘P4及N4可輸出保持信號SHLD。第一傳輸閘P4及N4可包含第四PMOS電晶體P4以及第四NMOS電晶體N4，其中第四PMOS電晶體P4包含耦接至輸出端子Q之閘極，第四NMOS電晶體N4包含耦接至反相輸出端子/Q之閘極。當自反相輸出端子/Q輸出之反相輸出信號具有邏輯低位準且自輸出端子Q輸出之輸出信號具有邏輯高位準時，第二傳輸閘P5及N5可輸出喚醒信號SAWK。第二傳輸閘P5及N5可包含第五PMOS電晶體P5以及第五NMOS電晶體N5，其中第五PMOS電晶體P5包含耦接至反相輸出端子/Q之閘極，第五NMOS電晶體N5包含耦接至輸出端子Q之閘極。

圖8是圖示圖3之時間差加法器中所包含之時間暫存器的又一實例之電路圖。

參看圖8，時間暫存器300d包含第一反相器310、反 相器控制單元320、電容器330及輸出單元350。除了輸出單元350之組態及操作之外，圖8之時間暫存器300d可具有與圖4之時間暫存器300a類似或實質上類似之組態且可執行與圖4之時間暫存器300a類似或實質上類似之操作。根據範例實施例，反相器控制單元320可實施為圖4之反相器控制單元320a、圖6之反相器控制單元320b、圖7之反相器控制單元320c，或其類似者。

輸出單元350可基於電容器330之電壓(亦即，中間節點NMID之電壓)來產生輸出信號SOUT。舉例而言，輸出單元350可實施為比較器350。比較器350可包含接收參考電壓VREF之非反相輸入端子、接收電容器330之電壓的反相輸入端子，及輸出輸出信號SOUT之輸出端子。當電容器330之電壓低於參考電壓VREF時，比較器350可產生具有邏輯高位準之輸出信號SOUT。根據範例實施例，可自外部電路或裝置接收參考電壓VREF，或者，時間暫存器300d可包含產生參考電壓VREF之電路。參考電壓VREF可低於電源電壓。舉例而言，參考電壓VREF可為電源電壓之約五分之一。

圖9A是用於描述圖3之時間差加法器之操作之實例的時序圖。圖9A圖示以下實例，其中第一輸入信號SIN1與第二輸入信號SIN2具有正的第一時間差TD1，且第三輸入信號SIN3與第四輸入信號SIN4具有正的第二時間差TD2。

參看圖3及圖9A，可將第一輸入信號SIN1施加至第 一時間暫存器230之第一輸入端子IN1。可藉由第一偏移延遲單元220使第二輸入信號SIN2延遲了偏移時間Toff，且接著可將第二輸入信號SIN2作為第一保持信號SHLD1施加至第一時間暫存器230之第一保持端子HLD1。因此，第一輸入信號SIN1及第一保持信號SHLD1可具有時間差TD1+Toff，時間差TD1+Toff等於或實質上等於偏移時間Toff加上第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1。

第四輸入信號SIN4可施加至第二時間暫存器270之第二輸入端子IN2。可藉由第二偏移延遲單元230使第三輸入信號SIN3延遲了偏移時間Toff，且接著可將第三輸入信號SIN3作為第二保持信號SHLD2施加至第二時間暫存器270之第二保持端子HLD2。因此，第四輸入信號SIN4及第二保持信號SHLD2可具有時間差-TD2+Toff，時間差-TD2+Toff等於偏移時間Toff減去第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差TD2。

回應於喚醒信號SAWK，第一時間暫存器230可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段Tdis-TD1-Toff之後具有上升邊緣。第一時間段Tdis-TD1-Toff可等於或實質上等於放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差TD1+Toff。亦即，例如，喚醒信號SAWK及第一輸出信號SOUT1可具有時間差Tdis-TD1-Toff，時間差Tdis-TD1-Toff 是藉由自放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差TD1+Toff而獲得。

回應於喚醒信號SAWK，第二時間暫存器270可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段Tdis+TD2-Toff之後具有上升邊緣。第二時間段Tdis+TD2-Toff可等於或實質上等於放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差-TD2+Toff。亦即，例如，喚醒信號SAWK及第二輸出信號SOUT2可具有時間差Tdis+TD2-Toff，時間差Tdis+TD2-Toff是藉由自放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差-TD2+Toff而獲得。

第一偏移延遲單元220及第二偏移延遲單元260可具有相同或實質上相同之偏移時間Toff，且第一時間暫存器230及第二時間暫存器270可具有相同或實質上相同之放電時間Tdis。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差TD2的總和TD1+TD2，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差Tdis+TD2-Toff減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差 Tdis-TD1-Toff(亦即，(Tdis+TD2-Toff)-(Tdis-TD1-Toff)=TD2+TD1)。

如上所述，根據範例實施例之時間差加法器200a可將輸入信號SIN1、SIN2、SIN3及SIN4之間的時間差TD1及TD2準確地相加。

圖9B是用於描述圖3之時間差加法器之操作之另一實例的時序圖。圖9B圖示以下實例，其中第一輸入信號SIN1及第二輸入信號SIN2具有負的第一時間差-TD1，且第三輸入信號SIN3及第四輸入信號SIN4具有負的第二時間差-TD2。

參看圖3及圖9B，可將第一輸入信號SIN1施加至第一時間暫存器230之第一輸入端子IN1。可藉由第一偏移延遲單元220使第二輸入信號SIN2延遲了偏移時間Toff，且接著可將第二輸入信號SIN2作為第一保持信號SHLD1施加至第一時間暫存器230之第一保持端子HLD1。因此，第一輸入信號SIN1及第一保持信號SHLD1可具有時間差-TD1+Toff，時間差-TD1+Toff等於或實質上等於偏移時間Toff加上第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差-TD1。

第四輸入信號SIN4可施加至第二時間暫存器270之第二輸入端子IN2。可藉由第二偏移延遲單元230使第三輸入信號SIN3延遲了偏移時間Toff，且接著可將第三輸入信號SIN3作為第二保持信號SHLD2施加至第二時間暫存器270之第二保持端子HLD2。因此，第四輸入信號SIN4 及第二保持信號SHLD2可具有時間差TD2+Toff，時間差TD2+Toff等於或實質上等於偏移時間Toff減去第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差-TD2。

回應於喚醒信號SAWK，第一時間暫存器230可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段Tdis+TD1-Toff之後具有上升邊緣。第一時間段Tdis+TD1-Toff可等於或實質上等於放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差-TD1+Toff。亦即，例如，喚醒信號SAWK及第一輸出信號SOUT1可具有時間差Tdis+TD1-Toff，時間差Tdis+TD1-Toff是藉由自放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差-TD1+Toff而獲得。

回應於喚醒信號SAWK，第二時間暫存器270可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段Tdis-TD2-Toff之後具有上升邊緣。第二時間段Tdis-TD2-Toff可等於或實質上等於放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差TD2+Toff。亦即，例如，喚醒信號SAWK及第二輸出信號SOUT2可具有時間差Tdis-TD2-Toff，時間差Tdis-TD2-Toff是藉由自放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差TD2+Toff而獲得。

第一偏移延遲單元220及第二偏移延遲單元260可具有相同或實質上相同之偏移時間Toff，且第一時間暫存器230及第二時間暫存器270可具有相同或實質上相同之放電時間Tdis。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差-TD1與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差-TD2的總和-TD1-TD2，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差Tdis-TD2-Toff減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差Tdis+TD1-Toff(亦即，(Tdis-TD2-Toff)-(Tdis+TD1-Toff)=(-TD2)+(-TD1))。

如上所述，根據範例實施例之時間差加法器200a可將輸入信號SIN1、SIN2、SIN3及SIN4之間的時間差-TD1及-TD2準確地相加。

儘管圖9A及圖9B圖示以下時間差加法之實例，即，將第一輸入信號SIN1之上升邊緣與第二輸入信號SIN2之上升邊緣之間的第一時間差與第三輸入信號SIN3之上升邊緣與第四輸入信號SIN4之上升邊緣之間的第二時間差相加，但在其他範例實施例中，時間差加法器可執行以下時間差加法，即，將第一輸入信號SIN1之下降邊緣與第二輸入信號SIN2之下降邊緣之間的第三時間差與第三輸入信號SIN3之下降邊緣與第四輸入信號SIN4之下降邊緣 之間的第四時間差相加。在又一些範例實施例中，時間差加法器可執行針對上升邊緣之時間差加法及針對下降邊緣之時間差加法。

圖10是圖示根據範例實施例之時間差加法器之方塊圖。

參看圖10，時間差加法器200b包含第一暫存器單元210b及第二暫存器單元250b。時間差加法器200b可能不包含圖3中所示之第一偏移延遲單元220及第二偏移延遲單元260。時間差加法器200b可接收具有正時間差之第一輸入信號SIN1及第二輸入信號SIN2以及具有負時間差之第三輸入信號SIN3及第四輸入信號SIN4。

第一暫存器單元210b可接收第一輸入信號SIN1及第二輸入信號SIN2，且第一暫存器單元210b可回應於喚醒信號SAWK而產生第一輸出信號SOUT1。第一暫存器單元210b可包含第一時間暫存器230。第一時間暫存器230可包含接收第一輸入信號SIN1之第一輸入端子IN1、接收第二輸入信號SIN2之第一保持端子HLD1、接收喚醒信號SAWK之第一喚醒端子AWK1，及輸出第一輸出信號SOUT1之第一輸出端子OUT1。

第二暫存器單元250b可接收第三輸入信號SIN3及第四輸入信號SIN4，且第二暫存器單元250b可回應於喚醒信號SAWK而產生第二輸出信號SOUT2。第二暫存器單元250b可包含第二時間暫存器270。第二時間暫存器270可包含接收第四輸入信號SIN4之第二輸入端子IN2、接收 第三輸入信號SIN3之第二保持端子HLD2、接收喚醒信號SAWK之第二喚醒端子AWK2，及輸出第二輸出信號SOUT2之第二輸出端子OUT2。

根據範例實施例，第一時間暫存器230及第二時間暫存器270中之一者可實施為圖4之時間暫存器300a、圖6之時間暫存器300b、圖7之時間暫存器300c、圖8之時間暫存器300d，或其類似者。

回應於喚醒信號SAWK，第一時間暫存器230可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段之後具有上升邊緣。第一時間段可等於或實質上等於放電時間減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差。亦即，例如，喚醒信號SAWK與第一輸出信號SOUT1之間的時間差可藉由自放電時間減去第一時間差而獲得。

回應於喚醒信號SAWK，第二時間暫存器270可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段之後具有上升邊緣。第二時間段可等於或實質上等於放電時間加上第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差。亦即，例如，喚醒信號SAWK與第二輸出信號SOUT2之間的時間差可藉由將第二時間差與放電時間相加而獲得。

第一時間暫存器230之放電時間可與第二時間暫存器 270之放電時間相同或實質上相同。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差的總和，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差。

如上所述，根據範例實施例之時間差加法器200b可輸出具有時間差之第一輸出信號SOUT1及第二輸出信號SOUT2，所述時間差對應於第一時間差與第二時間差之總和。

圖11是用於描述圖10之時間差加法器之操作之實例的時序圖。圖11圖示以下實例，其中第一輸入信號SIN1與第二輸入信號SIN2具有正的第一時間差TD1，且第三輸入信號SIN3與第四輸入信號SIN4具有負的第二時間差-TD2。

參看圖10及圖11，第一輸入信號SIN1可施加至第一時間暫存器230之第一輸入端子IN1，且第二輸入信號SIN2可施加至第一時間暫存器230之第一保持端子HLD1。第四輸入信號SIN4可施加至第二時間暫存器270之第二輸入端子IN2，且第三輸入信號SIN3可施加至第二時間暫存器270之第二保持端子HLD2。

回應於喚醒信號SAWK，第一時間暫存器230可輸出 第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段Tdis-TD1之後具有上升邊緣。第一時間段Tdis-TD1可等於或實質上等於放電時間Tdis減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1。亦即，例如，喚醒信號SAWK及第一輸出信號SOUT1可具有時間差Tdis-TD1，時間差Tdis-TD1是藉由自放電時間Tdis減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1而獲得。

回應於喚醒信號SAWK，第二時間暫存器270可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段Tdis-TD2之後具有上升邊緣。第二時間間隔Tdis-TD2可等於或實質上等於放電時間Tdis加上第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差-TD2。亦即，例如，喚醒信號SAWK及第二輸出信號SOUT2可具有時間差Tdis-TD2，時間差Tdis-TD2是藉由將第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差-TD2與放電時間Tdis相加而獲得。

第一時間暫存器230與第二時間暫存器270可具有相同或實質上相同之放電時間Tdis。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1與第三輸入信號SIN3與第四輸入信號SIN4之間的第 二時間差-TD2的總和TD1-TD2，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差Tdis-TD2減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差Tdis-TD1(亦即，(Tdis-TD2)-(Tdis-TD1)=-TD2+TD1)。

如上所述，根據範例實施例之時間差加法器200b可將輸入信號SIN1、SIN2、SIN3及SIN4之間的時間差TD1及-TD2準確地相加。

圖12是圖示根據範例實施例之時間差加法器之方塊圖。

參看圖12，時間差加法器200c包含第一暫存器單元210c、第二暫存器單元250c及控制單元290。

第一暫存器單元210c可接收第一輸入信號SIN1及第二輸入信號SIN2，且第一暫存器單元210c可回應於喚醒信號SAWK而產生第一輸出信號SOUT1。第一暫存器單元210c可包含第一偏移延遲單元220及第一時間暫存器240。第一偏移延遲單元220可藉由使第二輸入信號SIN2延遲一段偏移時間來產生第一保持信號SHLD1。第一時間暫存器240可包含接收第一輸入信號SIN1之第一輸入端子IN1、接收第一保持信號SHLD1之第一保持端子HLD1、接收預充電信號SPRCH之第一預充電端子、接收喚醒信號SAWK之第一喚醒端子AWK1，及輸出第一輸出信號SOUT1之第一輸出端子OUT1。

第二暫存器單元250c可接收第三輸入信號SIN3及第四輸入信號SIN4，且第二暫存器單元250c可回應於喚醒信號SAWK而產生第二輸出信號SOUT2。第二暫存器單元250c可包含第二偏移延遲單元260及第二時間暫存器280。第二偏移延遲單元260可藉由使第三輸入信號SIN3延遲所述偏移時間來產生第二保持信號SHLD2。第二時間暫存器280可包含接收第四輸入信號SIN4之第二輸入端子IN2、接收第二保持信號SHLD2之第二保持端子HLD2、接收預充電信號SPRCH之第二預充電端子、接收喚醒信號SAWK之第二喚醒端子AWK2，及輸出第二輸出信號SOUT2之第二輸出端子OUT2。

控制單元290可產生預充電信號SPRCH及喚醒信號SAWK。舉例而言，控制單元290可藉由使第一至第四輸入信號SIN1、SIN2、SIN3及SIN4中之至少一者延遲及/或反相來產生預充電信號SPRCH及喚醒信號SAWK。在一些範例實施例中，控制單元290可產生預充電信號SPRCH及喚醒信號SAWK，使得預充電信號SPRCH在喚醒信號SAWK具有上升邊緣之後具有上升邊緣。

回應於喚醒信號SAWK，第一時間暫存器240可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段之後具有上升邊緣。第一時間段可等於或實質上等於放電時間減去偏移時間減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差。亦即，例如，喚醒信號SAWK 與第一輸出信號SOUT1之間的時間差可藉由自放電時間減去偏移時間且藉由自所述減法之結果進一步減去第一時間差來獲得。

回應於喚醒信號SAWK，第二時間暫存器280可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段之後具有上升邊緣。第二時間段可等於或實質上等於放電時間減去偏移時間加上第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差。亦即，例如，喚醒信號SAWK與第二輸出信號SOUT2之間的時間差可藉由自放電時間減去偏移時間且藉由將第二時間差與所述減法之結果相加來獲得。

第一偏移延遲單元220之偏移時間可與第二偏移延遲單元260之偏移時間相同或實質上相同。第一時間暫存器240之放電時間可與第二時間暫存器280之放電時間相同或實質上相同。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差的總和，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差。

如上所述，根據範例實施例之時間差加法器200c可 輸出具有時間差之第一輸出信號SOUT1及第二輸出信號SOUT2，所述時間差對應於第一時間差與第二時間差之總和。

圖13是圖示圖12之時間差加法器中所包含之時間暫存器的實例之電路圖。

參看圖13，時間暫存器400a包含下拉電晶體410、上拉電晶體460、下拉電晶體控制單元420、電容器430，及輸出單元440。在一些範例實施例中，圖12中所示之第一時間暫存器240及第二時間暫存器280中的每一者可實施為圖13之時間暫存器400a。

下拉電晶體410可耦接於中間節點NMID與接地電壓之間，且下拉電晶體410可藉由下拉電晶體控制單元420控制以對電容器430放電。舉例而言，下拉電晶體410可包含NMOS電晶體N6，NMOS電晶體N6包含接收下拉電晶體控制單元420之輸出信號的閘極、耦接至接地電壓之源極，及耦接至中間節點NMID之汲極。

上拉電晶體460可耦接於中間節點NMID與電源電壓之間，且上拉電晶體460可回應於預充電信號SPRCH而對電容器430充電。舉例而言，上拉電晶體460可包含PMOS電晶體P6，PMOS電晶體P6包含接收預充電信號SPRCH之閘極、耦接至電源電壓之源極，及耦接至中間節點NMID之汲極。

下拉電晶體控制單元420可回應於輸入信號SIN而導通下拉電晶體410，可回應於保持信號SHLD而關閉下拉 電晶體410，且可回應於喚醒信號SAWK而再次導通下拉電晶體410。下拉電晶體控制單元420可包含設定-重設閂鎖器421及OR閘427。

設定-重設閂鎖器421包含接收輸入信號SIN之設定端子S、接收保持信號SHLD之重設端子R，及輸出輸出信號之輸出端子Q。設定-重設閂鎖器421可包含第一“或非”(NOR)閘423及第二NOR閘425。第一NOR閘423可對輸入信號SIN及第二NOR閘425之輸出信號執行NOR運算，且第二NOR閘425可對保持信號SHLD及第一NOR閘423之輸出信號執行NOR運算。

在輸入信號SIN具有邏輯高位準且保持信號SHLD具有邏輯低位準時，設定-重設閂鎖器421可輸出具有邏輯高位準之輸出信號。在保持信號SHLD具有邏輯高位準時，設定-重設閂鎖器421可輸出具有邏輯低位準之輸出信號，而不管輸入信號SIN之邏輯位準。另外，在輸入信號SIN及保持信號SHLD均具有邏輯低位準時，設定-重設閂鎖器421可輸出邏輯位準與先前輸出信號之邏輯位準相同的輸出信號。

OR閘427可對自設定-重設閂鎖器421之輸出端子Q輸出之輸出信號及喚醒信號SAWK執行OR運算。OR閘427之輸出端子可耦接至下拉電晶體410之閘極，且下拉電晶體410可藉由OR閘427之輸出信號控制。

電容器430可藉由上拉電晶體460被充電，且電容器430可藉由下拉電晶體410被放電。電容器430可包含耦 接至中間節點NMID之第一電極及耦接至接地電壓之第二電極。舉例而言，在上拉電晶體460被導通時，電容器430之第一電極可經由上拉電晶體460而電性耦接至電源電壓，且因此電容器430可被充電。在下拉電晶體410被導通時，電容器430之第一電極可經由下拉電晶體410而電性耦接至接地電壓，且因此電容器430可被放電。

輸出單元440可基於電容器430之電壓(亦即，中間節點NMID之電壓)來產生輸出信號SOUT。舉例而言，輸出單元440可包含反相器440。反相器440可包含PMOS電晶體P3及NMOS電晶體N3。當電容器430之電壓低於給定、所要或預定臨限電壓時，反相器440可輸出具有邏輯高位準之輸出信號SOUT。舉例而言，當電容器430之電壓低於PMOS電晶體P3之臨限電壓時，PMOS電晶體P3可被導通，且因此反相器440可輸出具有邏輯高位準之輸出信號SOUT。

在輸入信號SIN與保持信號SHLD之間的時間差期間可對電容器430放電，以儲存關於輸入信號SIN與保持信號SHLD之間的時間差的資訊。舉例而言，可回應於輸入信號SIN之上升邊緣來開始電容器430之放電，且可回應於保持信號SHLD之上升邊緣來停止電容器430之放電，使得在輸入信號SIN與保持信號SHLD之間的時間差期間可對電容器330放電。另外，可回應於喚醒信號SAWK之上升邊緣來重新開始電容器430之放電。因此，在與喚醒信號SAWK之上升邊緣相隔給定、所要或預定時間段之 後，電容器430之電壓可變得低於臨限電壓(例如，PMOS電晶體P3之臨限電壓)，且所述時間段可根據輸入信號SIN與保持信號SHLD之間的時間差來確定。當電容器430之電壓變得低於臨限電壓時，輸出單元440可輸出具有邏輯高位準之輸出信號SOUT。因此，在根據相對於喚醒信號SAWK之上升邊緣的時間差確定的時間段之後，輸出信號SOUT可具有上升邊緣。因此，輸出信號SOUT具有上升邊緣之時間點可根據輸入信號SIN與保持信號SHLD之間的時間差來確定。

舉例而言，設定-重設閂鎖器421可回應於輸入信號SIN之上升邊緣而輸出具有邏輯高位準之輸出信號，且OR閘427可回應於設定-重設閂鎖器421之具有邏輯高位準的輸出信號而輸出具有邏輯高位準之輸出信號。可回應於OR閘427之具有邏輯高位準的輸出信號而導通下拉電晶體410，且可藉由導通之下拉電晶體410來開始電容器430之放電。

設定-重設閂鎖器421可回應於保持信號SHLD之上升邊緣而輸出具有邏輯低位準之輸出信號，且OR閘427可回應於設定-重設閂鎖器421之具有邏輯低位準的輸出信號且具有邏輯低位準的喚醒信號SAWK而輸出具有邏輯低位準之輸出信號。可回應於OR閘427之具有邏輯低位準的輸出信號而關閉下拉電晶體410，且可藉由關閉之下拉電晶體410來停止電容器430之放電。

OR閘427可回應於喚醒信號SAWK之上升邊緣而輸 出具有邏輯高位準之輸出信號。可回應於OR閘427之具有邏輯高位準的輸出信號而導通下拉電晶體410，且可藉由導通之下拉電晶體410來重新開始電容器430之放電。在重新開始電容器430之放電之後，在電容器430之電壓或中間節點NMID之電壓變成低於臨限電壓時，輸出單元440可輸出具有邏輯高位準之輸出信號SOUT。

因此，回應於喚醒信號SAWK，在根據輸入信號SIN與保持信號SHLD之間的時間差確定的時間點時，時間暫存器400a可輸出具有上升邊緣之輸出信號SOUT。

圖14是圖示圖12之時間差加法器中所包含之控制單元的實例之電路圖。

參看圖14，控制單元290包含第一反相器291、喚醒延遲單元292、第一設定-重設閂鎖器293、預充電延遲單元296、第二設定-重設閂鎖器297及第二反相器298。

第一反相器291可藉由使輸入信號SIN反相來產生輸入信號SIN之反相信號。根據範例實施例，輸入信號SIN可為圖12之第一輸入信號SIN1、圖12之第二輸入信號SIN2、圖12之第三輸入信號SIN3、圖12之第四輸入信號SIN4，或另一信號。第一反相器291可將輸入信號SIN之反相信號提供至喚醒延遲單元292及第一設定-重設閂鎖器293。

喚醒延遲單元292及第一設定-重設閂鎖器293可形成喚醒脈衝產生器。喚醒延遲單元292可使輸入信號SIN之反相信號延遲了第一延遲時間。在一些範例實施例中，喚 醒延遲單元292之第一延遲時間可設定為比時間暫存器之放電時間長。

第一設定-重設閂鎖器293可包含接收輸入信號SIN之反相信號的設定端子S、接收喚醒延遲單元292之輸出信號的重設端子R，及輸出喚醒信號SAWK之輸出端子Q。第一設定-重設閂鎖器293可產生喚醒信號SAWK，使得喚醒信號SAWK回應於輸入信號SIN之反相信號(例如，不被喚醒延遲單元292延遲之反相信號)的上升邊緣而具有上升邊緣，且喚醒信號SAWK回應於喚醒延遲單元292之輸出信號的上升邊緣而具有下降邊緣。因此，喚醒信號SAWK之脈寬，或喚醒信號SAWK之上升邊緣與喚醒信號SAWK之下降邊緣之間的時間間隔可對應於喚醒延遲單元292之第一延遲時間。

預充電延遲單元296及第二設定-重設閂鎖器297可形成預充電脈衝產生器。預充電延遲單元296可使喚醒延遲單元292之輸出信號延遲第二延遲時間。在一些範例實施例中，預充電延遲單元296之第二延遲時間可設定為比對時間暫存器中所包含之電容器實質上完全充電所需的時間長。

第二設定-重設閂鎖器297可包含接收喚醒延遲單元292之輸出信號的設定端子S、接收預充電延遲單元296之輸出信號的重設端子R，及輸出輸出信號之輸出端子Q。第二反相器298可藉由使第二設定-重設閂鎖器297之輸出信號反相來產生預充電信號SPRCH。

第二設定-重設閂鎖器297及第二反相器298可產生預充電信號SPRCH，使得預充電信號SPRCH回應於喚醒延遲單元292之輸出信號的上升邊緣而具有下降邊緣，且預充電信號SPRCH回應於預充電延遲單元296之輸出信號的上升邊緣而具有上升邊緣。因此，預充電信號SPRCH之下降邊緣與預充電信號SPRCH之上升邊緣之間的時間間隔可對應於預充電延遲單元296之第二延遲時間。

圖15是用於描述圖13之時間暫存器之操作的時序圖。

參看圖13、圖14及圖15，下拉電晶體控制單元420可回應於輸入信號SIN之上升邊緣而產生具有邏輯高位準之輸出信號。舉例而言，設定-重設閂鎖器421可回應於輸入信號SIN之上升邊緣而在輸出端子Q處輸出具有邏輯高位準之輸出信號，且OR閘427可回應於設定-重設閂鎖器421之具有邏輯高位準的輸出信號而輸出具有邏輯高位準之輸出信號。可回應於OR閘427之具有邏輯高位準的輸出信號而導通下拉電晶體410之NMOS電晶體N6。若NMOS電晶體N6被導通，則中間節點NMID，或電容器430之第一電極可經由NMOS電晶體N6而耦接至接地電壓，且因此電容器430可被放電。因此，可回應於輸入信號SIN之上升邊緣來對電容器430放電，且電容器430之電壓，或中間節點NMID之電壓V_NMID可減小。

下拉電晶體控制單元420可回應於保持信號SHLD之上升邊緣而產生具有邏輯低位準之輸出信號。舉例而言， 設定-重設閂鎖器421可回應於保持信號SHLD之上升邊緣而在輸出端子Q處輸出具有邏輯低位準之輸出信號，且OR閘427可回應於設定-重設閂鎖器421之具有邏輯低位準的輸出信號且具有邏輯低位準的喚醒信號SAWK而輸出具有邏輯低位準之輸出信號。可回應於OR閘427之具有邏輯低位準的輸出信號而關閉下拉電晶體410之NMOS電晶體N6。若NMOS電晶體N6被關閉，則電容器430之放電可停止。因此，可回應於保持信號SHLD之上升邊緣來停止電容器430之放電，且可停止電容器430之電壓之減小，或中間節點NMID之電壓V_NMID之減小。

控制單元290可回應於輸入信號SIN之下降邊緣而產生具有邏輯高位準之喚醒信號SAWK。喚醒信號SAWK可具有比時間暫存器400a之放電時間Tdis長的邏輯高週期Tawk。喚醒信號SAWK之脈寬，或邏輯高週期Tawk可對應於喚醒延遲單元292之第一延遲時間。

下拉電晶體控制單元420可回應於喚醒信號SAWK之上升邊緣而產生具有邏輯高位準之輸出信號。舉例而言，OR閘427可回應於喚醒信號SAWK之上升邊緣而輸出具有邏輯高位準之輸出信號。可回應於OR閘427之具有邏輯高位準的輸出信號而導通下拉電晶體410之NMOS電晶體N6。若NMOS電晶體N6被導通，則電容器430之放電可重新開始。因此，可回應於喚醒信號SAWK之上升邊緣來重新開始電容器430之放電，且電容器430之電壓減小，或中間節點NMID之電壓V_NMID可再次減小。

輸出單元440可基於電容器430之電壓或中間節點NMID之電壓V_NMID來輸出輸出信號SOUT。當中間節點NMID之電壓V_NMID變成低於給定、所要或預定臨限電壓VTH時，輸出單元440可輸出具有邏輯高位準之輸出信號SOUT。舉例而言，臨限電壓VTH可為PMOS電晶體P3之臨限電壓。因此，若中間節點NMID之電壓V_NMID變成低於PMOS電晶體P3之臨限電壓，則PMOS電晶體P3可被導通，且輸出信號SOUT可具有邏輯高位準。

在與喚醒信號SAWK之上升邊緣相隔給定、所要或預定時間段Tdis-TD-Toff之後，輸出信號SOUT可具有上升邊緣。時間段Tdis-TD-Toff可等於或實質上等於放電時間Tdis減去輸入信號SIN與保持信號SHLD之間的時間差TD+Toff。因此，輸出信號SOUT具有上升邊緣之時間點可根據輸入信號SIN與保持信號SHLD之間的時間差TD+Toff來確定。

控制單元290可回應於喚醒信號SAWK之下降邊緣而產生具有邏輯低位準之預充電信號SPRCH。預充電信號SPRCH可具有比對電容器430完全或實質上完全充電所需之時間長的邏輯低週期Tprch。預充電信號SPRCH之邏輯低週期Tprch可對應於預充電延遲單元296之第二延遲時間。

可回應於預充電信號SPRCH之下降邊緣來導通上拉電晶體460之PMOS電晶體P6。若PMOS電晶體P6被導 通，則中間節點NMID，或電容器430之第一電極可經由PMOS電晶體P6而耦接至電源電壓，且電容器430可被充電。

圖16是圖示圖12之時間差加法器中所包含之時間暫存器的另一實例之電路圖。

參看圖16，時間暫存器400b包含下拉電晶體410、上拉電晶體460、下拉電晶體控制單元420、電容器430，及輸出單元450。除了輸出單元450之組態及操作之外，圖16之時間暫存器400b可具有與圖13之時間暫存器400a類似或實質上類似之組態且可執行與圖13之時間暫存器400a類似或實質上類似之操作。

輸出單元450可基於電容器430之電壓(例如，中間節點NMID之電壓)來產生輸出信號SOUT。舉例而言，輸出單元450可實施為比較器450。比較器450可包含接收參考電壓VREF之非反相輸入端子、接收電容器430之電壓的反相輸入端子，及輸出輸出信號SOUT之輸出端子。根據範例實施例，可自外部電路或裝置接收參考電壓VREF，或者，時間暫存器400d可包含產生參考電壓VREF之電路。

圖17是用於描述圖12之時間差加法器之操作之實例的時序圖。圖17圖示以下實例，其中第一輸入信號SIN1與第二輸入信號SIN2具有正的第一時間差TD1，且第三輸入信號SIN3與第四輸入信號SIN4具有正的第二時間差TD2。

參看圖12及圖17，可將第一輸入信號SIN1施加至第一時間暫存器240之第一輸入端子IN1。可藉由第一偏移延遲單元220使第二輸入信號SIN2延遲了偏移時間Toff，且接著可將第二輸入信號SIN2作為第一保持信號SHLD1施加至第一時間暫存器240之第一保持端子HLD1。因此，第一輸入信號SIN1及第一保持信號SHLD1可具有時間差TD1+Toff，時間差TD1+Toff等於偏移時間Toff加上第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1。

第四輸入信號SIN4可施加至第二時間暫存器280之第二輸入端子IN2。可藉由第二偏移延遲單元260使第三輸入信號SIN3延遲了偏移時間Toff，且接著可將第三輸入信號SIN3作為第二保持信號SHLD2施加至第二時間暫存器280之第二保持端子HLD2。因此，第四輸入信號SIN4及第二保持信號SHLD2可具有時間差-TD2+Toff，時間差-TD2+Toff等於或實質上等於偏移時間Toff減去第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差TD2。

回應於喚醒信號SAWK，第一時間暫存器240可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段Tdis-TD1-Toff之後具有上升邊緣。第一時間段Tdis-TD1-Toff可等於放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差TD1+Toff。亦即，例如，喚醒信號SAWK及第一輸出信號SOUT1可具 有時間差Tdis-TD1-Toff，時間差Tdis-TD1-Toff是藉由自放電時間Tdis減去第一輸入信號SIN1與第一保持信號SHLD1之間的時間差TD1+Toff而獲得。

回應於喚醒信號SAWK，第二時間暫存器280可輸出第二輸出信號SOUT2，第二輸出信號SOUT2在與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段Tdis+TD2-Toff之後具有上升邊緣。第二時間段Tdis+TD2-Toff可等於或實質上等於放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差-TD2+Toff。亦即，例如，喚醒信號SAWK及第二輸出信號SOUT2可具有時間差Tdis+TD2-Toff，時間差Tdis+TD2-Toff是藉由自放電時間Tdis減去第四輸入信號SIN4與第二保持信號SHLD2之間的時間差-TD2+Toff而獲得。

第一偏移延遲單元220及第二偏移延遲單元260可具有相同或實質上相同之偏移時間Toff，且第一時間暫存器240及第二時間暫存器280可具有相同或實質上相同之放電時間Tdis。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差TD1與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差TD2的總和TD1+TD2，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差Tdis+TD2-Toff減去 喚醒信號SAWK與第一輸出信號SOUT1之間的時間差Tdis-TD1-Toff(例如，(Tdis+TD2-Toff)-(Tdis-TD1-Toff)=TD2+TD1)。

如上所述，根據範例實施例之時間差加法器200c可將輸入信號SIN1、SIN2、SIN3及SIN4之間的時間差TD1及TD2準確地相加。

圖18是圖示根據範例實施例之時間差加法器之方塊圖。

參看圖18，時間差加法器200d包含第一暫存器單元210d及第二暫存器單元250d。時間差加法器200d可不包含圖12中所示之第一偏移延遲單元220及第二偏移延遲單元260。時間差加法器200d可接收具有正時間差之第一輸入信號SIN1及第二輸入信號SIN2以及具有負時間差之第三輸入信號SIN3及第四輸入信號SIN4。

第一暫存器單元210d可接收第一輸入信號SIN1及第二輸入信號SIN2，且第一暫存器單元210d可回應於喚醒信號SAWK而產生第一輸出信號SOUT1。第一暫存器單元210d可包含第一時間暫存器240。第一時間暫存器240可包含接收第一輸入信號SIN1之第一輸入端子IN1、接收第二輸入信號SIN2之第一保持端子HLD1、接收預充電信號SPRCH之第一預充電端子PRCH1、接收喚醒信號SAWK之第一喚醒端子AWK1，及輸出第一輸出信號SOUT1之第一輸出端子OUT1。

第二暫存器單元250d可接收第三輸入信號SIN3及第 四輸入信號SIN4，且第二暫存器單元250d可回應於喚醒信號SAWK而產生第二輸出信號SOUT2。第二暫存器單元250d可包含第二時間暫存器280。第二時間暫存器280可包含接收第四輸入信號SIN4之第二輸入端子IN2、接收第三輸入信號SIN3之第二保持端子HLD2、接收預充電信號SPRCH之第二預充電端子PRCH2、接收喚醒信號SAWK之第二喚醒端子AWK2，及輸出第二輸出信號SOUT2之第二輸出端子OUT2。

根據範例實施例，第一時間暫存器240及第二時間暫存器280中之每一者可實施為圖13之時間暫存器400a、圖16之時間暫存器400b或其類似者。

控制單元290可產生預充電信號SPRCH及喚醒信號SAWK。舉例而言，控制單元290可藉由使第一至第四輸入信號SIN1、SIN2、SIN3及SIN4中之至少一者延遲及/或反相來產生預充電信號SPRCH及喚醒信號SAWK。

回應於喚醒信號SAWK，第一時間暫存器240可輸出第一輸出信號SOUT1，第一輸出信號SOUT1在與喚醒信號SAWK之上升邊緣相隔第一給定、所要或預定之時間段之後具有上升邊緣。第一時間段可等於或實質上等於放電時間減去第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差。亦即，例如，喚醒信號SAWK與第一輸出信號SOUT1之間的時間差可藉由自放電時間減去第一時間差而獲得。

回應於喚醒信號SAWK，第二時間暫存器280可輸出 第二輸出信號SOUT2，第二輸出信號SOUT2具有與喚醒信號SAWK之上升邊緣相隔第二給定、所要或預定之時間段之上升邊緣。第二時間段可等於或實質上等於放電時間加上第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差。亦即，例如，喚醒信號SAWK與第二輸出信號SOUT2之間的時間差可藉由將第二時間差與放電時間相加而獲得。

第一時間暫存器240之放電時間可與第二時間暫存器280之放電時間相同或實質上相同。因此，第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差可對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差與第三輸入信號SIN3與第四輸入信號SIN4之間的第二時間差的總和，其中第一輸出信號SOUT1與第二輸出信號SOUT2之間的時間差等於或實質上等於喚醒信號SAWK與第二輸出信號SOUT2之間的時間差減去喚醒信號SAWK與第一輸出信號SOUT1之間的時間差。

如上所述，根據範例實施例之時間差加法器200d可輸出具有時間差之第一輸出信號SOUT1及第二輸出信號SOUT2，所述時間差對應於第一時間差與第二時間差之總和。

圖19是圖示根據範例實施例之時間差累積器之圖。

參看圖19，時間差累積器500可回應於第一輸入信號IN1及第二輸入信號IN2而產生第一輸出信號OUT1及第二輸出信號OUT2。時間差累積器500可累積第一輸入信 號IN1與第二輸入信號IN2之間的時間差以產生具有累積時間差之第一輸出信號OUT1及第二輸出信號OUT2。舉例而言，若最初輸入具有第一時間差TD1之第一輸入信號IN1及第二輸入信號IN2，則時間差累積器500可產生具有第一時間差TD1之第一輸出信號OUT1及第二輸出信號OUT2。隨後，若輸入具有第二時間差TD2之第一輸入信號IN1及第二輸入信號IN2，則時間差累積器500可產生具有時間差TD1+TD2之第一輸出信號OUT1及第二輸出信號OUT2，時間差TD1+TD2對應於第一時間差TD1與第二時間差TD2之總和。其後，若輸入具有第三時間差TD3之第一輸入信號IN1及第二輸入信號IN2，則時間差累積器500可產生具有時間差TD1+TD2+TD3之第一輸出信號OUT1及第二輸出信號OUT2，時間差TD1+TD2+TD3對應於第一至第三時間差TD1、TD2及TD3之總和。根據範例實施例之時間差累積器500可包含在系統單晶片(SOC)中。

圖20是圖示根據範例實施例之時間差累積器之方塊圖。

參看圖20，時間差累積器500a包含第一時間差加法器510及延遲單元520a。

第一時間差加法器510可回應於第一輸入信號IN1、第二輸入信號IN2、第一先前輸出信號POUT1及第二先前輸出信號POUT2而產生第一輸出信號OUT1及第二輸出信號OUT2。第一時間差加法器510可將第一輸入信號IN1 與第二輸入信號IN2之間的第一時間差與第一先前輸出信號POUT1與第二先前輸出信號POUT2之間的第二時間差相加，以產生具有時間差之第一輸出信號OUT1及第二輸出信號OUT2，所述時間差對應於第一時間差與第二時間差之總和。第一先前輸出信號POUT1及第二先前輸出信號POUT2可為藉由時間差加法器510執行之先前時間差加法所產生的第一輸出信號OUT1及第二輸出信號OUT2。

根據範例實施例，第一時間差加法器510可實施為圖3之時間差加法器200a、圖10之時間差加法器200b、圖12之時間差加法器200c、圖18之時間差加法器200d，或其類似者。

延遲單元520a可藉由分別使第一輸出信號OUT1及第二輸出信號OUT2延遲來產生第一先前輸出信號POUT1及第二先前輸出信號POUT2。延遲單元520a可包含第二時間差加法器530。根據範例實施例，第二時間差加法器530可實施為圖3之時間差加法器200a、圖10之時間差加法器200b、圖12之時間差加法器200c、圖18之時間差加法器200d，或其類似者。

第二時間差加法器530可回應於第一輸出信號OUT1及第二輸出信號OUT2及實質上相同之兩個信號來產生第一先前輸出信號POUT1及第二先前輸出信號POUT2。第二時間差加法器530可將第一輸出信號OUT1與第二輸出信號OUT2之間的第三時間差與所述相同之兩個信號之間的第四時間差相加以產生具有時間差之第一先前輸出信號 POUT1及第二先前輸出信號POUT2，所述時間差對應於第三時間差與第四時間差之總和。所述相同之兩個信號在相同或實質上相同之時間點時可具有上升邊緣，且第四時間差可為時間差加法之單位元素“0”。因此，第一先前輸出信號POUT1與第二先前輸出信號POUT2之間的時間差可與第一輸出信號OUT1與第二輸出信號OUT2之間的第三時間差相同或實質上相同。因此，第二時間差加法器530可藉由分別使第一輸出信號OUT1及第二輸出信號OUT2延遲相同或實質上相同之延遲時間但未改變時間差來產生第一先前輸出信號POUT1及第二先前輸出信號POUT2。

雖然圖20圖示第一輸出信號OUT1用作相同之兩個信號的實例，但根據其他範例實施例，相同之兩個信號可為第二輸出信號OUT2、第一輸出信號OUT1之反相信號、第二輸出信號OUT2之反相信號，或另一信號。

圖21是圖示根據範例實施例之時間差累積器之方塊圖。

參看圖21，時間差累積器500b包含第一時間差加法器510及延遲單元520b。除了延遲單元520b之組態及操作之外，圖21之時間差累積器500b可具有與圖20之時間差累積器500a類似或實質上類似之組態且可執行與圖20之時間差累積器500a類似或實質上類似之操作。

延遲單元520b可藉由分別使第一輸出信號OUT1及第二輸出信號OUT2延遲來產生第一先前輸出信號POUT1及第二先前輸出信號POUT2。延遲單元520b可包含第一 延遲電路540及第二延遲電路550。

第一延遲電路540可藉由使第一輸出信號OUT1延遲來產生第一先前輸出信號POUT1，且第二延遲電路550可藉由使第二輸出信號OUT2延遲來產生第二先前輸出信號POUT2。第一延遲電路540之延遲時間可與第二延遲電路550之延遲時間相同或實質上相同。因此，第一延遲電路540及第二延遲電路550可藉由分別使第一輸出信號OUT1及第二輸出信號OUT2延遲相同或實質上相同之延遲時間來產生第一先前輸出信號POUT1及第二先前輸出信號POUT2。

圖22是圖示圖21之時間差累積器中所包含之延遲單元的實例的電路圖，且圖23是用於描述圖22之延遲單元中所包含之電晶體的配置之實例的圖。

參看圖22，延遲單元520b可包含第一延遲電路540及第二延遲電路550。第一延遲電路540可包含具有多個PMOS電晶體P11、P12、P13及P14以及多個NMOS電晶體N11、N12、N13及N14之多個反相器。第二延遲電路550可包含具有多個PMOS電晶體P21、P22、P23及P24以及多個NMOS電晶體N21、N22、N23及N24之多個反相器。第一延遲電路540及第二延遲電路550可具有相同或實質上相同數目個反相器，且第一延遲電路540及第二延遲電路550可具有相同或實質上相同之延遲時間。

如圖23中所示，第一延遲電路540中所包含之多個電晶體P11、P12、P13、P14、N11、N12、N13及N14以 及第二延遲電路550中所包含之多個電晶體P21、P22、P23、P24、N21、N22、N23及N24可交替地配置。舉例而言，第二延遲電路550之第一PMOS電晶體P21及第一NMOS電晶體N21可安置在第一延遲電路540之第一PMOS電晶體P11與第一NMOS電晶體N11之間，且第一延遲電路540之第二PMOS電晶體P12及第二NMOS電晶體N12可安置在第二延遲電路550之第二PMOS電晶體P22與第二NMOS電晶體N22之間。因為第一延遲電路540及第二延遲電路550之電晶體是交替地安置，所以由PVT變化導致的第一延遲電路540與第二延遲電路550之間的失配可減少。

圖24是圖示根據範例實施例之Σ-△(sigma-delta)時間至數位轉換器之方塊圖。

參看圖24，Σ-△時間至數位轉換器600a包含時間差加法器610、時間差累積器630、時域量化器650及數位至時間轉換器670。

時間差加法器610可自第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差減去第一回授信號SFEED1與第二回授信號SFEED2之間的第二時間差以產生具有第三時間差之第一加法信號SADD1及第二加法信號SADD2，所述第三時間差對應於第一時間差減去第二時間差。根據範例實施例，時間差加法器610可實施為圖3之時間差加法器200a、圖10之時間差加法器200b、圖12之時間差加法器200c、圖18之時間差加法器200d，或其 類似者。舉例而言，在時間差加法器610實施為圖3之時間差加法器200a之情況下，可將第一輸入信號SIN1施加至圖3之第一時間暫存器230之第一輸入端子IN1，可將第二輸入信號SIN2施加至圖3之第一偏移延遲單元220，可將第一回授信號SFEED1施加至圖3之第二時間暫存器270之第二輸入端子IN2，且可將第二回授信號SFEED2施加至圖3之第二偏移延遲單元260。亦即，第一回授信號SFEED1可對應於圖3之第四輸入信號SIN4，且第二回授信號SFEED2可對應於圖3之第三輸入信號SIN3。因此，時間差加法器610可執行時間差減法，即，自第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差減去第一回授信號SFEED1與第二回授信號SFEED2之間的第二時間差。

時間差累積器630可累積第一加法信號SADD1與第二加法信號SADD2之間的第三時間差以產生第一累積信號SACC1及第二累積信號SACC2。根據範例實施例，時間差累積器630可實施為圖20之時間差累積器500a、圖21之時間差累積器500b，或其類似者。

時域量化器650可將第一累積信號SACC1與第二累積信號SACC2之間的時間差轉換成數位輸出信號DOUT。根據範例實施例，數位輸出信號DOUT可為具有兩個位準之一個位元的信號，或者數位輸出信號DOUT可為具有三個或三個以上位準之兩個或兩個以上位元的信號。

數位至時間轉換器670可將數位輸出信號DOUT轉換成第一回授信號SFEED1及第二回授信號SFEED2。舉例而言，隨著數位輸出信號DOUT之值增加，數位至時間轉換器670可增加第一回授信號SFEED1與第二回授信號SFEED2之間的第二時間差。

在根據範例實施例之Σ-△時間至數位轉換器600a中，時間差加法器610可輸出第一時間差與第二時間差之間的差(例如，△)，時間差累積器630可累積(例如，Σ)此差，時域量化器650可將累積差轉換成數位值，且數位至時間轉換器670可將數位值轉換成第二時間差。亦即，例如，Σ-△時間至數位轉換器600a可藉由使用時間差加法器610、時間差累積器630、時域量化器650及數位至時間轉換器670以Σ-△方式執行時間至數位轉換。因此，根據範例實施例之Σ-△時間至數位轉換器600a可具有相對較高之解析度。

圖25是用於描述藉由圖24之Σ-△時間至數位轉換器執行之雜訊整型之圖。

參看圖25，根據範例實施例之Σ-△時間至數位轉換器可執行超取樣及雜訊整型。因為Σ-△時間至數位轉換器執行超取樣(oversampling)，所以量化雜訊可在寬頻帶上擴展，此導致信號頻帶中之量化雜訊的減少。另外，因為Σ-△時間至數位轉換器執行雜訊整型，所以量化雜訊可移動至未用頻帶。亦即，例如，Σ-△時間至數位轉換器可相對於量化雜訊操作為高通濾波器，藉此將量化雜訊移動至未用 頻帶。

因此，根據範例實施例之Σ-△時間至數位轉換器可減少雜訊，且可具有相對較高之解析度。

圖26是圖示圖24之Σ-△時間至數位轉換器中所包含之時域量化器之實例的方塊圖。

參看圖26，時域量化器650a包含延遲線651a、多個D型正反器653a及編碼器655。

延遲線651a可包含隨後延遲第一累積信號SACC1之N個延遲元件DELAY1、DELAY2及DELAYN，其中N為大於0之整數。可分別將自延遲元件DELAY1、DELAY2及DELAYN輸出之信號施加至D型正反器653a。D型正反器653a可回應於第二累積信號SACC2之上升邊緣而輸出N個輸出信號d1、d2及dN。因此，具有值“1”之輸出信號d1、d2及dN的數目可根據第一累積信號SACC1與第二累積信號SACC2之間的時間差來確定。

編碼器655可基於D型正反器653a之輸出信號d1、d2及dN而產生數位輸出信號DOUT。舉例而言，編碼器655可將為溫度計碼之輸出信號轉換成為二進位碼之數位輸出信號DOUT。

因此，時域量化器650a可產生對應於第一累積信號SACC1與第二累積信號SACC2之間的時間差的數位輸出信號DOUT。

圖27是圖示圖24之Σ-△時間至數位轉換器中所包含之時域量化器之另一實例的方塊圖。

參看圖27，時域量化器650b包含第一延遲線651b、第二延遲線652b、多個D型正反器653b及編碼器655。

第一延遲線651b可包含隨後延遲第一累積信號SACC1之N個延遲元件DELAY11、DELAY12及DELAY1N，其中N為大於0之整數。第二延遲線652b可包含隨後延遲第二累積信號SACC2之N個延遲元件DELAY21、DELAY22及DELAY2N。可分別將自第一延遲元件DELAY11、DELAY12及DELAY1N輸出之信號施加至D型正反器653b之資料端子，且可分別將自第二延遲元件DELAY21、DELAY22及DELAY2N輸出之信號施加至D型正反器653b之時脈端子。D型正反器653b可回應於分別自第二延遲元件DELAY21、DELAY22及DELAY2N輸出之信號而輸出N個輸出信號d1、d2及dN。因此，具有值“1”之輸出信號d1、d2及dN的數目可根據第一累積信號SACC1與第二累積信號SACC2之間的時間差來確定。

在一些範例實施例中，第一延遲線651b中所包含之每一延遲元件(delay cell)DELAY11、DELAY12及DELAY1N之第一延遲時間可比第二延遲線652b中所包含之每一延遲元件DELAY21、DELAY22及DELAY2N之第二延遲時間長。因為時間差可被轉換成以對應於第一延遲時間與第二延遲時間之間的差的時間為單位的數位值，所以時域量化器650b可具有相對較高之解析度。

編碼器655可基於D型正反器653b之輸出信號d1、 d2及dN而產生數位輸出信號DOUT。

因此，時域量化器650b可產生對應於第一累積信號SACC1與第二累積信號SACC2之間的時間差的數位輸出信號DOUT。

雖然圖26及圖27圖示根據範例實施例之Σ-△時間至數位轉換器中所包含之時域量化器的實例，然而，根據範例實施例之Σ-△時間至數位轉換器中所包含之時域量化器可不限於此。

圖28是圖示圖24之Σ-△時間至數位轉換器中所包含之數位至時間轉換器之實例的方塊圖。

參看圖28，數位至時間轉換器670a包含脈衝產生器671、延遲線673及多工器675。

脈衝產生器671可產生脈衝，且脈衝產生器671可輸出脈衝作為第一回授信號SFEED1。延遲線673可包含隨後延遲脈衝之M個延遲元件DELAY1、DELAY2及DELAYM，其中M為大於0之整數。多工器675可回應於數位輸出信號DOUT而輸出自延遲元件DELAY1、DELAY2及DELAYM輸出之輸出信號D1、D2及DM中之一者作為第二回授信號SFEED2。因此，數位至時間轉換器670a可產生具有時間差之第一回授信號SFEED1及第二回授信號SFEED2，所述時間差對應於數位輸出信號DOUT。

圖29是圖示圖24之Σ-△時間至數位轉換器中所包含之數位至時間轉換器之另一實例的方塊圖。

參看圖29，數位至時間轉換器670b包含脈衝產生器671、第一延遲元件672、第二延遲元件674、M個電容器C1、C2及CM，及M個開關SWS1、SWS2及SWSM。

脈衝產生器671可產生脈衝，且脈衝產生器671可輸出脈衝作為第一回授信號SFEED1。第一延遲元件672及第二延遲元件674可延遲脈衝，且第一延遲元件672及第二延遲元件674可輸出延遲脈衝作為第二回授信號SFEED2。M個電容器C1、C2及CM可耦接至在第一延遲元件672與第二延遲元件674之間的節點，且M個電容器C1、C2及CM可經由M個開關SWS1、SWS2及SWSM而耦接至接地電壓，其中M為大於0之整數。可回應於數位輸出信號DOUT而選擇性地導通或關閉M個開關SWS1、SWS2及SWSM，且可藉由M個開關SWS1、SWS2及SWSM而將M個電容器C1、C2及CM選擇性地電性耦接至第一延遲元件672及第二延遲元件674。因此，可藉由基於數位輸出信號DOUT調整耦接至第一延遲元件672及第二延遲元件674之電容器C1、C2及CM的容量來調整第一延遲元件672及第二延遲元件674之延遲時間。因此，數位至時間轉換器670b可產生具有時間差之第一回授信號SFEED1及第二回授信號SFEED2，所述時間差對應於數位輸出信號DOUT。

雖然圖28及圖29圖示根據範例實施例之Σ-△時間至數位轉換器中所包含之數位至時間轉換器的實例，然而，根據範例實施例之Σ-△時間至數位轉換器中所包含之數位 至時間轉換器可不限於此。

圖30是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

參看圖30，Σ-△時間至數位轉換器600b包含時間差加法器610、第一時間差累積器630、第二時間差累積器640、時域量化器650及數位至時間轉換器670。與圖24之Σ-△時間至數位轉換器600a相比，Σ-△時間至數位轉換器600b可更包含第二時間差累積器640。

第一時間差累積器630及第二時間差累積器640可形成二階累積器，且Σ-△時間至數位轉換器600b可為二階Σ-△時間至數位轉換器。雖然圖30圖示二階Σ-△時間至數位轉換器600b之實例，但在一些範例實施例中，Σ-△時間至數位轉換器600b可為三(或更高)階時間至數位轉換器。

根據範例實施例之Σ-△時間至數位轉換器600b可藉由包含二(或更高)階累積器而進一步減少信號頻帶中之量化雜訊。

圖31是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

參看圖31，Σ-△時間至數位轉換器600c包含時間差調整單元620、時間差累積器630及時域量化器650。與圖24之Σ-△時間至數位轉換器600a相比，Σ-△時間至數位轉換器600c可包含時間差調整單元620來代替時間差加法器610及數位至時間轉換器670。

時間差調整單元620可接收第一輸入信號SIN1、第二 輸入信號SIN2及數位輸出信號DOUT，且時間差調整單元620可藉由使第一輸入信號SIN1及第二輸入信號SIN2中之一者延遲對應於數位輸出信號DOUT之延遲時間來產生第一加法信號SADD1及第二加法信號SADD2。時間差調整單元620可產生具有時間差之第一加法信號SADD1及第二加法信號SADD2，所述時間差對應於第一輸入信號SIN1與第二輸入信號SIN2之間的第一時間差減去由數位輸出信號DOUT表示之第二時間差。

時間差累積器630可累積第一加法信號SADD1與第二加法信號SADD2之間的時間差以產生第一累積信號SACC1及第二累積信號SACC2。時域量化器650可將第一累積信號SACC1與第二累積信號SACC2之間的時間差轉換成數位輸出信號DOUT。

在根據範例實施例之Σ-△時間至數位轉換器600c中，時間差調整單元620可輸出第一時間差與第二時間差之間的差(例如，△)，時間差累積器630可累積(例如，Σ)此差，且時域量化器650可將累積差轉換成數位值。亦即，Σ-△時間至數位轉換器600c可藉由使用時間差調整單元620、時間差累積器630及時域量化器650以Σ-△方式執行時間至數位轉換。因此，根據範例實施例之Σ-△時間至數位轉換器600c可具有相對較高之解析度。

圖32是圖示圖31之Σ-△時間至數位轉換器之實例的方塊圖。

參看圖32，Σ-△時間至數位轉換器700a包含時間差 調整單元720a、時間差累積器730及時域量化器750。Σ-△時間至數位轉換器700a可輸出具有一個位元之數位輸出信號DOUT。

時間差調整單元720a可包含第一延遲單元721a、第一選擇器726a、第二延遲單元722a及第二選擇器727a。第一延遲單元721a可延遲第一輸入信號SIN1，且第一選擇器726a可回應於數位輸出信號DOUT而選擇性地輸出第一輸入信號SIN1或第一延遲單元721a之輸出信號作為第一加法信號SADD1。第二延遲單元722a可延遲第二輸入信號SIN2，且第二選擇器727a可回應於數位輸出信號DOUT而選擇性地輸出第二輸入信號SIN2或第二延遲單元722a之輸出信號作為第二加法信號SADD2。

舉例而言，若數位輸出信號DOUT具有值“0”，則第一選擇器726a可輸出第一輸入信號SIN1作為第一加法信號SADD1，且第二選擇器727a可輸出第二延遲單元722a之輸出信號作為第二加法信號SADD2，所述輸出信號相對於第二輸入信號SIN2延遲了一段延遲時間。因此，時間差調整單元720a可回應於數位輸出信號DOUT具有值0而產生具有時間差之第一加法信號SADD1及第二加法信號SADD2，所述時間差比第一輸入信號SIN1與第二輸入信號SIN2之間的時間差長。

若數位輸出信號DOUT具有值“1”，則第一選擇器726a可輸出第一延遲單元721a之輸出信號作為第一加法信號SADD1，所述輸出信號相對於第一輸入信號SIN1延 遲了所述延遲時間，且第二選擇器727a可輸出第二輸入信號SIN2作為第二加法信號SADD2。因此，時間差調整單元720a可回應於數位輸出信號DOUT具有值1而產生具有時間差之第一加法信號SADD1及第二加法信號SADD2，所述時間差比第一輸入信號SIN1與第二輸入信號SIN2之間的時間差短。

因此，時間差調整單元720a可基於數位輸出信號DOUT之值而調整第一輸入信號SIN1與第二輸入信號SIN2之間的時間差，且時間差調整單元720a可產生具有經調整時間差之第一加法信號SADD1及第二加法信號SADD2。亦即，例如，時間差調整單元720a可產生具有經調整時間差之第一加法信號SADD1及第二加法信號SADD2，所述經調整時間差對應於第一輸入信號SIN1與第二輸入信號SIN2之間的時間差減去由數位輸出信號DOUT表示之時間差。

時間差累積器730可累積第一加法信號SADD1與第二加法信號SADD2之間的時間差以產生第一累積信號SACC1及第二累積信號SACC2。時域量化器750可將第一累積信號SACC1與第二累積信號SACC2之間的時間差轉換成數位輸出信號DOUT。

如上所述，Σ-△時間至數位轉換器700a可藉由使用時間差調整單元720a、時間差累積器730及時域量化器750以Σ-△方式執行時間至數位轉換。因此，根據範例實施例之Σ-△時間至數位轉換器700a可具有相對較高之解析度。

雖然圖32圖示以下實例，即，時間差調整單元720a在第一輸入信號SIN1之路徑及第二輸入信號SIN2之路徑中均包含延遲單元721a及722a以及選擇器726a及727a，但根據範例實施例，時間差調整單元720a可僅在第一輸入信號SIN1之路徑及第二輸入信號SIN2之路徑中之一者中包含延遲單元及選擇器。

圖33是圖示圖31之Σ-△時間至數位轉換器之另一實例的方塊圖。

參看圖33，Σ-△時間至數位轉換器700b包含時間差調整單元720b、時間差累積器730及時域量化器750。Σ-△時間至數位轉換器700b可輸出具有兩個位元之數位輸出信號DOUT。

時間差調整單元720b可包含第一延遲單元721b、第二延遲單元722b、第一選擇器726b、第三延遲單元723b、第四延遲單元724b及第二選擇器727b。第一延遲單元721b可使第一輸入信號SIN1延遲第一延遲時間，第二延遲單元722b可使第一輸入信號SIN1延遲第二延遲時間，且第一選擇器726b可回應於數位輸出信號DOUT而選擇性地輸出第一輸入信號SIN1、第一延遲單元721b之輸出信號或第二延遲單元722b之輸出信號作為第一加法信號SADD1。舉例而言，第二延遲時間可長達第一延遲時間之約三倍。第三延遲單元723b可使第二輸入信號SIN2延遲第二延遲時間，第四延遲單元724b可使第二輸入信號SIN2延遲第一延遲時間，且第二選擇器727b可回應於數位輸出 信號DOUT而選擇性地輸出第二輸入信號SIN2、第三延遲單元723b之輸出信號或第四延遲單元724b之輸出信號作為第二加法信號SADD2。

舉例而言，若數位輸出信號DOUT具有值“0”，則第一選擇器726b可輸出第一輸入信號SIN1作為第一加法信號SADD1，且第二選擇器727b可輸出第三延遲單元723b之輸出信號作為第二加法信號SADD2，所述輸出信號相對於第二輸入信號SIN2延遲了第二延遲時間。若數位輸出信號DOUT具有值“1”，則第一選擇器726b可輸出第一輸入信號SIN1作為第一加法信號SADD1，且第二選擇器727b可輸出第四延遲單元724b之輸出信號作為第二加法信號SADD2，所述輸出信號相對於第二輸入信號SIN2延遲了第一延遲時間。若數位輸出信號DOUT具有值“2”，則第一選擇器726b可輸出第一延遲單元721b之輸出信號作為第一加法信號SADD1，所述輸出信號相對於第一輸入信號SIN1延遲了第一延遲時間，且第二選擇器727b可輸出第二輸入信號SIN2作為第二加法信號SADD2。若數位輸出信號DOUT具有值“3”，則第一選擇器726b可輸出第二延遲單元722b之輸出信號作為第一加法信號SADD1，所述輸出信號相對於第一輸入信號SIN1延遲了第二延遲時間，且第二選擇器727b可輸出第二輸入信號SIN2作為第二加法信號SADD2。

因此，時間差調整單元720b可基於數位輸出信號DOUT之值而調整第一輸入信號SIN1與第二輸入信號 SIN2之間的時間差，且時間差調整單元720b可產生具有經調整時間差之第一加法信號SADD1及第二加法信號SADD2。亦即，例如，時間差調整單元720b可產生具有經調整時間差之第一加法信號SADD1及第二加法信號SADD2，所述經調整時間差對應於第一輸入信號SIN1與第二輸入信號SIN2之間的時間差減去由數位輸出信號DOUT表示之時間差。

如上所述，Σ-△時間至數位轉換器700b可藉由使用時間差調整單元720b、時間差累積器730及時域量化器750以Σ-△方式執行時間至數位轉換。因此，根據範例實施例之Σ-△時間至數位轉換器700b可具有相對較高之解析度。

雖然圖33圖示以下實例，即，時間差調整單元720b在第一輸入信號SIN1之路徑及第二輸入信號SIN2之路徑中均包含延遲單元721b、722b、723b及724b以及選擇器726b及727b，但根據範例實施例，時間差調整單元720b可僅在第一輸入信號SIN1之路徑及第二輸入信號SIN2之路徑中之一者中包含延遲單元及選擇器。

圖34是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

參看圖34，Σ-△時間至數位轉換器600d包含時間差調整單元620、第一時間差累積器630、第二時間差累積器640及時域量化器650。與圖31之Σ-△時間至數位轉換器600c相比，Σ-△時間至數位轉換器600d可更包含第二時間差累積器640。

第一時間差累積器630及第二時間差累積器640可形成二階累積器，且Σ-△時間至數位轉換器600d可為二階Σ-△時間至數位轉換器。雖然圖34圖示二階Σ-△時間至數位轉換器600d之實例，但在一些範例實施例中，Σ-△時間至數位轉換器600d可為三(或更高)階時間至數位轉換器。

根據範例實施例之Σ-△時間至數位轉換器600d可藉由包含二(或更高)階累積器而進一步減少量化雜訊。

圖35是圖示根據範例實施例之數位鎖相迴路之方塊圖。

參看圖35，數位鎖相迴路800包含Σ-△時間至數位轉換器600、數位迴路濾波器810、數位控制之振盪器820及除法器830。

Σ-△時間至數位轉換器600可包含時間差加法器、時間差累積器、時域量化器及數位至時間轉換器。Σ-△時間至數位轉換器600可產生數位時間差信號DOUT，數位時間差信號DOUT對應於參考輸入信號FREF與回授信號FFEED之間的時間差。Σ-△時間至數位轉換器600可藉由以Σ-△方式將時間差轉換成數位值而具有相對較高之解析度。根據範例實施例，參考輸入信號FREF可為自外部電路或裝置接收到之有線或無線信號，或參考輸入信號FREF可為藉由位於數位鎖相迴路800內部或外部之振盪器產生的振盪信號。舉例而言，參考輸入信號FREF可為藉由晶體振盪器產生之振盪信號。

根據範例實施例，Σ-△時間至數位轉換器600可實施 為圖24之Σ-△時間至數位轉換器600a、圖23之Σ-△時間至數位轉換器600b、圖31之Σ-△時間至數位轉換器600c、圖31之Σ-△時間至數位轉換器600d，或其類似者。

數位迴路濾波器810可藉由過濾數位時間差信號DOUT而產生數位控制信號DCON。數位迴路濾波器810可實施為低通濾波器。舉例而言，數位迴路濾波器810可具有以下轉移函數：α+β^＊z-1/(1-z-1)。

數位控制之振盪器820可回應於數位控制信號DCON而產生具有所要頻率之輸出信號FOUT。舉例而言，數位控制之振盪器820可回應於數位控制信號DCON而增加或減小輸出信號FOUT之頻率。

除法器830可藉由對輸出信號FOUT進行除法運算而產生回授信號FFEED。在一些範例實施例中，數位鎖相迴路800可不包含除法器830。在此種情況下，Σ-△時間至數位轉換器600可接收輸出信號FOUT作為回授信號FFEED。

因為數位鎖相迴路800包含具有相對較高解析度之Σ-△時間至數位轉換器600，所以數位鎖相迴路800可具有改良之抖動效能，且數位鎖相迴路800可更準確地產生具有所要頻率之輸出信號FOUT，即使在相對較低之電源電壓環境中仍如此。根據範例實施例之數位鎖相迴路800 可用在頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等中。

圖36是圖示根據範例實施例之包含Σ-△時間至數位轉換器之類比至數位轉換器的方塊圖。

參看圖36，類比至數位轉換器900包含類比至時間轉換單元910及Σ-△時間至數位轉換器600。

類比至時間轉換單元910可將類比信號轉換成具有時間差之第一輸入信號SIN1及第二輸入信號SIN2，所述時間差對應於類比信號之位準。

舉例而言，類比至時間轉換單元910可包含脈衝產生器911、斜波產生器913及比較器915。脈衝產生器911可產生脈衝、可給斜波產生器913提供脈衝以作為斜波開始信號，且可給Σ-△時間至數位轉換器600提供脈衝作為第一輸入信號SIN1。斜波產生器913可回應於斜波開始信號將斜波信號輸出至比較器915。比較器915可藉由將斜波信號與類比信號進行比較而產生第二輸入信號SIN2，第二輸入信號SIN2在對應於類比信號之位準之時間點時具有上升邊緣。

Σ-△時間至數位轉換器600可產生對應於第一輸入信號SIN1與第二輸入信號SIN2之間的時間差的數位信號。Σ-△時間至數位轉換器600可藉由以Σ-△方式將時間差轉換成數位值而具有相對較高之解析度。

由於類比至數位轉換器900包含具有相對較高之解析度的Σ-△時間至數位轉換器600，因此根據範例實施例之 類比至數位轉換器900可將類比信號更準確地轉換成數位信號，即使在相對較低之電源電壓環境中仍如此。

圖37是圖示根據範例實施例之包含Σ-△時間至數位轉換器之感測器的方塊圖。

參看圖37，感測器1000包含感測單元1010及Σ-△時間至數位轉換器600。

感測單元1010可感測物理量，諸如溫度、速度、質量、光強度等，且感測單元1010可產生具有時間差之第一輸入信號SIN1及第二輸入信號SIN2，所述時間差對應於所述物理量。

舉例而言，在感測器1000為溫度感測器之情況下，感測單元1010可包含脈衝產生器1011、溫度不敏感延遲線1013(或具有低的熱敏感性之延遲線)及溫度敏感延遲線1015(或具有高的熱敏感性之延遲線)。脈衝產生器1011可產生脈衝，且脈衝產生器1011可將脈衝提供至溫度不敏感延遲線1013及溫度敏感延遲線1015。溫度不敏感延遲線1013可使脈衝延遲了一段延遲時間，所述延遲時間不管溫度或獨立於溫度而恆定或實質上恆定，且溫度不敏感延遲線1013可輸出延遲脈衝作為第一輸入信號SIN1。溫度敏感延遲線1015可使脈衝延遲了一段延遲時間，所述延遲時間是根據溫度來調整的，且溫度敏感延遲線1015可輸出延遲脈衝作為第二輸入信號SIN2。因此，第一輸入信號SIN1與第二輸入信號SIN2之時間差可根據溫度來確定。

Σ-△時間至數位轉換器600可產生對應於第一輸入信 號SIN1與第二輸入信號SIN2之間的時間差的數位輸出信號DOUT。Σ-△時間至數位轉換器600可藉由以Σ-△方式將時間差轉換成數位值而具有相對較高之解析度。舉例而言，在感測器1000為溫度感測器之情況下，Σ-△時間至數位轉換器600可產生對應於所感測溫度之數位輸出信號DOUT。

由於感測器1000包含具有相對較高解析度之Σ-△時間至數位轉換器600，因此根據範例實施例之感測器1000可準確地產生對應於所感測物理量之數位輸出信號DOUT，即使在相對較低之電源電壓環境中仍如此。

圖38是圖示根據範例實施例之包含數位鎖相迴路之積體電路的方塊圖。

參看圖38，積體電路1100包含數位鎖相迴路800及內部電路1110。根據範例實施例，積體電路1100可為應用處理器(application processor；AP)、微處理器、中央處理單元(central processing unit；CPU)、特殊應用積體電路(application-specific integrated circuit；ASIC)、行動系統單晶片(SOC)、多媒體SOC、智慧卡，或其類似者。

數位鎖相迴路800可基於參考輸入信號FREF產生具有所要頻率或相位之輸出信號FOUT。根據範例實施例，參考輸入信號FREF可為自外部電路或裝置接收到之有線或無線信號，或參考輸入信號FREF可為藉由位於數位鎖相迴路800內部或外部之振盪器產生的振盪信號。數位鎖相迴路800可包含Σ-△時間至數位轉換器，所述Σ-△時間 至數位轉換器以Σ-△方式執行時間至數位轉換。因此，數位鎖相迴路800可具有改良之抖動效能，且數位鎖相迴路800可準確地產生具有所要頻率之輸出信號FOUT，即使在相對較低之電源電壓環境中仍如此。根據範例實施例之數位鎖相迴路800可用在頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等中。內部電路1110可基於輸出信號FOUT來操作。舉例而言，內部電路1110可使用輸出信號FOUT作為時脈信號以操作內部電路1110。

圖39是圖示根據範例實施例之包含數位鎖相迴路之收發器的方塊圖。

參看圖39，收發器1200包含天線1210、射頻(radio frequency；RF)單元1220及基頻處理器1230。

RF單元1220可將經由天線1210接收之無線信號轉換成基頻信號以給基頻處理器1230提供基頻信號，且RF單元1220可將自基頻處理器1230提供之基頻信號轉換成無線信號以經由天線1210傳輸無線信號。在一些範例實施例中，RF單元1220可直接地(或者間接地)將接收到之無線信號轉換成基頻信號。在其他範例實施例中，RF單元1220可首先將接收到之無線信號轉換成中頻(intermediate frequency；IF)信號，且RF單元1220可接著將IF信號轉換成基頻信號。在一些範例實施例中，RF單元1220可將接收到之無線信號轉換成同相基頻信號及正交基頻信號。

舉例而言，RF單元1220可包含開關1221、低雜訊放大器(low noise amplifier；LNA)1222、接收混頻器(reception mixer)1223、傳輸混頻器1224、功率放大器(power amplifier；PA)1225、本地振盪器(local oscillator；LO)1226，及第一數位鎖相迴路1227。在一些範例實施例中，RF單元1220可更包含用於移除雜訊或接收到之無線信號之頻帶外分量或用於移除待傳輸之無線信號之頻帶外混附分量(spurious component)的濾波器。根據範例實施例，RF單元1220可更包含可變增益放大器、低通濾波器等。

開關1221可將天線1210選擇性地耦接至接收路徑或傳輸路徑。LNA 1222可具有相對較低之雜訊指數以減少雜訊之影響，且LNA 1222可放大經由天線1210接收之無線信號。接收混頻器1223可藉由將由LNA 1222放大之無線信號與第一數位鎖相迴路1227之輸出信號混頻來將無線信號降頻轉換成基頻信號。傳輸混頻器1224可藉由將自基頻處理器1230提供之基頻信號與第一數位鎖相迴路1227之輸出信號混頻來將基頻信號增頻轉換成無線信號。PA 1225可放大藉由傳輸混頻器1224增頻轉換之無線信號，使得經由天線1210傳輸之無線信號具有比給定、所要或預定功率大的功率。

LO 1226可產生振盪信號。舉例而言，LO 1226可包含晶體振盪器。第一數位鎖相迴路1227可基於自LO 1226提供之振盪信號而產生具有所要頻率之輸出信號。第一數 位鎖相迴路1227可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第一數位鎖相迴路1227可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

基頻處理器1230可基於自RF單元1220接收到之基頻信號來執行資料處理，且基頻處理器1230可產生待傳輸之基頻信號以給RF單元1220提供待傳輸之基頻信號。舉例而言，基頻處理器1230可包含實體層處理器(physical layer processor；PHY)，實體層處理器用於藉由解調變自RF單元1220接收到之基頻信號來產生資料串流且用於藉由調變資料串流來產生基頻信號以待提供至RF單元1220。根據範例實施例，PHY可包含快速傅立葉轉換器(fast Fourier transformer；FFT)、解映射單元(demapper)、解交錯器、頻道解碼器等以解調變基頻信號，且PHY可包含頻道編碼器、交錯器、映射單元(mapper)、反向快速傅立葉轉換器(inverse fast Fourier transformer；IFFT)等以調變資料串流。

基頻處理器1230可包含第二數位鎖相迴路1231。舉例而言，基頻處理器1230可使用第二數位鎖相迴路1231之輸出信號作為用於操作基頻處理器1230之時脈信號。第二數位鎖相迴路1231可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第二數位鎖相迴路1231可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

圖40是圖示根據範例實施例之包含數位鎖相迴路之記憶體裝置的方塊圖。

參看圖40，記憶體裝置1300包含數位鎖相迴路1310、記憶體核心1320及資料輸出緩衝器1330。根據範例實施例，記憶體裝置1300可為動態隨機存取記憶體(dynamic random access memory；DRAM)、行動DRAM、靜態隨機存取記憶體(static random access memory；SRAM)、可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、快閃記憶體、相變隨機存取記憶體(phase change random access memory；PRAM)、電阻性隨機存取記憶體(resistance random access memory；RRAM)、奈米浮閘記憶體(nano floating gate memory；NFGM)、聚合物隨機存取記憶體(polymer random access memory；PoRAM)、磁性隨機存取記憶體(magnetic random access memory；MRAM)、鐵電隨機存取記憶體(ferroelectric random access memory；FRAM)等。舉例而言，記憶體裝置1300可為雙資料速率(double data rate；DDR)同步動態隨機存取記憶體(synchronous dynamic random access memory；SDRAM)或圖形雙資料速率(graphic double data rate；GDDR)同步動態隨機存取記憶體(synchronous dynamic random access memory；SDRAM)。

數位鎖相迴路1310可基於參考輸入信號FREF產生具有所要頻率之輸出信號FOUT。數位鎖相迴路1310可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，數位鎖相迴路1310可更準確地產生具有所要頻率之輸出信號FOUT，即使在相對較低之電源電壓環境中仍如此。

記憶體核心1320可執行寫入操作，所述寫入操作儲存自資料輸入緩衝器(未圖示)提供之資料，且記憶體核心1320可執行讀取操作，所述讀取操作將所儲存之資料DATA提供至資料輸出緩衝器1330。記憶體核心1320可基於數位鎖相迴路1310之輸出信號FOUT而執行寫入操作及/或讀取操作。記憶體核心1320可包含：記憶胞陣列，其具有用於儲存資料之多個記憶胞；列及行解碼器，其基於位址信號選擇記憶胞陣列之字線及位元線；及感測放大器，其感測選定記憶胞中所儲存之資料。

資料輸出緩衝器1330可回應於數位鎖相迴路1310之輸出信號FOUT而輸出自記憶體核心1320提供之資料DATA作為輸出資料DOUT。可使輸出資料DOUT與數位鎖相迴路1310之輸出信號FOUT同步，且可將輸出資料DOUT提供至諸如記憶體控制器之外部裝置。

圖41是圖示根據範例實施例之行動系統之方塊圖。

參看圖41，行動系統1400包含應用處理器1410、數據機1420、揮發性記憶體裝置1430、非揮發性記憶體裝置1440、使用者介面1450及電源供應器1460。根據範例實 施例，行動系統1400可為以下任何行動系統，諸如行動電話、智慧電話、平板電腦、膝上型電腦、個人數位助理(personal digital assistant；PDA)、攜帶型多媒體播放器(portable multimedia player；PMP)、數位攝影機、攜帶型遊戲控制台、音樂播放器、攝錄影機、視訊播放器、導航系統等。

應用處理器1410可執行多種應用，諸如網際網路瀏覽器、遊戲應用程式、視訊播放器應用程式等。應用處理器1410可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第一數位鎖相迴路1411。應用處理器1410可基於由第一數位鎖相迴路1411產生之時脈信號來操作。第一數位鎖相迴路1411可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第一數位鎖相迴路1411可更準確地產生具有所要頻率之時脈信號，即使在相對較低之電源電壓環境中仍如此。根據範例實施例，應用處理器1410可包含單一處理器核心或多個處理器核心。舉例而言，應用處理器1410可為多核心處理器，諸如雙核心處理器、四核心處理器、六核心處理器等。在一些範例實施例中，應用處理器1410可更包含位於應用處理器1410內部及/或外部之快取記憶體。

數據機1420可執行與外部裝置之有線或無線通信。舉例而言，數據機1420可執行通用串列匯流排(universal serial bus；USB)通信、乙太網通信、近場通信(near field communication；NFC)、射頻識別(radio frequency identification；RFID)通信、行動電信、記憶卡通信、無線網際網路、無線保真(wireless fidelity；Wi-Fi)、全球定位系統(global positioning system；GPS)、藍芽(Bluetooth；BT)、全球行動通信系統(global system for mobile communication；GSM)、通用封包無線電系統(general packet radio system；GPRS)、寬頻分碼多重存取(wideband code division multiple access；WCDMA)、高速上行鏈路/下行鏈路封包存取(HSxPA)等。數據機1420可包含基頻晶片組。數據機1420可更包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第二數位鎖相迴路1421。第二數位鎖相迴路1421可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第二數位鎖相迴路1421可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

揮發性記憶體裝置1430可儲存藉由應用處理器1410處理之指令/資料，或揮發性記憶體裝置1430可充當工作記憶體。舉例而言，揮發性記憶體裝置1430可藉由動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、行動DRAM或其類似者實施。揮發性記憶體裝置1430可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第三數位鎖相迴路1431。第三數位鎖相迴路1431可包含以Σ-△方式執行 時間至數位轉換的Σ-△時間至數位轉換器，且因此，第三數位鎖相迴路1431可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

非揮發性記憶體裝置1440可儲存用於啟動行動系統1400之啟動映像(boot image)。舉例而言，非揮發性記憶體裝置1440可藉由以下各記憶體實施：電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)、奈米浮閘記憶體(NFGM)、聚合物隨機存取記憶體(PoRAM)、磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)或其類似者。非揮發性記憶體裝置1440可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第四數位鎖相迴路1441。第四數位鎖相迴路1441可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第四數位鎖相迴路1441可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

使用者介面1450可包含諸如鍵盤、觸控式螢幕等之至少一輸入裝置及諸如顯示裝置、揚聲器等之至少一輸出裝置。電源供應器1460可給行動系統1400供應電力。在一些範例實施例中，行動系統1400可更包含攝影機影像處理器(camera image processor；CIS)、儲存裝置，諸如記憶卡、固態硬碟(solid state drive；SDD)、CD-ROM等。

根據範例實施例，行動系統1400及/或行動系統1400 之元件可以各種形式來封裝，諸如層疊封裝(package on package；PoP)、球狀柵格陣列(ball grid array；BGA)、晶片尺度封裝(chip scale package；CSP)、塑膠引線晶片載體(plastic leaded chip carrier；PLCC)、塑膠雙排型封裝(plastic dual in-line package；PDIP)、疊片中晶粒包裝(die in waffle pack)、晶圓中晶粒形式、板上晶片(chip on board；COB)、陶瓷雙排型封裝(ceramic dual in-line package；CERDIP)、塑膠公制方形扁平封裝(plastic metric quad flat pack；MQFP)、薄方形扁平封裝(thin quad flat pack；TQFP)、小外形IC(small outline IC；SOIC)、收縮型小外形封裝(shrink small outline package；SSOP)、薄小外形封裝(thin small outline package；TSOP)、系統級封裝(system in package；SIP)、多晶片封裝(multi chip package；MCP)、晶圓級製造封裝(wafer-level fabricated package；WFP)，或晶圓級處理堆疊封裝(wafer-level processed Stack package；WSP)。

圖42是圖示根據範例實施例之計算系統之方塊圖。

參看圖42，計算系統1500包含處理器1510、輸入/輸出集線器1520、輸入/輸出控制器集線器1530、至少一記憶體模組1540及圖形卡1550。根據範例實施例，計算系統1500可為任何計算系統，諸如個人電腦(personal computer；PC)、伺服器電腦、工作站、平板電腦、膝上型電腦、行動電話、智慧電話、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位攝影機、數位電視、機上盒、 音樂播放器、攜帶型遊戲控制台、導航裝置等。

處理器1510可執行特定計算及/或任務。舉例而言，處理器1510可為微處理器、中央處理單元(CPU)、數位信號處理器或其類似者。處理器1510可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第一數位鎖相迴路1511。處理器1510可基於由第一數位鎖相迴路1511產生之時脈信號來操作。第一數位鎖相迴路1511可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第一數位鎖相迴路1511可更準確地產生具有所要頻率之時脈信號，即使在相對較低之電源電壓環境中仍如此。根據範例實施例，處理器1510可包含單一處理器核心或多個處理器核心。舉例而言，處理器1510可為多核心處理器，諸如雙核心處理器、四核心處理器、六核心處理器等。雖然圖42圖示包含一個處理器1510之計算系統1500的實例，但根據範例實施例，計算系統1500可包含多個處理器。在一些範例實施例中，處理器1510可更包含位於處理器1510內部及/或外部之快取記憶體。

處理器1510可包含記憶體控制器(未圖示)，所述記憶體控制器控制記憶體模組1540之操作。處理器1510中所包含之記憶體控制器可被稱作整合式記憶體控制器(integrated memory controller；IMC)。記憶體控制器與記憶體模組1540之間的記憶體介面可藉由包含多個信號線之一個通道或藉由多個通道來實施。每一通道可耦接至至 少一記憶體模組1540。在一些範例實施例中，記憶體控制器可包含於輸入/輸出集線器1520中。包含記憶體控制器之輸入/輸出集線器1520可被稱作記憶體控制器集線器(memory controller hub；MCH)。

記憶體模組1540可包含多個記憶體裝置，所述多個記憶體裝置儲存自記憶體控制器提供之資料。記憶體模組1540可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第四數位鎖相迴路1541。在一些範例實施例中，第四數位鎖相迴路1541可安置在記憶體模組1540上，且第四數位鎖相迴路1541可用以操作記憶體控制器與記憶體裝置之間的緩衝器。在其他範例實施例中，數位鎖相迴路1541可安置在每一記憶體裝置上，且數位鎖相迴路1541可用以操作每一記憶體裝置。第四數位鎖相迴路1541可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第四數位鎖相迴路1541可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

輸入/輸出集線器1520可管理處理器1510與諸如圖形卡1550之裝置之間的資料傳送。輸入/輸出集線器1520可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第二數位鎖相迴路1521。第二數位鎖相迴路1521可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第二數位鎖相迴路1521可更準確地產生具有所要頻率之輸出信 號，即使在相對較低之電源電壓環境中仍如此。

輸入/輸出集線器1520可經由各種介面中之至少一者而耦接至處理器1510，介面諸如前端匯流排(front side bus；FSB)、系統匯流排、超傳輸(HyperTransport)、閃電資料傳輸(lightning data transport；LDT)、快速路徑互連(QuickPath interconnect；QPI)、共通系統介面(common system interface；CSI)等。雖然圖42圖示包含一個輸入/輸出集線器1520之計算系統1500的實例，但根據範例實施例，計算系統1500可包含多個輸入/輸出集線器。

輸入/輸出集線器1520可提供與裝置之各種介面。舉例而言，輸入/輸出集線器1520可提供加速圖形埠(accelerated graphics port；AGP)介面、快速周邊元件介面(peripheral component interface-express；PCIe)、通信串流傳輸架構(communications streaming architecture；CSA)介面等。

圖形卡1550可經由AGP或PCIe而耦接至輸入/輸出集線器1520。圖形卡1550可控制用於顯示影像之顯示裝置(未圖示)。圖形卡1550可包含內部處理器及內部記憶體以處理影像。圖形卡1550可更包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第五數位鎖相迴路1551。第五數位鎖相迴路1551可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第五數位鎖相迴路1551可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環 境中仍如此。在一些範例實施例中，輸入/輸出集線器1520可包含內部圖形裝置以及圖形卡1550或可包含內部圖形裝置代替圖形卡1550。內部圖形裝置可被稱作整合式圖形裝置，且包含記憶體控制器及內部圖形裝置之輸入/輸出集線器可被稱作圖形裝置及記憶體控制器集線器(graphics and memory controller hub；GMCH)。

輸入/輸出控制器集線器1530可執行資料緩衝及介面仲裁以有效地操作各種系統介面。輸入/輸出控制器集線器1530可包含用於頻率合成、時脈恢復、時脈產生、展頻、時脈分配、去歪斜、抖動及雜訊減少等的第三數位鎖相迴路1531。第三數位鎖相迴路1531可包含以Σ-△方式執行時間至數位轉換的Σ-△時間至數位轉換器，且因此，第三數位鎖相迴路1531可更準確地產生具有所要頻率之輸出信號，即使在相對較低之電源電壓環境中仍如此。

輸入/輸出控制器集線器1530可經由內部匯流排而耦接至輸入/輸出集線器1520。舉例而言，輸入/輸出控制器集線器1530可經由各種介面中之至少一者而耦接至輸入/輸出集線器1520，介面諸如直接媒體介面(direct media interface；DMI)、集線器介面、企業級南橋介面(enterprise Southbridge interface；ESI)、PCIe等。

輸入/輸出控制器集線器1530可提供與周邊裝置之各種介面。舉例而言，輸入/輸出控制器集線器1530可提供通用串列匯流排(USB)埠、串列進階附接技術(serial advanced technology attachment；SATA)埠、通用輸入/輸出 (general purpose input/output；GPIO)、低插腳計數(low pin count；LPC)匯流排、串列周邊介面(serial peripheral interface；SPI)、PCI、PCIe等。

在一些範例實施例中，處理器1510、輸入/輸出集線器1520及輸入/輸出控制器集線器1530可實施為單獨之晶片組或單獨之積體電路。在其他實施例中，處理器1510、輸入/輸出集線器1520及輸入/輸出控制器集線器1530中之至少兩者可實施為一個晶片組。

範例實施例可用在包含鎖相迴路之任何裝置或系統中，任何裝置或系統諸如行動電話、智慧電話、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位攝影機、數位電視、機上盒、音樂播放器、攜帶型遊戲控制台、導航裝置、個人電腦(PC)、伺服器電腦、工作站、平板電腦、膝上型電腦、智慧卡、印表機等。

前述內容說明了範例實施例且不被理解為其限制。雖然僅描述了少許範例實施例，但熟習此項技術者將容易瞭解，在本質上不脫離本發明概念之新穎教示及優點的情況下，範例實施例的許多修改為可能的。因此，所有此等修改意欲包含於如申請專利範圍中所界定的本發明概念之範疇內。因此，應理解，前述內容說明了各種範例實施例但不應被理解為限於所揭露之特定範例實施例，且所揭露範例實施例之修改以及其他範例實施例意欲包含於所附申請專利範圍之範疇內。

100、200a、200b、200c、200d、610‧‧‧時間差加法器

210a、210b、210c、210d‧‧‧第一暫存器單元

220‧‧‧第一偏移延遲單元

230、240‧‧‧第一時間暫存器

250a、250b、250c、250d‧‧‧第二暫存器單元

260‧‧‧第二偏移延遲單元

270、280‧‧‧第二時間暫存器

290‧‧‧控制單元

291、310‧‧‧第一反相器

292‧‧‧喚醒延遲單元

293‧‧‧第一設定-重設閂鎖器

296‧‧‧預充電延遲單元

297‧‧‧第二設定-重設閂鎖器

298‧‧‧第二反相器

300a、300b、300c、300d‧‧‧時間暫存器

320、320a、320b‧‧‧反相器控制單元

321‧‧‧選擇器

323‧‧‧D型正反器

325、327、329、330‧‧‧選擇器

340、350、440、450‧‧‧輸出單元

400a、400b‧‧‧時間暫存器

410‧‧‧下拉電晶體

420‧‧‧下拉電晶體控制單元

421‧‧‧設定-重設閂鎖器

423‧‧‧第一NOR閘

425‧‧‧第二NOR閘

427‧‧‧OR閘

430、C1、C2、CM‧‧‧電容器

460‧‧‧上拉電晶體

500、500a、500b、630、730‧‧‧時間差累積器

510‧‧‧第一時間差加法器

520a、520b‧‧‧延遲單元

530‧‧‧第二時間差加法器

540‧‧‧第一延遲電路

550‧‧‧第二延遲電路

600a、600b、600c、600d、700a、700b‧‧‧Σ-△時間至 數位轉換器

640‧‧‧第二時間差累積器

650‧‧‧時域量化器

650a、650b、750‧‧‧時域量化器

651a、673‧‧‧延遲線

651b‧‧‧第一延遲線

652b‧‧‧第二延遲線

653a、653b‧‧‧D型正反器

655‧‧‧編碼器

670、670a、670b‧‧‧數位至時間轉換器

671‧‧‧脈衝產生器

672‧‧‧第一延遲元件

674‧‧‧第二延遲元件

675‧‧‧多工器

720a、720b‧‧‧時間差調整單元

721a‧‧‧第一延遲單元

721b‧‧‧第一延遲單元

722a‧‧‧第二延遲單元

722b‧‧‧第二延遲單元

723b‧‧‧第三延遲單元

724b‧‧‧第四延遲單元

726a‧‧‧第一選擇器

726b‧‧‧第一選擇器

727a‧‧‧第二選擇器

727b‧‧‧第二選擇器

800‧‧‧數位鎖相迴路

810‧‧‧數位迴路濾波器

820‧‧‧數位控制之振盪器

830‧‧‧除法器

900‧‧‧類比至數位轉換器

910‧‧‧類比至時間轉換單元

911‧‧‧脈衝產生器

913‧‧‧斜波產生器

915‧‧‧比較器

1000‧‧‧感測器

1010‧‧‧感測單元

1011‧‧‧脈衝產生器

1013‧‧‧溫度不敏感延遲線

1015‧‧‧溫度敏感延遲線

1100‧‧‧積體電路

1200‧‧‧收發器

1210‧‧‧天線

1220‧‧‧射頻單元

1221‧‧‧開關

1222‧‧‧低雜訊放大器

1223‧‧‧接收混頻器

1224‧‧‧傳輸混頻器

1225‧‧‧功率放大器

1226‧‧‧本地振盪器

1227‧‧‧第一數位鎖相迴路

1230‧‧‧基頻處理器

1231‧‧‧第二數位鎖相迴路

1300‧‧‧記憶體裝置

1310‧‧‧數位鎖相迴路

1320‧‧‧記憶體核心

1330‧‧‧資料輸出緩衝器

1400‧‧‧行動系統

1410‧‧‧應用處理器

1411‧‧‧第一數位鎖相迴路

1420‧‧‧數據機

1421‧‧‧第二數位鎖相迴路

1430‧‧‧揮發性記憶體裝置

1431‧‧‧第三數位鎖相迴路

1440‧‧‧非揮發性記憶體裝置

1441‧‧‧第四數位鎖相迴路

1450‧‧‧使用者介面

1460‧‧‧電源供應器

1500‧‧‧計算系統

1510‧‧‧處理器

1511‧‧‧第一數位鎖相迴路

1520‧‧‧輸入/輸出集線器

1521‧‧‧第二數位鎖相迴路

1530‧‧‧輸入/輸出控制器集線器

1531‧‧‧第三數位鎖相迴路

1540‧‧‧記憶體模組

1541‧‧‧第四數位鎖相迴路

1550‧‧‧圖形卡

1551‧‧‧第五數位鎖相迴路

AWK1‧‧‧第一喚醒端子

AWK2‧‧‧第二喚醒端子

D‧‧‧資料端子

d1、D1、d2、D2、dN、DM、FOUT‧‧‧輸出信號

DATA‧‧‧資料

DCON‧‧‧數位控制信號

DELAY1、DELAY2、DELAYM、DELAYN、DELAY11、DELAY12、DELAY1N、DELAY21、DELAY22、DELAY2N‧‧‧延遲元件

DOUT‧‧‧數位輸出信號

FREF‧‧‧參考輸入信號

HLD1‧‧‧第一保持端子

HLD2‧‧‧第二保持端子

IN1‧‧‧第一輸入端子

IN2‧‧‧第二輸入端子

N1‧‧‧第一NMOS電晶體

N2‧‧‧NMOS電晶體

N3‧‧‧第三NMOS電晶體

N4‧‧‧選擇器/第一傳輸閘/第四NMOS電晶體

N5‧‧‧選擇器/第二傳輸閘/第五NMOS電晶體

N6、N11、N12、N13、N14、N21、N22、N23、N24‧‧‧NMOS電晶體

NMID‧‧‧中間節點

OUT1‧‧‧第一輸出端子

OUT2‧‧‧第二輸出端子

P1‧‧‧第一PMOS電晶體

P2‧‧‧第二PMOS電晶體

P3‧‧‧第三PMOS電晶體

P4‧‧‧選擇器/第一傳輸閘/第四PMOS電晶體

P5‧‧‧選擇器/第二傳輸閘/第五PMOS電晶體

P6、P11、P12、P13、P14、P21、P22、P23、P24‧‧‧PMOS電晶體

POUT1‧‧‧第一先前輸出信號

POUT2‧‧‧第二先前輸出信號

PRCH1‧‧‧第一預充電端子

PRCH2‧‧‧第二預充電端子

Q‧‧‧輸出端子

R‧‧‧重設端子

S‧‧‧設定端子

SACC1‧‧‧第一累積信號

SACC2‧‧‧第二累積信號

SADD1‧‧‧第一加法信號

SADD2‧‧‧第二加法信號

SAWK‧‧‧喚醒信號

SFEED1‧‧‧第一回授信號

SFEED2‧‧‧第二回授信號

SHLD‧‧‧第一保持信號

SIN1‧‧‧第一輸入信號

SIN2‧‧‧第二輸入信號

SIN3‧‧‧第三輸入信號

SIN4‧‧‧第四輸入信號

SOUT1‧‧‧第一輸出信號

SOUT2‧‧‧第二輸出信號

SPRCH‧‧‧預充電信號

SWS1、SWS2、SWSM‧‧‧開關

Tawk‧‧‧邏輯高週期

TD‧‧‧時間差

TD1‧‧‧第一時間差

TD2‧‧‧第二時間差

TD3‧‧‧第三時間差

Tdis‧‧‧放電時間

Toff‧‧‧偏移時間

Tprch‧‧‧邏輯低週期

V_NMID‧‧‧電壓

VTH‧‧‧臨限電壓

/Q‧‧‧反相輸出端子

-TD‧‧‧時間差之逆元素

圖1是圖示根據範例實施例之時間差加法器之圖。

圖2A及圖2B是圖示由圖1之時間差加法器執行之時間差加法的單位元素及逆元素的圖。

圖3是圖示根據範例實施例之時間差加法器之方塊圖。

圖4是圖示圖3之時間差加法器中所包含之時間暫存器的實例之電路圖。

圖5是用於描述圖4之時間暫存器之實例操作的時序圖。

圖6是圖示圖3之時間差加法器中所包含之時間暫存器的另一範例實施例之電路圖。

圖7是圖示圖3之時間差加法器中所包含之時間暫存器的又一範例實施例之電路圖。

圖8是圖示圖3之時間差加法器中所包含之時間暫存器的再一範例實施例之電路圖。

圖9A是用於描述圖3之時間差加法器之實例操作的時序圖。

圖9B是用於描述圖3之時間差加法器之另一實例操作的時序圖。

圖10是圖示根據範例實施例之時間差加法器之方塊圖。

圖11是用於描述圖10之時間差加法器之實例操作的時序圖。

圖12是圖示根據範例實施例之時間差加法器之方塊圖。

圖13是圖示圖12之時間差加法器中所包含之時間暫存器的範例實施例之電路圖。

圖14是圖示圖12之時間差加法器中所包含之控制單元的範例實施例之電路圖。

圖15是用於描述圖13之時間暫存器之實例操作的時序圖。

圖16是圖示圖12之時間差加法器中所包含之時間暫存器的另一範例實施例之電路圖。

圖17是用於描述圖12之時間差加法器之實例操作的時序圖。

圖18是圖示根據範例實施例之時間差加法器之方塊圖。

圖19是圖示根據範例實施例之時間差累積器之圖。

圖20是圖示根據範例實施例之時間差累積器之方塊圖。

圖21是圖示根據範例實施例之時間差累積器之方塊圖。

圖22是圖示圖21之時間差累積器中所包含之延遲單元的實例之電路圖。

圖23是用於描述圖22之延遲單元中所包含之電晶體之配置的實例的圖。

圖24是圖示根據範例實施例之Σ-△時間至數位轉換 器之方塊圖。

圖25是用於描述藉由圖24之Σ-△時間至數位轉換器執行之雜訊整型(noise shaping)之圖。

圖26是圖示圖24之Σ-△時間至數位轉換器中所包含之時域量化器之範例實施例的方塊圖。

圖27是圖示圖24之Σ-△時間至數位轉換器中所包含之時域量化器之另一範例實施例的方塊圖。

圖28是圖示圖24之Σ-△時間至數位轉換器中所包含之數位至時間轉換器之範例實施例的方塊圖。

圖29是圖示圖24之Σ-△時間至數位轉換器中所包含之數位至時間轉換器之另一範例實施例的方塊圖。

圖30是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

圖31是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

圖32是圖示圖31之Σ-△時間至數位轉換器之範例實施例的方塊圖。

圖33是圖示圖31之Σ-△時間至數位轉換器之另一範例實施例的方塊圖。

圖34是圖示根據範例實施例之Σ-△時間至數位轉換器之方塊圖。

圖35是圖示根據範例實施例之數位鎖相迴路之方塊圖。

圖36是圖示根據範例實施例之包含Σ-△時間至數位 轉換器之類比至數位轉換器的方塊圖。

圖37是圖示根據範例實施例之包含Σ-△時間至數位轉換器之感測器的方塊圖。

圖38是圖示根據範例實施例之包含數位鎖相迴路之積體電路的方塊圖。

圖39是圖示根據範例實施例之包含數位鎖相迴路之收發器的方塊圖。

圖40是圖示根據範例實施例之包含數位鎖相迴路之記憶體裝置的方塊圖。

圖41是圖示根據範例實施例之行動系統之方塊圖。

圖42是圖示根據範例實施例之計算系統之方塊圖。

100‧‧‧時間差加法器

SIN1‧‧‧第一輸入信號

SIN2‧‧‧第二輸入信號

SIN3‧‧‧第三輸入信號

SIN4‧‧‧第四輸入信號

SOUT1‧‧‧第一輸出信號

SOUT2‧‧‧第二輸出信號

TD1‧‧‧第一時間差

TD2‧‧‧第二時間差

Claims (35)

1. 一種系統單晶片(SOC)，其包含時間差加法器，所述時間差加法器包括：第一暫存器單元，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一暫存器單元經進一步組態以回應於第一信號而產生第一輸出信號；以及第二暫存器單元，其經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，所述第二暫存器單元經進一步組態以回應於所述第一信號而產生相對於所述第一輸出信號具有第三時間差之第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和。
2. 如申請專利範圍第1項所述之系統單晶片，其中所述第一暫存器單元包含，第一偏移延遲單元，其經組態以藉由使所述第二輸入信號延遲了偏移時間而產生第一保持信號，以及第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第一保持信號之第一保持端子、經組態以接收所述第一信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子，且其中所述第二暫存器單元包含，第二偏移延遲單元，其經組態以藉由使所述第三輸入信號延遲了所述偏移時間而產生第二保持信號，以及第二時間暫存器，其包含經組態以接收所述第四輸入 信號之第二輸入端子、經組態以接收所述第二保持信號之第二保持端子、經組態以接收所述第一信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
3. 如申請專利範圍第2項所述之系統單晶片，其中所述第一輸出信號在所述第一信號之上升邊緣後的第一時間段之後具有上升邊緣，所述第一時間段等於放電時間減去所述偏移時間減去所述第一時間差，且其中所述第二輸出信號在所述第一信號之所述上升邊緣後的第二時間段之後具有上升邊緣，所述第二時間段等於所述放電時間減去所述偏移時間加上所述第二時間差。
4. 如申請專利範圍第3項所述之系統單晶片，其中所述第一時間暫存器包含第一電容器，且所述第二時間暫存器包含第二電容器，其中所述第一電容器及所述第二電容器具有實質上相同之容量，且其中所述放電時間是根據所述容量來確定。
5. 如申請專利範圍第2項所述之系統單晶片，其中所述第一時間暫存器包括：第一反相器，其經組態以使所述第一輸入信號反相；反相器控制單元，其經組態以回應於所述第一保持信號而停用所述第一反相器，所述反相器控制單元經進一步組態以回應於所述第一信號而啟動所述第一反相器；電容器，其經組態以回應於來自所述第一反相器之輸出信號而被充電或放電；以及第二反相器，其經組態以基於所述電容器之電壓來產 生所述第一輸出信號。
6. 如申請專利範圍第5項所述之系統單晶片，其中所述電容器是在所述第一輸入信號與所述第一保持信號之間的時間間隔期間被放電以儲存關於所述第一輸入信號與所述第一保持信號之間的時間差的資訊。
7. 如申請專利範圍第5項所述之系統單晶片，其中所述電容器之放電是回應於所述第一輸入信號之上升邊緣而開始，所述電容器之放電是回應於所述第一保持信號之上升邊緣而停止，且所述電容器之放電是回應於所述第一信號之上升邊緣而重新開始。
8. 如申請專利範圍第5項所述之系統單晶片，其中所述第一反相器包含，第一電晶體，其包含經組態以接收所述第一輸入信號之閘極、經由所述反相器控制單元耦接至電源電壓之源極，及耦接至中間節點之汲極，以及第二電晶體，其包含經組態以接收所述第一輸入信號之閘極、經由所述反相器控制單元耦接至接地電壓之源極，及耦接至所述中間節點之汲極，其中所述反相器控制單元包含，第三電晶體，其耦接於所述電源電壓與所述第一電晶體之間，第四電晶體，其耦接於所述接地電壓與所述第二電晶體之間，D型正反器，其包含耦接至所述第三電晶體之閘極的 輸出端子、耦接至所述第四電晶體之閘極的反相輸出端子、耦接至所述反相輸出端子之資料端子，及時脈端子，以及選擇器，其經組態以回應於自所述D型正反器之所述反相輸出端子輸出的反相輸出信號而將所述第一保持信號或所述第一信號選擇性地輸出至所述D型正反器之所述時脈端子，其中所述電容器耦接於所述中間節點與所述接地電壓之間，且其中所述第二反相器包含，第五電晶體，其包含耦接至所述中間節點之閘極、耦接至所述電源電壓之源極，及經組態以輸出所述第一輸出信號之汲極，以及第六電晶體，其包含耦接至所述中間節點之閘極、耦接至所述接地電壓之源極，及經組態以輸出所述第一輸出信號之汲極。
9. 如申請專利範圍第2項所述之系統單晶片，其中所述第一時間暫存器包括：第一反相器，其經組態以使所述第一輸入信號反相；反相器控制單元，其經組態以回應於所述第一保持信號而停用所述第一反相器，且經組態以回應於所述第一信號而啟動所述第一反相器；電容器，其經組態以回應於所述第一反相器之輸出信號而被充電或放電；以及 比較器，其經組態以藉由將所述電容器之電壓與參考電壓進行比較來產生所述第一輸出信號。
10. 如申請專利範圍第1項所述之系統單晶片，其中所述第一信號為藉由使所述第一輸入信號、所述第二輸入信號、所述第三輸入信號及所述第四輸入信號中之一者延遲或反相而產生的喚醒信號。
11. 一種系統單晶片(SOC)，包含時間差加法器，所述時間差加法器包括：第一暫存器單元，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一暫存器單元經進一步組態以回應於第一信號而產生第一輸出信號；以及第二暫存器單元，其經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，所述第二暫存器單元經進一步組態以回應於所述第一信號而產生相對於所述第一輸出信號具有第三時間差之第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和，其中所述第一暫存器單元包含，第一偏移延遲單元，其經組態以藉由使所述第二輸入信號延遲了偏移時間而產生第一保持信號，以及第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第一保持信號之第一保持端子、經組態以接收所述第一信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子，且 其中所述第二暫存器單元包含，第二偏移延遲單元，其經組態以藉由使所述第三輸入信號延遲了所述偏移時間而產生第二保持信號，以及第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第二保持信號之第二保持端子、經組態以接收所述第一信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
12. 一種系統單晶片(SOC)，包含時間差加法器，所述時間差加法器包括：第一暫存器單元，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一暫存器單元經進一步組態以回應於第一信號而產生第一輸出信號；以及第二暫存器單元，其經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，所述第二暫存器單元經進一步組態以回應於所述第一信號而產生相對於所述第一輸出信號具有第三時間差之第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和，其中所述第一暫存器單元包含，第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第二輸入信號之第一保持端子、經組態以接收所述第一信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子，且 其中所述第二暫存器單元包含，第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第三輸入信號之第二保持端子、經組態以接收所述第一信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
13. 如申請專利範圍第12項所述之系統單晶片，其中所述第一輸出信號在所述第一信號之上升邊緣後的第一時間段之後具有上升邊緣，所述第一時間段等於放電時間減去所述第一時間差，且其中所述第二輸出信號在所述第一信號之所述上升邊緣後的第二時間段之後具有上升邊緣，所述第二時間段等於所述放電時間加上所述第二時間差。
14. 一種系統單晶片(SOC)，包含時間差加法器，所述時間差加法器包括：第一暫存器單元，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一暫存器單元經進一步組態以回應於第一信號而產生第一輸出信號；以及第二暫存器單元，其經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，所述第二暫存器單元經進一步組態以回應於所述第一信號而產生相對於所述第一輸出信號具有第三時間差之第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和，其中所述第一暫存器單元包含，第一偏移延遲單元，其經組態以藉由使所述第二 輸入信號延遲了偏移時間而產生第一保持信號，以及第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第一保持信號之第一保持端子、經組態以接收第二信號之第一預充電端子、經組態以接收所述第一信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子，且其中所述第二暫存器單元包含，第二偏移延遲單元，其經組態以藉由使所述第三輸入信號延遲了所述偏移時間而產生第二保持信號，以及第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第二保持信號之第二保持端子、經組態以接收所述第二信號之第二預充電端子、經組態以接收所述第一信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
15. 如申請專利範圍第14項所述之系統單晶片，其中所述第一時間暫存器包括：電容器，其耦接於中間節點與接地電壓之間；上拉電晶體，其耦接於所述中間節點與電源電壓之間，所述上拉電晶體經組態以回應於所述第二信號而對所述電容器充電；下拉電晶體，其耦接於所述中間節點與所述接地電壓之間；下拉電晶體控制單元，其經組態以回應於所述第一輸入信號而導通所述下拉電晶體、回應於所述第一保持信號 而關閉所述下拉電晶體，且回應於所述第一信號而導通所述下拉電晶體；以及輸出單元，其經組態以基於所述電容器之電壓來產生所述第一輸出信號。
16. 如申請專利範圍第15項所述之系統單晶片，其中所述下拉電晶體控制單元包括：設定-重設閂鎖器，其包含經組態以接收所述第一輸入信號之設定端子、經組態以接收所述第一保持信號之重設端子，及輸出端子；以及或(OR)閘，其經組態以對所述第一信號及來自所述設定-重設閂鎖器之所述輸出端子的輸出信號執行OR運算，所述OR閘包含耦接至所述下拉電晶體之閘極的輸出端子。
17. 如申請專利範圍第15項所述之系統單晶片，其中所述時間差加法器更包含控制單元，所述控制單元經組態以產生所述第一信號及所述第二信號，所述控制單元包含，第一反相器，其經組態以藉由使所述第一輸入信號反相來產生反相第一輸入信號，喚醒延遲單元，其經組態以使所述反相第一輸入信號延遲，第一設定-重設閂鎖器，其包含經組態以接收所述反相第一輸入信號之設定端子、經組態以接收所述喚醒延遲單元之輸出信號的重設端子，及經組態以輸出所述第一信號之輸出端子， 預充電延遲單元，其經組態以使所述喚醒延遲單元之所述輸出信號延遲，第二設定-重設閂鎖器，其包含經組態以接收所述喚醒延遲單元之所述輸出信號的設定端子、經組態以接收所述預充電延遲單元之輸出信號的重設端子，及輸出端子；以及第二反相器，其經組態以藉由使所述第二設定-重設閂鎖器之輸出信號反相來產生所述第二信號。
18. 一種系統單晶片(SOC)，包含時間差加法器，所述時間差加法器包括：第一暫存器單元，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一暫存器單元經進一步組態以回應於第一信號而產生第一輸出信號；以及第二暫存器單元，其經組態以接收具有第二時間差之第三輸入信號及第四輸入信號，所述第二暫存器單元經進一步組態以回應於所述第一信號而產生相對於所述第一輸出信號具有第三時間差之第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和，其中所述第一暫存器單元包含，第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第二輸入信號之第一保持端子、經組態以接收第二信號之第一預充電端子、經組態以接收所述第一信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子，且 其中所述第二暫存器單元包含，第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第三輸入信號之第二保持端子、經組態以接收所述第二信號之第二預充電端子、經組態以接收所述第一信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
19. 一種系統單晶片(SOC)，包含時間差累積器，所述時間差累積器包括：第一時間差加法器，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述第一時間差加法器經進一步組態以將所述第一時間差與第一先前輸出信號與第二先前輸出信號之間的第二時間差相加以產生具有第三時間差之第一輸出信號及第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和；以及第二時間差加法器，其經組態以接收具有所述第三時間差之所述第一輸出信號及所述第二輸出信號，所述第二時間差加法器經進一步組態以將所述第三時間差與相同之兩個信號之間的時間差相加以產生具有所述第三時間差之所述第一先前輸出信號及所述第二先前輸出信號。
20. 如申請專利範圍第19項所述之系統單晶片，其中所述相同之兩個信號為所述第一輸出信號、所述第二輸出信號、反相第一輸出信號及反相第二輸出信號中之一者。
21. 一種系統單晶片(SOC)，包含時間差累積器，所述時間差累積器包括： 時間差加法器，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述時間差加法器經進一步組態以將所述第一時間差與第一先前輸出信號與第二先前輸出信號之間的第二時間差相加以產生具有第三時間差之第一輸出信號及第二輸出信號，所述第三時間差對應於所述第一時間差與所述第二時間差之總和；第一延遲電路，其經組態以藉由使所述第一輸出信號延遲了第一時間段來產生所述第一先前輸出信號；以及第二延遲電路，其經組態以藉由使所述第二輸出信號延遲了所述第一時間段來產生所述第二先前輸出信號。
22. 一種Σ-△(sigma-delta)時間至數位轉換器，其包括：時間差加法器，其經組態以接收具有第一時間差之第一輸入信號及第二輸入信號，所述時間差加法器經進一步組態以自所述第一時間差減去第一回授信號與第二回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於所述第一時間差減去所述第二時間差；時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的所述第三時間差以產生第一累積信號及第二累積信號；時域量化器，其經組態以將所述第一累積信號與所述第二累積信號之間的時間差轉換成數位輸出信號；以及數位至時間轉換器，其經組態以將所述數位輸出信號 轉換成所述第一回授信號及所述第二回授信號。
23. 一種Σ-△(sigma-delta)時間至數位轉換器，其包括：時間差調整單元，其經組態以接收第一輸入信號、第二輸入信號及數位輸出信號，所述時間差調整單元經進一步組態以使所述第一輸入信號及所述第二輸入信號中之至少一者延遲了根據所述數位輸出信號確定之延遲時間，以產生第一加法信號及第二加法信號；時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的時間差以產生第一累積信號及第二累積信號；以及時域量化器，其經組態以將所述第一累積信號與所述第二累積信號之間的時間差轉換成所述數位輸出信號。
24. 如申請專利範圍第23項所述之Σ-△時間至數位轉換器，其中所述時間差調整單元包括：至少一第一延遲單元，其經組態以使所述第一輸入信號延遲；第一選擇器，其經組態以回應於所述數位輸出信號選擇性地輸出所述第一輸入信號或所述第一延遲單元之輸出信號作為所述第一加法信號；至少一第二延遲單元，其經組態以使所述第二輸入信號延遲；以及第二選擇器，其經組態以回應於所述數位輸出信號選擇性地輸出所述第二輸入信號或所述第二延遲單元之輸出 信號作為所述第二加法信號。
25. 一種數位鎖相迴路，其包括：相位偵測器，其經組態以產生對應於參考輸入信號與回授信號之間的第一時間差的數位時間差信號；數位迴路濾波器，其經組態以藉由過濾所述數位時間差信號來產生數位控制信號；數位控制之振盪器，其經組態以回應於所述數位控制信號來產生輸出信號；以及除法器，其經組態以藉由對所述輸出信號進行除法運算而產生所述回授信號，其中所述相位偵測器包含，時間差加法器，其經組態以接收具有所述第一時間差之所述參考輸入信號及所述回授信號，所述時間差加法器經進一步組態以自所述第一時間差減去第一內部回授信號與第二內部回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於所述第一時間差減去所述第二時間差，時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的所述第三時間差以產生第一累積信號及第二累積信號，時域量化器，其經組態以將所述第一累積信號與所述第二累積信號之間的時間差轉換成所述數位時間差信號，以及數位至時間轉換器，其經組態以將所述數位時間 差信號轉換成所述第一內部回授信號及所述第二內部回授信號。
26. 一種數位鎖相迴路，其包括：相位偵測器，其經組態以產生對應於參考輸入信號與回授信號之間的時間差的數位時間差信號；數位迴路濾波器，其經組態以藉由過濾所述數位時間差信號來產生數位控制信號；數位控制之振盪器，其經組態以回應於所述數位控制信號來產生輸出信號；以及除法器，其經組態以藉由對所述輸出信號進行除法運算而產生所述回授信號，其中所述相位偵測器包含，時間差調整單元，其經組態以接收所述參考輸入信號、所述回授信號及所述數位時間差信號，所述時間差調整單元經進一步組態以使所述參考輸入信號及所述回授信號中之至少一者延遲了根據所述數位時間差信號確定之延遲時間，以產生第一加法信號及第二加法信號，時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的時間差以產生第一累積信號及第二累積信號，以及時域量化器，其經組態以將所述第一累積信號與所述第二累積信號之間的時間差轉換成所述數位時間差信號。
27. 一種溫度感測器，其包括： 感測單元，其經組態以感測溫度以產生具有第一時間差之第一輸入信號及第二輸入信號，所述第一時間差對應於所感測的溫度；以及Σ-△時間至數位轉換器，其經組態以產生對應於所述第一輸入信號與所述第二輸入信號之間的所述第一時間差的數位輸出信號，其中所述Σ-△時間至數位轉換器包含，時間差加法器，其經組態以接收具有所述第一時間差之所述第一輸入信號及所述第二輸入信號，所述時間差加法器經進一步組態以自所述第一時間差減去第一回授信號與第二回授信號之間的第二時間差以產生具有第三時間差之第一加法信號及第二加法信號，所述第三時間差對應於所述第一時間差減去所述第二時間差，時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的所述第三時間差以產生第一累積信號及第二累積信號，時域量化器，其經組態以將所述第一累積信號與所述第二累積信號之間的時間差轉換成所述數位輸出信號，以及數位至時間轉換器，其經組態以將所述數位輸出信號轉換成所述第一回授信號及所述第二回授信號。
28. 如申請專利範圍第27項所述之溫度感測器，其中所述感測單元包括：脈衝產生器，其經組態以產生脈衝； 溫度不敏感延遲線，其經組態以使所述脈衝延遲了第一延遲時間以輸出第一延遲脈衝作為所述第一輸入信號，所述第一延遲時間不管所述溫度如何均為恆定或實質上恆定的；以及溫度敏感延遲線，其經組態以使所述脈衝延遲了第二延遲時間以輸出第二延遲脈衝作為所述第二輸入信號，所述第二延遲時間是根據所述溫度來調整的。
29. 一種溫度感測器，其包括：感測單元，其經組態以感測溫度以產生具有時間差之第一輸入信號及第二輸入信號，所述時間差對應於所感測的溫度；以及Σ-△時間至數位轉換器，其經組態以產生對應於所述第一輸入信號與所述第二輸入信號之間的所述時間差的數位輸出信號，其中所述Σ-△時間至數位轉換器包含，時間差調整單元，其經組態以接收所述第一輸入信號、所述第二輸入信號及所述數位輸出信號，所述時間差調整單元經進一步組態以使所述第一輸入信號及所述第二輸入信號中之至少一者延遲了根據所述數位輸出信號確定之延遲時間，以產生第一加法信號及第二加法信號，時間差累積器，其經組態以累積所述第一加法信號與所述第二加法信號之間的時間差以產生第一累積信號及第二累積信號，以及時域量化器，其經組態以將所述第一累積信號與 所述第二累積信號之間的時間差轉換成所述數位輸出信號。
30. 一種系統單晶片，其包括：時間差加法器，其經組態以基於多個輸入信號而至少產生第一輸出信號及第二輸出信號，所述第一輸出信號是回應於觸發信號且基於所述多個輸入信號中具有第一時間差之第一對輸入信號而產生，且所述第二輸出信號是回應於所述觸發信號且基於所述多個輸入信號中具有第二時間差之第二對輸入信號而產生，其中所述第一輸出信號及所述第二輸出信號具有第三時間差，所述第三時間差是基於所述第一時間差及所述第二時間差來確定的。
31. 如申請專利範圍第30項所述之系統單晶片，其中所述時間差加法器包括：第一暫存器單元，其經組態以基於所述多個輸入信號中之所述第一對輸入信號且回應於所述觸發信號而產生所述第一輸出信號；以及第二暫存器單元，其經組態以基於所述多個輸入信號中之所述第二對輸入信號且回應於所述觸發信號而產生所述第二輸出信號。
32. 如申請專利範圍第31項所述之系統單晶片，其中所述多個輸入信號中之所述第一對輸入信號包含第一輸入信號及第二輸入信號，所述第一暫存器單元包含，第一偏移延遲單元，其經組態以藉由使所述第二輸入 信號延遲了偏移時間而產生第一保持信號，以及第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第一保持信號之第一保持端子、經組態以接收所述觸發信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子。
33. 如申請專利範圍第32項所述之系統單晶片，其中所述多個輸入信號中之所述第二對輸入信號包含第三輸入信號及第四輸入信號，所述第二暫存器單元包含，第二偏移延遲單元，其經組態以藉由使所述第三輸入信號延遲了所述偏移時間而產生第二保持信號，以及第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第二保持信號之第二保持端子、經組態以接收所述觸發信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。
34. 如申請專利範圍第31項所述之系統單晶片，其中所述多個輸入信號中之所述第一對輸入信號包含第一輸入信號及第二輸入信號，所述第一暫存器單元包含，第一時間暫存器，其包含經組態以接收所述第一輸入信號之第一輸入端子、經組態以接收所述第二輸入信號之第一保持端子、經組態以接收所述觸發信號之第一喚醒端子，及經組態以輸出所述第一輸出信號之第一輸出端子。
35. 如申請專利範圍第34項所述之系統單晶片，其中所述多個輸入信號中之所述第二對輸入信號包含第三輸入信號及第四輸入信號，所述第二暫存器單元包含， 第二時間暫存器，其包含經組態以接收所述第四輸入信號之第二輸入端子、經組態以接收所述第三輸入信號之第二保持端子、經組態以接收所述觸發信號之第二喚醒端子，及經組態以輸出所述第二輸出信號之第二輸出端子。