JP2012238796A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2012238796A
JP2012238796A JP2011108292A JP2011108292A JP2012238796A JP 2012238796 A JP2012238796 A JP 2012238796A JP 2011108292 A JP2011108292 A JP 2011108292A JP 2011108292 A JP2011108292 A JP 2011108292A JP 2012238796 A JP2012238796 A JP 2012238796A
Authority
JP
Japan
Prior art keywords
protective film
semiconductor device
silicone rubber
sealing resin
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011108292A
Other languages
English (en)
Inventor
Kei Toyoda
慶 豊田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2011108292A priority Critical patent/JP2012238796A/ja
Priority to US13/457,585 priority patent/US20120286405A1/en
Priority to CN201210148566XA priority patent/CN102779795A/zh
Publication of JP2012238796A publication Critical patent/JP2012238796A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909Post-treatment of the connector or wire bonding area
    • H01L2224/8592Applying permanent coating, e.g. protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15182Fan-in arrangement of the internal vias
    • H01L2924/15184Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】応力の緩和に優れた半導体装置及びその製造方法を提供することを目的とする。
【解決手段】リードフレーム1と、リードフレーム1のダイパッド部1B上に実装された半導体素子3と、半導体素子3の少なくとも一部を被覆する保護膜5と、半導体素子3及び保護膜5を封止している封止樹脂6とを備え、保護膜5と封止樹脂6との間に、保護膜5と封止樹脂6が密着していない空隙層7が少なくとも1箇所存在する、半導体装置である。
【選択図】図1

Description

本発明は、半導体装置とその製造方法に関するものである。
近年の電子機器の軽薄短小化に伴い、内部の半導体パッケージにも高密度化と高性能化が求められている。半導体パッケージの高密度化により、微細な接合箇所が増大し、パッケージそのものも薄型化している。このような高密度化半導体パッケージは従来の半導体パッケージよりも熱応力等に対して耐性が低くなり、信頼性を維持するためのさらなる工夫が求められるようになった。
このような要求を満たす構造として、図10に示す構造が提案されている(例えば、特許文献1参照。)。図10に示す構造では、回路基板102上にマウント材106によって半導体素子101が配置されている。半導体素子101は、基板電極105と金属ワイヤー103でボンディングされている。この半導体素子101の一部がシリコーンゴム107で覆われ、保護されている。そして、シリコーンゴム107及び半導体素子101の上側には、封止樹脂108で形成された封止用樹脂層104が形成されている。
すなわち、基板上に半導体素子を実装した後に、シリコーンゴムのモノマー材料を、半導体素子の一部を覆うように載置し、加熱硬化させることで保護膜とし、さらに樹脂で封止し、封止樹脂と保護膜を密着させ、半導体装置が構成されている。
このような半導体パッケージでは、それを構成する各材料の熱膨張係数差により発生する応力を、周囲の材料よりも弾性率の低いシリコーンゴムが変形することにより緩和させるため、剥離などの発生を抑制することが出来る。
特開平9−321182号公報
しかしながら、上記特許文献1では、シリコーンゴムとしてエポキシ・シリコーンエラストマー樹脂組成物が使用され、表面に存在する反応性官能基が、エポキシ基、アルコキシ基、シラノール基、ヒドロキシル基、アミノ基の少なくとも一種からなっているため、エポキシ樹脂組成物との密着性に優れている。
このため、半導体素子の一部を被覆するシリコーンゴム107の保護膜と、封止用樹脂が密着し、応力緩和には限界があった。
本発明は、上記従来の半導体装置の課題を考慮し、応力の緩和に優れた半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、第1の本発明は、
基板と、
前記基板上に実装された半導体素子と、
前記半導体素子の少なくとも一部を被覆する保護膜と、
前記半導体素子及び前記保護膜を封止している封止樹脂とを備え、
前記保護膜と前記封止樹脂との間に、前記保護膜と前記封止樹脂が密着していない空隙が少なくとも1箇所存在する、半導体装置である。
第2の本発明は、
前記保護膜は、撥水性を有している、第1の本発明の半導体装置である。
第3の本発明は、
前記保護膜は、界面張力エネルギーが15mN/m以上30mN/m以下のシリコーンゴム材料で形成されており、
前記封止樹脂は、界面張力エネルギーが40mN/m以上60mN/m以下である、第1又は2の本発明の半導体装置である。
第4の本発明は、
前記保護膜は、厚みが10μm以上2000μm以下であり、
摂氏25度から摂氏260度にわたり、弾性率が0.5MPa以上10MPa以下の範囲内である、第1〜3のいずれかの本発明の半導体装置である。
第5の本発明は、
前記保護膜は、シリコーンゴム材料で形成されており、
前記シリコーンゴム材料の前駆体が、オルガノポリシロキサン骨格を有し、
前記前駆体は、ヒドロシリル化反応による熱硬化反応で、シロキサン骨格を有するシリコーンゴムへと硬化する、第1の本発明の半導体装置である。
第6の本発明は、
前記空隙の厚みが、0.1μm以上100μm以下である、第1〜5のいずれかの本発明の半導体装置である。
第7の本発明は、
基板に実装された半導体素子の少なくとも一部を被覆するように、保護膜の前駆体を載置する載置工程と、
前記前駆体が重合することによって前記保護膜が形成される重合工程と、
前記半導体素子及び前記保護膜を封止樹脂で封止し、前記保護膜と前記封止樹脂との間に、前記保護膜と前記封止樹脂が少なくとも1箇所以上密着していない空隙を形成する封止工程とを備えた、半導体装置の製造方法である。
第8の本発明は、
前記載置工程では、前記保護膜の前駆体であるシリコーンゴムモノマーが載置され、
前記重合工程では、前記シリコーンゴムモノマーの重合によるゴム化により、前記保護膜が形成される、第7の本発明の半導体装置の製造方法である。
第9の本発明は、
前記封止工程では、
前記封止樹脂との濡れ性が悪い材料を用いて、前記保護膜が形成される、第7の本発明の半導体装置の製造方法である。
第10の本発明は、
基板と、
前記基板上に実装された半導体素子と、
前記半導体素子の少なくとも一部を被覆する保護膜と、
前記半導体素子及び前記保護膜を封止している封止樹脂とを備え、
前記封止樹脂は、エポキシ樹脂であり、
前記保護膜は、シリコーンゴム材料で形成されており、
前記シリコーンゴム材料の前駆体が、オルガノポリシロキサン骨格を有し、
前記前駆体は、ヒドロシリル化反応による熱硬化反応で、シロキサン骨格を有するシリコーンゴムへと硬化する、半導体装置である。
本発明によれば、応力の緩和に優れた半導体装置及びその製造方法を提供することが出来る。
本発明にかかる実施の形態1における半導体装置の断面構成図 (a)〜(e) 本発明にかかる実施の形態1における半導体装置の製造方法を説明するための断面構成図 本発明にかかる実施の形態2における半導体装置の断面構成図 (a)〜(e) 本発明にかかる実施の形態2における半導体装置の製造方法を説明するための断面構成図 本発明にかかる実施の形態3における半導体装置の断面構成図 (a)〜(e) 本発明にかかる実施の形態3における半導体装置の製造方法を説明するための断面構成図 本発明にかかる実施の形態1の変形例における半導体装置の断面構成図 本発明にかかる実施の形態2の変形例における半導体装置の断面構成図 本発明にかかる実施の形態1の変形例における半導体装置の断面構成図 従来の半導体素子保護膜を有する樹脂封止型半導体装置の断面図
以下、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は、本発明にかかる実施の形態1における半導体装置の構造を示す断面構成図である。図1に示すように、本実施の形態1の半導体装置は、ダイパッド部1Bと外部端子1Aを有するリードフレーム1と、ダイパッド部1Bにペースト材料2を介して搭載された半導体素子3と、半導体素子3と外部端子1Aを接続する金属ワイヤー4とを備えている。更に、本実施の形態1の半導体装置では、半導体素子3が撥水性シリコーンゴムの保護膜5で被覆されており、リードフレーム1の外部端子1Aが露出され、且つダイパッド部1B、及び半導体素子3、保護膜5及び金属ワイヤー4を覆うように、封止樹脂6で封止されている。尚、金属ワイヤー4の半導体素子3との接続部分4aも撥水性シリコーンゴムの保護膜5に覆われている。そして、保護膜5と封止樹脂6の間に、本発明の空隙の一例に対応する空隙層7が形成されている。尚、本発明の基板の一例は、本実施の形態のリードフレーム1に対応する。又、図1の空隙層7は、その厚みを誇張して図示されており、以下の図面においても同様である。
リードフレーム1は、銅などの熱伝導性および電気伝導性に優れた材料から形成されている。封止樹脂6は特に限定するものではなく、たとえば主剤としてオルトクレゾールノボラック型のエポキシ、硬化剤として主剤を硬化させることのできるフェノール樹脂が配合され、無機充填剤比率が70重量部から90重量部程度配合された公知の熱硬化性エポキシ樹脂とすることができる。
上述した撥水性シリコーンゴムの保護膜5およびそれによって構成される空隙層7は本発明を構成する重要な部分であり、その詳細を以下に述べる。
保護膜5を形成する材料は限定するものではないが、疎水性官能基を有するシリコーンゴム前駆体を硬化して形成される硬化後の界面張力エネルギーが15mN/m以上30mN/m以下であるシリコーンゴムが望ましい。保護膜5は無機充填材を含有していても良い。この場合には、その体積抵抗率が上昇することにより、金属ワイヤー4間のショートやマイグレーションといった不良をより確実に防止することができる。
液状シリコーンゴムの前駆体としては、例えば文献(Origin Technical Journal No. 67 (2004) III-7)に記載されたビニル基含有オルガノポリシロキサンとオルガノポリシロキサンと白金などの硬化触媒の混合物などの公知のものを使用することができ、1液型か2液型かは限定するものではない。すなわちその基本的な化学構造としては、主鎖構造がシロキサン骨格構造であり、アルキル基もしくはフルオロアルキル基あるいはその両方がシリコン原子に結合している。さらに、シロキサン骨格の末端にはビニル基などシロキサン骨格同士の結合に必要な反応部位が結合している。
上記混合物を公知の方法で熱による付加硬化させる際には、ヒドロシリル化反応がおこり、前駆体は、本発明における重要な部位であるところの、化学的に安定、且つ低弾性率、且つ欠陥のない緻密な構造をもつ保護膜を形成することとなる。シリコン原子に結合する官能基は、撥水性となる必要に応じて、炭化水素系官能基であることが特に好ましい。
このようなシリコーンゴムの前駆体であるオルガノポリシロキサンは、例えばオルガノシロキサンを強酸の存在下で重合させた後、水と特定の有機珪素化合物とを添加するなどといった公知の方法により製造することが出来る。
このように形成された保護膜5は、硬化後の界面張力エネルギーが15mN/m以上30mN/m以下の範囲内にあり、撥水性を示す。エポキシ系熱硬化性樹脂である封止樹脂6の界面張力エネルギーは40mN/m以上60mN/m以下であり、保護膜5は封止とそれに続く硬化の工程において封止樹脂6とは密着せず、その界面には空隙層7が形成されることになる。
尚、保護膜5の界面張力エネルギーが15mN/mより小さいと、保護膜自身の形状維持が困難となり、樹脂の封止工程において形が崩れてしまい好ましくない。また界面張力エネルギーが30mN/mより大きいと、十分な撥水性を得られず、封止樹脂6と密着性を示すようになり、当該実施例の構成をとることができなくなる。
ただし、封止樹脂6は硬化時に金属表面の官能基と反応することにより、金属への密着性に優れているため、保護膜5以外のリードフレーム1、具体的にはダイパッド部1Bの保護膜5と接触していない部分やリードフレーム1の外部端子1Aとは密着している。従って保護膜5およびそれによって被覆された半導体素子3はパッケージ内において固定され、パッケージ全体としては十分な強度を維持することが可能である。
又、硬化後の弾性率は、摂氏25℃(室温)〜260℃(リフロー温度)にわたり、0.5MPa以上10MPa以下の範囲になっている。
又、上記空隙層7の厚みは、0.1μm以上100μm以下となっている。
次に、本発明の実施の形態1の半導体装置の製造方法について説明する。
図2(a)〜(e)は、本実施の形態1の半導体装置の製造方法を説明するための断面構成図である。
図2(a)のように、リードフレーム1のダイパッド部1B上にペースト材料2が、適当量塗布される。さらに、図2(b)に示すように、ペースト材料2上に半導体素子3が搭載される。ペースト材料2の塗布には公知のディスペンサーを、半導体素子3の搭載には公知のダイボンダーを使用することが可能である。
その後、図2(c)に示すように、半導体素子3と、リードフレーム1の外部端子1Aとが、金線ワイヤー4を使用し電気的かつ機械的に接合される。金線ワイヤー4の接続には公知のワイヤボンダを使用することができる。
その後、図2(d)に示すように、保護膜5の前駆体であるシリコーンゴムモノマー5aが、半導体素子3とペースト材料2の空気と接触している部分上に適量滴下される。その際、金線ワイヤー4の半導体素子3との接続部分4a上にもシリコーンゴムモノマー5aは滴下される。この滴下量としては、後述する方法でシリコーンゴムへと硬化した際の厚さが10μmより大きく、2000μmより小さくなることが望ましい。厚さが10μmより小さいと、リフロー工程など加熱時に発生する熱応力の十分な緩和が期待できず、2000μmより大きいと、後に述べる封止樹脂6の厚みが小さくなり、封止樹脂6の厚みが小さくなった部分の強度が不足することとなる。尚、本実施の形態1の半導体装置全体の厚みは、5mmである。
又、シリコーンゴムモノマーとしては、シリコン原子にアルキル基が結合したオルガノポリシロキサンと白金などの硬化触媒の混合物とすることができる。シリコーンゴムモノマーを滴下した後、150℃で4時間程度加熱することにより、保護膜5とすることができる。尚、上記のようにシリコーンゴムモノマーを滴下する工程が、本発明の載置工程の一例に対応する。又、上記のように加熱する工程が、本発明の重合工程の一例に対応する。
このようにして半導体素子3上に保護膜5が形成されたものが、適当な温度に加熱した封止金型内に設置され、図2(e)に示すように、エポキシ系熱硬化樹脂である封止樹脂6が公知のトランスファーモールド法により押圧充填され、硬化される。このように、封止樹脂を押圧充填し、硬化させる工程が、本発明の封止工程の一例に対応する。エポキシ系熱硬化性樹脂(封止樹脂6)を硬化させる際、エポキシ系熱硬化性樹脂の界面張力エネルギーが40mN/m以上60mN/m以下であることにより、保護膜5を形成するシリコーンゴム硬化体とは、その表面が完全には密着しない。このように保護膜5の材料として封止樹脂6に対する濡れ性が悪いものを用いることによって、完全に密着せず、空隙層7が形成され、図1に示す本発明の実施の形態1の半導体装置が製造される。
本実施の形態1の半導体装置では、上述したように、保護膜5と封止樹脂6の間に、空隙層7が形成されていることにより、封止樹脂とその他部材の線膨張係数差に起因する内部応力を極めて効果的に緩和することが出来る。
ところで、従来の特許文献1に示したシリコーンゴムは、エポキシ・シリコーンエラストマー樹脂組成物が使用され、表面に存在する反応性官能基が、エポキシ基、アルコキシ基、シラノール基、ヒドロキシル基、アミノ基の少なくとも一種からなっているが、以上の官能基はいずれも親水性であり、エポキシ樹脂組成物との間のわずかな剥離であっても、その親水性のためにエポキシ樹脂(封止用樹脂層104)とシリコーンゴム107の間に水を滞留させることとなり、リフロー工程時などにおける信頼性の低下をまねくという課題があった。
しかしながら、本実施の形態1では、撥水性シリコーンゴムの保護膜5を用いていることにより、外部からの水の浸入によるリフロー時の不良の発生の低減を図ることが可能となる。
すなわち、シリコーンゴム硬化体で形成される保護膜5の界面張力エネルギーが15mN/m以上30mN/mであるのに対して、水の界面張力エネルギーは約72mN/Nであるために、シリコーンゴム硬化体で形成される保護膜5は撥水性を有することになる。そのため、エポキシ系熱硬化性樹脂である封止樹脂6とシリコーンゴム硬化体で形成される保護膜5の間の空隙層7には水が滞留しない。あるいは滞留したとしても、水は界面張力の低いシリコーンゴム硬化体中には浸入することができない。
このように、外部からの水の侵入による信頼性の低下が抑制され、各部材の熱変形による応力の発生も空隙層7により緩和される。すなわち、本発明の半導体装置は、水の浸入および熱応力による信頼性の低下を同時に抑制することにより長寿命とすることができる。
尚、本実施の形態では、保護膜5を形成する材料として熱により硬化するシリコーンゴムモノマーを用いたが、光あるいは熱と光の両方で硬化が可能なシリコーンゴムモノマーが用いられてもよい。
(実施の形態2)
次に、本発明にかかる実施の形態2について説明する。本実施の形態2の半導体装置では、実施の形態1と異なり半導体素子3が回路基板上に配置されている。尚、実施の形態1と対応する構成については同一の符号が付されている。
図3は本発明にかかる実施の形態2における半導体装置の断面構成図である。
本実施の形態2の半導体装置は、回路基板8と、回路基板8にペースト材料2を介して搭載された半導体素子3と、半導体素子3と回路基板8上の電極部8aとを接続する金属ワイヤー4とを備えている。更に、本実施の形態2の半導体装置では、半導体素子3が撥水性シリコーンゴムの保護膜5で被覆されている。その際、金属ワイヤー4の半導体素子3の接続部分4aもまた撥水性シリコーンゴムの保護膜5に覆われ、撥水性シリコーンゴムと密着している。さらに、半導体素子3、金属ワイヤー4、撥水性シリコーンゴムの保護膜5全体が封止樹脂6で封止されている。尚、本発明の基板の一例は、本実施の形態2の回路基板8に対応し、図3では多層基板として示されているが、多層に限らなくても良い。
本実施の形態2の半導体装置では、実施の形態1と同様に、保護膜5と封止樹脂6の間に空隙層7が形成されている。このように、空隙層7が形成されていることにより、各材料の熱変形による応力の発生を緩和することが出来る。又、撥水性シリコーンゴムの保護膜5を用いていることにより、外部からの水の浸入による信頼性の低下が抑制される。このため、長寿命な半導体装置とすることができる。
次に、本発明にかかる実施の形態2における半導体装置の製造方法について説明する。
図4(a)〜(e)は、本実施の形態2の半導体装置の製造方法を説明するための断面構成図である。
図4(a)のように、回路基板8上に、導電性のペースト材料2が、適当量塗布される。さらに、図4(b)に示すように、ペースト材料2上に半導体素子3が搭載される。ペースト材料2の塗布には公知のディスペンサーを、半導体素子3の搭載には公知のダイボンダーを使用することが可能である。
その後、図4(c)に示すように、半導体素子3と、回路基板の電極部8aとが、金線ワイヤー4を使用し、電気的かつ機械的に接合される。金線ワイヤー4の接続には公知のワイヤボンドを使用することができる。
その後、図4(d)に示すように、保護膜5の前駆体であるシリコーンゴムモノマー5aが、半導体素子3とペースト材料2の空気と接触している部分上に適量滴下される。その際、金線ワイヤー4の半導体素子3との接続部分4a上にもシリコーンゴムモノマー5aは滴下される。この滴下量としては、後述する方法でシリコーンゴムへと硬化した際の厚さが10μmより大きく、2000μmより小さくなることが望ましい。厚さが10μmより小さいと、リフロー工程など加熱時に発生する熱応力の十分な緩和が期待できず、2000μmより大きいと、後に述べる封止樹脂6の厚みが小さくなり、封止樹脂6の厚みが小さくなった部分の強度が不足することとなる。
又、シリコーンゴムモノマーとしては、上記実施の形態1の半導体装置の製造方法の説明で述べたものと同様とすることができる。シリコーンゴムモノマーを滴下した後、150℃で4時間程度加熱することにより、保護膜5を形成することができる。尚、上記のようにシリコーンゴムモノマーを滴下する工程が、本発明の載置工程の一例に対応する。又、上記のように加熱する工程が、本発明の重合工程の一例に対応する。
このように保護膜5が形成されたものが、適当な温度に加熱した封止金型内に設置され、図4(e)に示すように、回路基板8の半導体素子を搭載した面にのみエポキシ系熱硬化樹脂である封止樹脂6が公知のトランスファーモールド法により押圧充填され、硬化される。このように、封止樹脂を押圧充填し、硬化させる工程が、本発明の封止工程の一例に対応する。エポキシ系熱硬化性樹脂を硬化させる際、エポキシ系熱硬化性樹脂の界面張力エネルギーが40mN/m以上60mN/m以下であることにより、保護膜5を形成するシリコーンゴム硬化体とはその表面が完全には密着しない。このように保護膜5の材料として封止樹脂6に対する濡れ性が悪いものを用いることによって、完全に密着せず、空隙層7が形成され、図3に示す本発明の実施の形態2の半導体装置が製造される。
このような実施の形態2では、次に説明するように、外部からの水の浸入によるリフロー時の不良や、樹脂とその他部材の線膨張係数差により発生する内部応力の緩和に優れた信頼性の高いものとすることができる。
すなわち、シリコーンゴム硬化体である保護膜5の界面張力エネルギーが15mN/m以上30mN/mであるのに対して、水の界面張力エネルギーは約72mN/Nであるために、シリコーンゴム硬化体である保護膜5は撥水性を有することになる。そのため、エポキシ系熱硬化性樹脂である封止樹脂6とシリコーンゴム硬化体である保護膜5の間の空隙層7には水が滞留しない。あるいは滞留したとしても、水は界面張力の低いシリコーンゴム硬化体中には浸入することができない。
さらに、空隙層7の存在により、各部材の線膨張係数差に起因する内部応力は極めて効果的に緩和されることとなり、当該実施形態では長寿命の信頼性の高い半導体装置を提供することとなる。
(実施の形態3)
次に、本発明にかかる実施の形態3について説明する。本実施の形態3の半導体装置では、実施の形態2と異なり、半導体素子3が回路基板と半田によって電気的及び機械的に接続されている点が異なっている。尚、実施の形態2と対応する構成については同一の符号が付されている。
図5は本発明にかかる実施の形態3における半導体装置の断面構成図である。
本実施の形態3の半導体装置では、回路基板80と、半導体素子3と、回路基板80の電極パッド9と半導体素子3の電極パッド10を電気的かつ機械的に接続する半田接続部11を備えている。この半田接続部11が配置された領域は、アンダーフィル樹脂12で充填されている。さらに半導体素子3および、アンダーフィル樹脂12のフィレット部12aが撥水性シリコーンゴムの保護膜5で被覆されている。さらに、半導体素子3、アンダーフィル樹脂12のフィレット部12a、撥水性シリコーンゴムの保護膜5全体が封止樹脂6で封止されている。尚、本発明の基板の一例は、本実施の形態3の回路基板80に対応する。
そして、保護膜5と封止樹脂6の間に空隙層7が形成されており、アンダーフィル樹脂12のフィレット部12aと封止樹脂6の間に空隙層71が形成されている。
このように、空隙層7が形成されていることにより、各材料の熱変形による応力の発生が緩和され、本実施の形態3では、空隙層71が形成されることにより、更に応力の発生が緩和される。又、外部からの水の浸入による信頼性の低下も抑制され、さらに長寿命な半導体装置とすることができる。
次に、本発明にかかる実施の形態3における半導体装置の製造方法について説明する。
図6(a)〜(e)は、本実施の形態3の半導体装置の製造方法を説明するための断面構成図である。
図6(a)に示すように、回路基板80上には電極パッド9が設けられており、半導体素子3上には電極パッド10が設けられている。さらに電極パッド9および電極パッド10上には半田ボール11aが配置されている。
次に、図6(b)に示すように、電極パッド9と電極パッド10を半田ボール11aで接続するが、接続方法としては次のように接続する。公知のフリップチップボンダーで、接続前の回路基板80及び半導体素子3の設定温度は摂氏170度とする。その後、画像認識による位置合わせとそれに続く接続工程に移行するが、加圧する際、加圧力を0.1Nとし、3秒間の間に回路基板80及び半導体素子3を装置設定温度として摂氏170度から摂氏300度まで昇温加熱させることで、接続が可能である。
次に、図6(c)に示すように、フリップチップ接続された回路基板80と半導体素子3の間隙にアンダーフィル樹脂12が充填され、硬化させられる。アンダーフィル樹脂12の充填には公知のディスペンサーを使用し、公知の方法で充填することができる。すなわち、回路基板80と半導体素子3の間隙の端部における少なくとも1箇所に適量のアンダーフィル材料が滴下される。その後、毛細管現象によりアンダーフィル材料は半田接続部11と回路基板80と半導体素子3の間隙を過不足なく満たしながら充填される。充填された後、例えば165℃で2時間加熱し、アンダーフィル材料が熱硬化することでアンダーフィル材料の充填工程が完了する。
その後、図6(d)に示すように、半導体素子3およびアンダーフィル樹脂12のフィレット部12aを覆うように保護膜5の前駆体であるシリコーンゴムモノマー5aが適量滴下される。滴下量としては、後述する方法でシリコーンゴムへと硬化した際の厚さが10μmより大きく、2000μmより小さくなることが望ましい。厚さが10μmより小さいと、リフロー工程など加熱時に発生する熱応力の十分な緩和が期待できず、2000μmより大きいと、後に述べる封止樹脂6の厚みが小さくなり、封止樹脂6の厚みが小さくなった部分の強度が不足することとなる。
又、シリコーンゴムモノマーとしては、上記実施の形態1の半導体装置の製造方法の説明で述べたものと同様とすることができる。シリコーンゴムモノマーを滴下した後、150℃で4時間程度加熱することにより、保護膜5を形成することができる。尚、上記のようにシリコーンゴムモノマーを滴下する工程が、本発明の載置工程の一例に対応する。又、上記のように加熱する工程が、本発明の重合工程の一例に対応する。
このように保護膜5が形成されたものが、適当な温度に加熱した封止金型内に設置され、図6(e)に示すように、回路基板80の半導体素子を搭載した面にのみエポキシ系熱硬化樹脂である封止樹脂6が公知のトランスファーモールド法により押圧充填され、硬化される。このように、封止樹脂6を押圧充填し、硬化させる工程が、本発明の封止工程の一例に対応する。エポキシ系熱硬化性樹脂である封止樹脂6を硬化させる際、エポキシ系熱硬化性樹脂の界面張力エネルギーが40mN/m以上60mN/m以下であるであることにより、保護膜5を形成するシリコーンゴム硬化体とはその表面が完全には密着しない。このように保護膜5の材料として封止樹脂6に対する濡れ性が悪いものを用いることによって、完全に密着せず、空隙層7が形成される。尚、充填硬化されたアンダーフィル樹脂12としては、エポキシ樹脂が用いられているため、その後、図6(d)、(e)に示すように保護膜5を形成する際に、界面張力エネルギーの差により、空隙層71が形成されることになる。
以上のように、図5に示す本発明の実施の形態3の半導体装置が製造される。
このような実施の形態3では、次に説明するように、外部からの水の浸入によるリフロー時の不良や、樹脂とその他部材の線膨張係数差により発生する内部応力の緩和に優れた信頼性の高いものとすることができる。
すなわち、シリコーンゴム硬化体である保護膜5の界面張力エネルギーが15mN/m以上30mN/mであるのに対して、水の界面張力エネルギーは約72mN/Nであるために、前記シリコーンゴム硬化体である保護膜5は撥水性を有することになる。そのため、エポキシ系熱硬化性樹脂である封止樹脂6とシリコーンゴム硬化体である保護膜5の間の空隙層7には水が滞留しない。あるいは滞留したとしても、水は界面張力の低いシリコーンゴム硬化体中には浸入することができない。
さらに、空隙層7および空隙層71の存在により、各部材の線膨張係数差に起因する内部応力は極めて効果的に緩和されることとなり、当該実施の形態では長寿命の信頼性の高い半導体装置を提供することとなる。
尚、上記実施の形態1〜3では、半導体素子3の全体を覆うように保護膜5が形成されているが、図7の実施の形態1の変形例の半導体装置の断面構成図に示すように、保護膜5が半導体素子3の一部を覆うように形成されていてもよい。図7に示す半導体装置では、金属ワイヤー4の半導体素子3との接続部分4aと、ペースト材料2の端部分2a(露出部分)と、半導体素子3の端部3aが、保護膜50によって覆われている。この保護膜50は、実施の形態1の保護膜5と材料及び製造方法は同じものである。そして、保護膜5と封止樹脂6の間に、空隙層72が形成されている。この構成では、接続部分4a近傍にかかる応力は低減出来、水の滞留も防止することが出来る。
又、実施の形態2では、金属ワイヤー4の半導体素子3との接触部分4aが保護膜5によって覆われていたが、図8の実施の形態2の変形例の半導体装置の断面構成図に示すように、金属ワイヤー4の電極部8aとの接続部分4bを覆うように保護膜が形成されていても良い。図8に示す半導体装置では、半導体素子3の端部3aから電極部8aまでが保護膜52によって覆われており、保護膜52と封止樹脂6の間には空隙層73が形成されている。この構成では、少なくとも接続部分4bにかかる応力は低減出来、水の滞留も防止することが出来る。更に、図7に示すように、接続部分4aも覆うように保護膜を形成しても良い。
又、上記実施の形態1〜3では、保護膜5と封止樹脂6の間の境界全域に渡って空隙層7が形成されているが、全域に渡って形成されていなくてもよい。更に、空隙が層状に形成されていなくてもよく、例えば、図9に示す実施の形態1の変形例の半導体装置のように、少なくとも1箇所に空隙74が形成されておりさえすれば、従来の構成と比較して応力を緩和することが出来る。尚、本発明における空隙は、封止樹脂6に対する濡れ性が悪い材料により保護膜5を形成することによって封止樹脂6と保護膜5の密着性が悪くなり、応力緩和の効果が発揮される程度に形成されている。
本発明の半導体装置及びその製造方法によれば、応力の緩和に優れた効果を有し、高密度化半導体パッケージなどとして有用である。
1 リードフレーム
1A 外部端子
1B ダイパッド部
2 ペースト材料
3 半導体素子
4 金属ワイヤー
5、50、52 保護膜
6 封止樹脂
7、71、72、73 空隙層
8 回路基板
9 電極パッド
10 電極パッド
11 半田接続部
11a 半田ボール
12 アンダーフィル樹脂
12a フィレット部
74 空隙
101 半導体素子
102 回路基板
103 金属ワイヤー
104 封止用樹脂層
105 基板電極
106 マウント材
107 シリコーンゴム
108 封止樹脂

Claims (10)

  1. 基板と、
    前記基板上に実装された半導体素子と、
    前記半導体素子の少なくとも一部を被覆する保護膜と、
    前記半導体素子及び前記保護膜を封止している封止樹脂とを備え、
    前記保護膜と前記封止樹脂との間に、前記保護膜と前記封止樹脂が密着していない空隙が少なくとも1箇所存在する、半導体装置。
  2. 前記保護膜は、撥水性を有している、請求項1記載の半導体装置。
  3. 前記保護膜は、界面張力エネルギーが15mN/m以上30mN/m以下のシリコーンゴム材料で形成されており、
    前記封止樹脂は、界面張力エネルギーが40mN/m以上60mN/m以下である、請求項1又は2に記載の半導体装置。
  4. 前記保護膜は、厚みが10μm以上2000μm以下であり、
    摂氏25度から摂氏260度にわたり、弾性率が0.5MPa以上10MPa以下の範囲内である、請求項1〜3のいずれかに記載の半導体装置。
  5. 前記保護膜は、シリコーンゴム材料で形成されており、
    前記シリコーンゴム材料の前駆体が、オルガノポリシロキサン骨格を有し、
    前記前駆体は、ヒドロシリル化反応による熱硬化反応で、シロキサン骨格を有するシリコーンゴムへと硬化する、請求項1に記載の半導体装置。
  6. 前記空隙の厚みが、0.1μm以上100μm以下である、請求項1〜5のいずれかに記載の半導体装置。
  7. 基板に実装された半導体素子の少なくとも一部を被覆するように、保護膜の前駆体を載せる載置工程と、
    前記前駆体が重合することによって前記保護膜が形成される重合工程と、
    前記半導体素子及び前記保護膜を封止樹脂で封止し、前記保護膜と前記封止樹脂との間に、前記保護膜と前記封止樹脂が少なくとも1箇所以上密着していない空隙を形成する封止工程とを備えた、半導体装置の製造方法。
  8. 前記載置工程では、前記保護膜の前駆体であるシリコーンゴムモノマーが載置され、
    前記重合工程では、前記シリコーンゴムモノマーの重合によるゴム化により、前記保護膜が形成される、請求項7記載の半導体装置の製造方法。
  9. 前記封止工程では、
    前記封止樹脂との濡れ性が悪い材料を用いて、前記保護膜が形成される、請求項7記載の半導体装置の製造方法。
  10. 基板と、
    前記基板上に実装された半導体素子と、
    前記半導体素子の少なくとも一部を被覆する保護膜と、
    前記半導体素子及び前記保護膜を封止している封止樹脂とを備え、
    前記封止樹脂は、エポキシ樹脂であり、
    前記保護膜は、シリコーンゴム材料で形成されており、
    前記シリコーンゴム材料の前駆体が、オルガノポリシロキサン骨格を有し、
    前記前駆体は、ヒドロシリル化反応による熱硬化反応で、シロキサン骨格を有するシリコーンゴムへと硬化する、半導体装置。
JP2011108292A 2011-05-13 2011-05-13 半導体装置及び半導体装置の製造方法 Pending JP2012238796A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011108292A JP2012238796A (ja) 2011-05-13 2011-05-13 半導体装置及び半導体装置の製造方法
US13/457,585 US20120286405A1 (en) 2011-05-13 2012-04-27 Semiconductor device and method for manufacturing the same
CN201210148566XA CN102779795A (zh) 2011-05-13 2012-05-11 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011108292A JP2012238796A (ja) 2011-05-13 2011-05-13 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2012238796A true JP2012238796A (ja) 2012-12-06

Family

ID=47124660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011108292A Pending JP2012238796A (ja) 2011-05-13 2011-05-13 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20120286405A1 (ja)
JP (1) JP2012238796A (ja)
CN (1) CN102779795A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041701A (ja) * 2013-08-22 2015-03-02 Tdk株式会社 磁気センサ
JP2015106649A (ja) * 2013-11-29 2015-06-08 株式会社デンソー 電子装置
WO2016108261A1 (ja) * 2014-12-29 2016-07-07 三菱電機株式会社 パワーモジュール
JP2018186292A (ja) * 2018-07-17 2018-11-22 株式会社東芝 半導体装置および光結合装置
JP2019503277A (ja) * 2016-01-13 2019-02-07 日本テキサス・インスツルメンツ株式会社 応力による影響を受け易いmemsをパッケージングするための構造及び方法
JP2020031129A (ja) * 2018-08-22 2020-02-27 トヨタ自動車株式会社 半導体装置
JP2020102517A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 電子回路装置
US10833055B2 (en) 2015-09-04 2020-11-10 Kabushiki Kaisha Toshiba Semiconductor device and optical coupling device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060123A1 (en) * 2013-09-04 2015-03-05 Texas Instruments Incorporated Locking dual leadframe for flip chip on leadframe packages
WO2018116785A1 (ja) * 2016-12-20 2018-06-28 株式会社デンソー 半導体装置およびその製造方法
CN109727925A (zh) * 2017-10-31 2019-05-07 华润微电子(重庆)有限公司 一种提高塑封模块可靠性的封装结构及方法
US10861741B2 (en) 2017-11-27 2020-12-08 Texas Instruments Incorporated Electronic package for integrated circuits and related methods
US11538767B2 (en) 2017-12-29 2022-12-27 Texas Instruments Incorporated Integrated circuit package with partitioning based on environmental sensitivity
US10516381B2 (en) 2017-12-29 2019-12-24 Texas Instruments Incorporated 3D-printed protective shell structures for stress sensitive circuits
EP3633716A1 (en) * 2018-10-05 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Package with embedded electronic component being encapsulated in a pressureless way
CN109524372A (zh) * 2018-12-29 2019-03-26 山东盛品电子技术有限公司 封装结构、解决传感器芯片封装后封装体内部应力的方法
CN110600432A (zh) * 2019-05-27 2019-12-20 华为技术有限公司 一种封装结构及移动终端
JP6999749B2 (ja) * 2020-06-16 2022-02-04 三菱電機株式会社 電気機器配線部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62185343A (ja) * 1986-02-08 1987-08-13 Mitsubishi Electric Corp 樹脂封止形半導体装置
JPH0855941A (ja) * 1994-08-15 1996-02-27 Nagase Chiba Kk 電子部品の樹脂封止物及びそれに用いるエポキシ樹脂組成物
JPH09118828A (ja) * 1995-10-24 1997-05-06 Shin Etsu Chem Co Ltd シリコーンゴム組成物

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5987840A (ja) * 1982-11-10 1984-05-21 Toray Silicone Co Ltd 半導体装置
JPS62174958A (ja) * 1986-01-28 1987-07-31 Mitsubishi Electric Corp 半導体装置の製造方法
JP3161142B2 (ja) * 1993-03-26 2001-04-25 ソニー株式会社 半導体装置
JP4391508B2 (ja) * 2006-09-29 2009-12-24 Okiセミコンダクタ株式会社 半導体装置、及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62185343A (ja) * 1986-02-08 1987-08-13 Mitsubishi Electric Corp 樹脂封止形半導体装置
JPH0855941A (ja) * 1994-08-15 1996-02-27 Nagase Chiba Kk 電子部品の樹脂封止物及びそれに用いるエポキシ樹脂組成物
JPH09118828A (ja) * 1995-10-24 1997-05-06 Shin Etsu Chem Co Ltd シリコーンゴム組成物

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041701A (ja) * 2013-08-22 2015-03-02 Tdk株式会社 磁気センサ
US9372243B2 (en) 2013-08-22 2016-06-21 Tdk Corporation Magnetic sensor
JP2015106649A (ja) * 2013-11-29 2015-06-08 株式会社デンソー 電子装置
WO2016108261A1 (ja) * 2014-12-29 2016-07-07 三菱電機株式会社 パワーモジュール
JPWO2016108261A1 (ja) * 2014-12-29 2017-09-28 三菱電機株式会社 パワーモジュール
US10181445B2 (en) 2014-12-29 2019-01-15 Mitsubishi Electric Corporation Power module
US10833055B2 (en) 2015-09-04 2020-11-10 Kabushiki Kaisha Toshiba Semiconductor device and optical coupling device
JP2019503277A (ja) * 2016-01-13 2019-02-07 日本テキサス・インスツルメンツ株式会社 応力による影響を受け易いmemsをパッケージングするための構造及び方法
JP2018186292A (ja) * 2018-07-17 2018-11-22 株式会社東芝 半導体装置および光結合装置
JP2020031129A (ja) * 2018-08-22 2020-02-27 トヨタ自動車株式会社 半導体装置
JP7155748B2 (ja) 2018-08-22 2022-10-19 株式会社デンソー 半導体装置
JP2020102517A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 電子回路装置

Also Published As

Publication number Publication date
CN102779795A (zh) 2012-11-14
US20120286405A1 (en) 2012-11-15

Similar Documents

Publication Publication Date Title
JP2012238796A (ja) 半導体装置及び半導体装置の製造方法
US8110933B2 (en) Semiconductor device mounted structure and semiconductor device mounted method
JP5918664B2 (ja) 積層型半導体装置の製造方法
JP5415823B2 (ja) 電子回路装置及びその製造方法
CN103715150B (zh) 芯片帽及戴有芯片帽的倒装芯片封装
TWI639208B (zh) 真空層壓裝置及半導體裝置的製造方法
JP5602077B2 (ja) 半導体装置
KR100923596B1 (ko) 적층형 반도체 장치
WO2012070261A1 (ja) 半導体装置および半導体装置の製造方法
US20130056883A1 (en) Semiconductor device and method of manufacturing the same
JP2011228336A (ja) 半導体装置および半導体装置の製造方法
TW201123370A (en) Semiconductor package structures, flip chip packages, and methods for manufacturing semiconductor flip chip package
JP2010219420A (ja) 半導体装置
KR102372595B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2006179538A (ja) 半導体パワーモジュール
JP6057927B2 (ja) 半導体装置
JP2009200088A (ja) 半導体装置
JP5328740B2 (ja) 半導体装置および半導体装置の製造方法
US20200343107A1 (en) Semiconductor Module and Method for Producing the Same
JP6117715B2 (ja) 真空ラミネーション装置および半導体装置の製造方法
JP3568402B2 (ja) 半導体装置
WO2011158468A1 (ja) 半導体装置およびその製造方法
JP7439521B2 (ja) 半導体モジュール及び半導体モジュールの製造方法
JP2009021338A (ja) 配線基板およびその製造方法
JP2013225554A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131113

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141009

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20141015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150407