JP2009200088A - 半導体装置 - Google Patents

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Abstract

【目的】半導体チップの半田接合部の熱応力による熱抵抗と電気的抵抗の増大および熱疲労破壊を防止できる半導体装置を提供する。
【解決手段】回路パターン2に半田層4で固着された半導体チップ5の周囲に枠体13を形成し、この枠体13内に封止材層12を充填することで、封止材層12の量を低減して熱応力による半田層4の熱抵抗および電気的抵抗の増大を防ぎ、疲労破壊を防止することができる。
【選択図】 図1

Description

この発明は、パワー半導体素子が収納される半導体装置に関し、特にその封止構造に関する。
図4は、従来のパワーモジュールの要部断面図である。パワーモジュールは、絶縁層1と回路パターン2を有する銅ベース基板3に半田層4によりパワー半導体素子(以下、半導体チップ5と称す)が半田付けされる。
そしてさらに半田層6により外部導出導体であるリードフレーム7が半田付けされ主端子8が取り付けられる。この状態で、ケース9が取り付けられ銅ベース基板3とケース9との接合部15を図示しない接着剤でシールされ封止材層10が充填される。封止材層10として使用されるのはシリコーンゲル材料で、2液混合型の反応材料である。
所定量を計量したのち混合し0.1Torrの真空状態で10分間一次脱泡したのちにケース9内に封止材層10が注型される。その後、0.1Torrの真空状態で10分間2次脱泡し硬化温度120℃、硬化時間2時間で加熱硬化された後に蓋11が取り付けられパワーモジュールは完成する。パワーモジュールは図示しない冷却フィンの上に取り付けられて使用される。
パワーモジュールの動作時は半導体チップ5や回路パターン2には高電圧が印加され使用される。従来のパワーモジュールでは、シリコーンゲル材料で封止材層10を形成することにより短い沿面長で沿面絶縁耐圧を確保することができる。
また、特許文献1には、ボンディングワイヤが接続した半導体装置において、封止樹脂の端部と絶縁保護膜層との間に、封止樹脂と絶縁保護層に比べて柔軟性を有する硬化樹脂を設けることで線膨張率の差に起因して発生する熱応力を緩和して封止樹脂が剥離するのを防止できることが開示されている。
また、特許文献2には、一面上に半導体チップをワイヤボンド実装し且つ実装部を実装部封止樹脂で封止してなる回路基板を注入樹脂を用いてケース内に封入、固定した回路基板の実装構造において、回路基板とケースとの間に柔軟性のあるエポキシ樹脂からなる注入樹脂を充填することで樹脂にかかる熱応力によりワイヤが断線するのを防止することが開示されている。
特開平11−40710号公報 特開2000−223623号公報
従来のパワーモジュールでは、半導体チップ5を回路パターン2に接合している半田層4とリードフレーム7に接合している半田層6に温度変化による疲労破壊が発生し、電気的抵抗の変化と熱伝導率の変化を生じる。さらに具体的に説明する。
パワーサイクル試験をΔTj=100℃、運転1秒、休止9秒の条件を1サイクルとして実施するとサイクル数の増加にしたがいパワーモジュールの熱抵抗が増加する傾向が顕著になる。また、ヒートショック試験を−40℃(30分間)〜+125℃(30分間)の条件を1サイクルとして実施するとパワーサイクル試験と同様にサイクル数の増加とともに熱抵抗が増加する。さらにその傾向が顕著になると、半田層4と半田層6に疲労破壊を生じて電気的抵抗が増大し、半導体チップ5が回路パターン2やリードフレーム7から剥離する。
また、ケース9の内部空間を封止材層10で充填する場合、多量の封止材が必要になる。封止材の量を減らすために、半導体チップ近傍のみに封止材層を形成すると、封止材の加熱硬化工程で封止材の「たれ」や「広がり」が発生し、封止材で半導体チップ5を被覆することが困難になる。
また、前記特許文献1、2では、半導体チップを弾性率の高い(柔軟性がない)樹脂で被覆して、半導体チップを固着している半田層が熱応力による熱疲労破壊を起こすことを防止する記載はない。
この発明の目的は、前記の課題を解決して、半導体チップの半田接合部の熱応力による熱抵抗と電気的抵抗の増大および熱疲労破壊を防止できる半導体装置を提供することである。
前記の目的を達成するために、回路パターン上にはんだを介して半導体チップの裏面側が固着し、該半導体チップの表面側に外部導出導体が固着する半導体装置において、前記半導体チップと離し該半導体チップの外周部を囲み前記回路パターンに固着する枠体と、該枠体の内部に前記半導体チップが被覆されるように充填された封止材層とを有す構成とする。
前記枠体が、紫外線硬化型材料で形成されるとよい。
前記枠体と前記回路パターンとの接着強度が、前記封止材層と前記回路パターンとの接着強度より大きいとよい。
前記封止材層の弾性率が、前記枠体の弾性率より大きいとよい。
前記外部導出導体が、外部導出端子と一体化したリードフレームである場合もある。
前記枠体が、カチオン重合型紫外線接着剤で形成されるとよい。
前記封止材層が、カチオン重合型1液性エポキシ系封止材で形成されるとよい。
前記したように、半導体チップを接合している半田層に対して高い剛性(小さな弾性率)を有する封止材層で半田層による接合を補強することと、半導体チップの外周部に設けられた枠体を紫外線硬化型接着剤で形成し回路パターンとの接着強度を高め、枠体の弾性率を封止材層より小さくして枠体に働く応力を緩和させることにより、パワーサイクル試験やヒートショック試験で発生する熱応力疲労による熱抵抗や電気的抵抗の増加を防止する効果がある。
この発明によれば、回路パターンに半田層で固着された半導体チップの周囲に枠体を形成し、この枠体内に封止材層を充填することで、封止材層の量を低減して熱応力による半田層の熱抵抗および電気的抵抗の増大を防ぎ、疲労破壊を防止することができる。
封止材層の弾性率を枠体の弾性率より大きくすることで、熱応力による半田層の熱抵抗および電気的抵抗の増大を防ぎ、疲労破壊を防止することができる。
また、枠体の接着の強さを封止材層の接着の強さより大きくすることで、熱応力によるはんだの熱抵抗および電気的抵抗の増大を防ぎ、疲労破壊を防止することができる。
発明の実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。
図1は、この発明の第1実施例の半導体装置の要部断面図である。この半導体装置はパワーモジュールの例である。
パワーモジュールは、絶縁層1と回路パターン2を有する銅ベース基板3に半田層4により半導体チップ5が半田付けされる。続いて半田層6により外部導出導体であるリードフレーム7が半田付けされ(レーザ溶接の場合もある)主端子8が取り付けられる(リードフレームと主端子が一体化されている場合もある)。さらに回路パターン2と接する枠体13を形成するために、図2に示す注入のための内枠21と外枠22を半導体チップ5と間隔を空けて取り囲むように回路パターン2上に配置する。続いて紫外線硬化型の1液型のエポキシ系接着剤(カチオン重合型エポキシ樹脂)を使用し、図示しないディスペンサーを使用して枠体13を形成するための内枠21と外枠22に挟まれた隙間23にこの接着剤を注入する。尚、内枠21と外枠22は、それぞれコの字型をしたA側の型とB側の型を合わせて形成される。
次に図示しない紫外線照射機により3000mJ/cm2(紫外線波長365nm パワー密度100mW/cm2 照射時間30sec)の照射条件で接着剤を硬化させ内枠21と外枠22を外して、回路パターン2に固着した枠体13を形成する。枠体13の高さは、好ましくは、後で形成する封止材層12の上面が半導体チップ5およびリードフレーム7の脚部の上面を覆う高さとする。尚、内体21と外枠22はコの字型をしたA側の型とB側の型を変形させて枠体13から外す。この状態で、ケース9が取り付けられ銅ベース基板3とケース9との接合部15を図示しない接着剤でシールする。
次に封止材層12として、1液型のエポキシ系封止材を図示しないディスペンサーを使用して枠体13内に滴下塗布し、半導体チップ5と枠体13の間に充填し、また、半導体チップ5およびリードフレームの脚部7aを覆う。その後、硬化温度150℃ 硬化時間2時間の硬化により封止材層12の硬化を完了する。
次に蓋11が取り付けられパワーモジュールは完成される。パワーモジュールは図示しない冷却フィンの上に取り付けられて使用される。この構造では、パワーモジュール内部は空間14となる構造である。
封止材層12として使用される1液型のエポキシ系封止材としては、熱伝導率が0.84W/mK、熱変形温度が170℃、弾性率(ヤング率)が16GPaの性能の封止材料を使用する。高性能の封止材層12に使用される封止材料には、充填材としてSiO2やTiO2等の材料が80〜90%近く充填されているため熱伝導率と弾性率が高い性能を維持することができる。例えば、ペルノックス(株)製のカチオン重合型1液性エポキシ系封止材(商品名 ELM−1000TypeC04)を使用できる。
枠体13の接着に使用される接着剤としては紫外線硬化型の1液型のエポキシ系接着剤(カチオン重合型エポキシ樹脂)で弾性率が7GPaを使用する。これにより弾性率については、封止材層12の弾性率(16GPa)>枠体13の接着剤の弾性率(7GPa)となる。例えば、ナガセケムテックス(株)製のXNR5516(商品名)を使用できる。
このように枠体13の接着剤の弾性率より封止材層12の弾性率を大きくすることで、枠体13が熱応力で変形や破損した場合でも半導体チップ5を被覆する封止材層12にその影響が及ぶのを防止できて、信頼性を高めることができる。枠体13の弾性率は好ましくは5GPa〜10GPaである。また、封止材層12の弾性率は好ましくは10GPa〜20GPaである。
尚、半導体チップ5にボンディングワイヤが接続している半導体装置(例えば、特許文献1、2)では封止材層12の弾性率が例えば16GPaのように大きいとワイヤが断線することがあるので本発明は適用できず、本発明の半導体装置のようにリードフレーム7のような外部導出導体が半導体チップ5に接続している場合に適用できる。
また、回路パターン2との接着強さについては、枠体13の接着剤の接着強さ(250kg/cm2)>封止材層12の接着強さ(200kg/cm2)となる。このように枠体13の接着強さを封止材層12の接着強さより大きくすることで、熱膨張で封止材層12が変形するのを枠体13で押さえ込み、変形を押さえ込むことにより、熱応力で封止材層12の接着力が低下するのを防止できる。枠体13の接着強さは好ましくは210kg/cm2〜500kg/cm2である。
この構造では、枠体13内に封止材層12を充填し封止材層12と枠体13のそれぞれの弾性率と接着強さは前記の関係とすることで、半導体チップ5の半田接合部の熱応力による熱抵抗と電気的抵抗の低下および熱疲労破壊を防止できる。
また、半導体チップ5は図1では2個となっているが1個の場合も3個以上の場合にもこの発明は適用できる。
また、半導体チップ5の上面または半導体チップに接合するリードフレーム7の接合部状面より高い枠体13を設けることで硬化前の封止材層12が横方向にタレたり広がったりすることが防止され、半導体チップ5およびリードフレーム7の脚部7aを確実に封止材層12で被覆できる。
また、この構造では枠体13内に封止材層12を点滴塗布(充填)するので、封止材層12の量は従来構造の封止材層10の量に比べ少量にできるので低コスト化できる。
図3は、この発明の第2実施例の半導体装置の要部断面図である。この半導体装置はパワーモジュールの例である。
図1との違いは、封止材層12を被覆した後、さらに封止材層10をケース9内に充填した点である。この場合、封止材層10として使用されるのはシリコーンゲル材料で、2液混合型の反応材料である。所定量の計量したのち混合し0.1Torrの真空状態で10分間一次脱泡したのちにケース9内に注型される。その後、0.1Torrの真空状態で10分間2次脱泡し、硬化温度120℃ 硬化時間2時間で加熱硬化された後に蓋11が取り付けられパワーモジュールは完成される。パワーモジュールは図示しない冷却フィンの上に取り付けられて使用される。
この構造では、枠体13内に封止材層12が充填され、さらにその上に封止材層10が被覆しているので、図1の場合より、半導体チップ5の半田接合部の熱応力による熱抵抗と電気的抵抗の低下および熱疲労破壊を一層防止できる。また、封止材層10を被覆することで耐湿性を高めることができる。
この発明の第1実施例の半導体装置の要部断面図 枠体を形成するための注入枠の図 この発明の第2実施例の半導体装置の要部断面図 従来のパワーモジュールの要部断面図
符号の説明
1 絶縁層
2 回路パターン
3 銅ベース基板
4、6 半田
5 半導体チップ
7 リードフレーム
7a リードフレームの脚部
8 主端子
9 ケース
10、12 封止材層
11 蓋
13 枠体
14 空間
15 接合部
21 内枠
22 外枠
23 隙間

Claims (7)

  1. 回路パターン上にはんだを介して半導体チップの裏面側が固着し、該半導体チップの表面側に外部導出導体が固着する半導体装置において、前記半導体チップと離し該半導体チップの外周部を囲み前記回路パターンに固着する枠体と、該枠体の内部に前記半導体チップが被覆されるように充填された封止材層とを有することを特徴とする半導体装置。
  2. 前記枠体が、紫外線硬化型材料で形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記枠体と前記回路パターンとの接着強度が、前記封止材層と前記回路パターンとの接着強度より大きいことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記封止材層の弾性率が、前記枠体の弾性率より大きいことを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
  5. 前記外部導出導体が、外部導出端子と一体化したリードフレームであることを特徴とする請求項1に記載の半導体装置。
  6. 前記枠体がカチオン重合型紫外線接着剤で形成されることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
  7. 前記封止材層がカチオン重合型1液性エポキシ系封止材で形成されることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015222A (ja) * 2010-06-30 2012-01-19 Hitachi Ltd 半導体装置
JP2012204366A (ja) * 2011-03-23 2012-10-22 Mitsubishi Electric Corp 半導体装置
JP2013004766A (ja) * 2011-06-17 2013-01-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013135105A (ja) * 2011-12-27 2013-07-08 Mitsubishi Electric Corp 電力用半導体装置
WO2014103133A1 (ja) * 2012-12-28 2014-07-03 富士電機株式会社 半導体装置
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール
JPWO2013111276A1 (ja) * 2012-01-25 2015-05-11 三菱電機株式会社 電力用半導体装置
DE102017200256A1 (de) 2016-02-03 2017-08-03 Mitsubishi Electric Corporation Elektrodenanschluss, Halbleitervorrichtung und Leistungswandlungsvorrichtung
EP3321962A4 (en) * 2015-07-06 2018-07-25 Rohm Co., Ltd. Power module and inverter device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156447U (ja) * 1979-04-24 1980-11-11
JPS6436055A (en) * 1987-07-31 1989-02-07 Oki Electric Ind Co Ltd Method of sealing electronic component
JPH02130866A (ja) * 1988-11-10 1990-05-18 Fuji Electric Co Ltd 半導体装置
JPH1060232A (ja) * 1996-08-20 1998-03-03 Nagase Chiba Kk 非接触icカード用モジュール封止剤

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156447U (ja) * 1979-04-24 1980-11-11
JPS6436055A (en) * 1987-07-31 1989-02-07 Oki Electric Ind Co Ltd Method of sealing electronic component
JPH02130866A (ja) * 1988-11-10 1990-05-18 Fuji Electric Co Ltd 半導体装置
JPH1060232A (ja) * 1996-08-20 1998-03-03 Nagase Chiba Kk 非接触icカード用モジュール封止剤

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015222A (ja) * 2010-06-30 2012-01-19 Hitachi Ltd 半導体装置
JP2012204366A (ja) * 2011-03-23 2012-10-22 Mitsubishi Electric Corp 半導体装置
JP2013004766A (ja) * 2011-06-17 2013-01-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013135105A (ja) * 2011-12-27 2013-07-08 Mitsubishi Electric Corp 電力用半導体装置
JPWO2013111276A1 (ja) * 2012-01-25 2015-05-11 三菱電機株式会社 電力用半導体装置
US9343388B2 (en) 2012-01-25 2016-05-17 Mitsubishi Electric Corporation Power semiconductor device
WO2014103133A1 (ja) * 2012-12-28 2014-07-03 富士電機株式会社 半導体装置
US9852968B2 (en) 2012-12-28 2017-12-26 Fuji Electric Co., Ltd. Semiconductor device including a sealing region
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール
US9917031B2 (en) 2013-09-30 2018-03-13 Fuji Electric Co., Ltd. Semiconductor device, and method for assembling semiconductor device
EP3321962A4 (en) * 2015-07-06 2018-07-25 Rohm Co., Ltd. Power module and inverter device
US10748826B2 (en) 2015-07-06 2020-08-18 Rohm Co., Ltd. Power module and inverter equipment
DE102017200256A1 (de) 2016-02-03 2017-08-03 Mitsubishi Electric Corporation Elektrodenanschluss, Halbleitervorrichtung und Leistungswandlungsvorrichtung
US10714447B2 (en) 2016-02-03 2020-07-14 Mitsubishi Electric Corporation Electrode terminal, semiconductor device, and power conversion apparatus
DE102017200256B4 (de) 2016-02-03 2022-02-24 Mitsubishi Electric Corporation Elektrodenanschluss, Halbleitervorrichtung und Leistungswandlungsvorrichtung

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