JP2012175024A - 半導体装置、センサーおよび電子デバイス - Google Patents

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Abstract

【課題】貫通電極を有する半導体基板の積層時に、半導体基板の破損を防止する。
【解決手段】突起電極１１７が形成された第２基板１００上に、貫通電極４０が形成された第１基板１０が積層され、貫通電極４０には凹部２８を有し、凹部２８に突起電極１１７が入り込んで積層され、凹部２８の開口幅に対して、突起電極１１７の先端幅が小さくなっている。
【選択図】図５

Description

本発明は、半導体装置、および半導体装置を備えたセンサーおよび電子デバイスに関する。
貫通電極が形成された半導体基板を積層し、上下の半導体基板を貫通電極によって電気的に接続する半導体装置が知られている。
従来、例えば、特許文献１に記載されているように、一方の半導体基板に貫通電極を設け、他方の半導体基板に突起電極を設け、突起電極を貫通孔の中に圧接して塑性変形させ、かしめ状態で上下の半導体基板を電気的に接続する方法が知られている。
特許第４４４１３２８号公報
しかしながら、特許文献１に記載の半導体装置では、突起電極を半導体基板の貫通孔に圧接する際、半導体基板にクラックが発生するという課題があった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］本適用例に係る半導体装置は、互いに反対側に位置する主面および裏面を有する第１基板と、前記第１基板に積層される、互いに反対側に位置する主面および裏面を有する第２基板と、を備え、前記第１基板は前記第１基板の厚み方向に貫通する貫通孔と、前記貫通孔の内側に形成された貫通電極と、前記主面に形成された第１電極と、が設けられ、前記第２基板は前記第２基板の前記主面に形成された第２電極と、前記第２電極上に配置され前記第２基板の前記主面から突出する突起電極と、が設けられ、前記貫通電極は前記裏面側に凹部を有し、前記凹部の底部の位置は、前記第１基板の前記裏面よりも前記主面側に位置し、前記第１基板の前記裏面より前記主面に配置された前記第１電極に繋がり、前記凹部に前記突起電極が入り込んで前記第１基板と前記第２基板とが積層されており、前記凹部の開口幅ａと、前記突起電極の先端幅ｂが、ａ＞ｂの関係となっていることを特徴とする。
本適用例によれば、第１基板に形成された凹部の開口幅より第２基板に形成された突起電極の先端幅が小さいため、第１基板と第２基板との積層時に突起電極が凹部に入り易くなり、基板が破損することなく接続することができる。
［適用例２］上記適用例に記載の半導体装置は、前記第１基板の前記凹部の深さｃと、前記第２基板の前記突起電極の高さｄが、ｃ＜ｄの関係となっていることが好ましい。
本適用例によれば、凹部の深さより突起電極の高さの方が高いため、第１基板と第２基板の隙間を適正に保つことができ、第１基板と第２基板との接続信頼性を向上することができる。
［適用例３］上記適用例に記載の半導体装置は、前記第１基板の前記凹部の開口は前記底部から前記裏面に向かって広くなっていることが好ましい。
本適用例によれば、凹部が底部から裏面に向かって広くなっているため、積層時に突起電極が凹部により入り易くなり、第１基板と第２基板とを積層する際に基板が破損することなく接続することができる。
［適用例４］上記適用例に記載の半導体装置は、前記第１基板の前記貫通孔の内壁には絶縁膜が形成され、前記絶縁膜の内側に導電層を有した前記貫通電極があり、前記凹部は前記導電層中に配置し、前記導電層は２種類以上の材料で構成され、前記凹部の前記裏面側の表面の材料が最も融点が低い材料から構成され、前記融点が低い料材と前記第２基板に形成された前記突起電極が金属間接合していることが好ましい。
本適用例によれば、導電層を２種類以上の材料で構成し、凹部の裏面側の表面の材料が最も融点が低い材料であるため、より低温で突起電極との金属間接合が可能となり、熱応力を低くできることで第１基板と第２基板との接続信頼性を向上することができる。
［適用例５］上記適用例に記載の半導体装置は、前記融点が低い材料はろう材であることが好ましい。
本適用例によれば、ろう材を用いるため、金属間接合が容易に行えることで、第１基板と第２基板との接続信頼性を向上することができる。
［適用例６］上記適用例に記載の半導体装置は、前記第２基板の前記第２電極に形成された前記突起電極の先端幅ｂと、前記第２電極側の前記突起電極の幅ｅはｂ＜ｅの関係となっていることが好ましい。
本適用例によれば、突起電極の先端幅に対して、第２電極側の幅の方が大きいので、先端幅が細くても、突起電極の強度が向上し、第１基板と第２基板との接続信頼性を向上することができる。
［適用例７］本適用例に係わるセンサーは、上記半導体装置が実装されていることを特徴とする。
本適用例によれば、上記半導体装置が実装されているため、信頼性の高いセンサーを提供することができる。
［適用例８］本適用例に係わる電子デバイスは、上記半導体装置を有していることを特徴とする。
本適用例によれば、上記半導体装置を有しているため、信頼性の高い電子デバイスを提供することができる。
（Ａ）〜（Ｄ）は実施形態１における第１基板の製造工程を説明する断面図である。 （Ａ）〜（Ｃ）は実施形態１における第１基板の製造工程を説明する断面図である。 実施形態１における第２基板の製造工程を説明する断面図である。 実施形態１における貫通電極と突起電極との関係を示す図である。 実施形態１における第１基板と第２基板を積層した状態を示す図である。 実施形態２における半導体基板の積層状態を示す図である。 変形例１における突起電極の形状を示す図である。 変形例１における第１基板と第２基板を積層した状態を示す図である。 変形例１における基板の他の積層状態を示す図である。 （Ａ）、（Ｂ）は実施形態の応用に係るセンサーを示す図である。 実施形態の応用に係る電子デバイスを示す図である。 実施形態の応用に係る他の電子デバイスを示す図である。
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。
（実施形態１）
図１（Ａ）〜（Ｄ）および図２（Ａ）〜（Ｃ）は本実施形態の第１基板の製造工程を説明する断面図である。図３は本実施形態の第２基板の製造工程を説明する断面図である。
本実施の形態では、第１基板として半導体基板１０を使用する。図１（Ａ）に示す半導体基板１０は、半導体ウエハであるが半導体チップであってもよい。半導体基板１０には、少なくとも１つの（半導体ウエハには複数の、半導体チップには１つの）集積回路（例えばトランジスターやメモリーを有する回路（図示せず））が主面である第１の面１２に形成されている。半導体基板１０には、複数の第１電極としての電極（例えばパッド）１４が形成されている。各電極１４は、集積回路に電気的に接続されている。各電極１４は、アルミニウム（Ａｌ）などで形成されていてもよい。電極１４の表面形状は特に限定されないが矩形であることが多い。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６が形成されている。パッシベーション膜１６は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。パッシベーション膜１６は電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウエットエッチングのいずれを適用してもよい。パッシベーション膜１６のエッチングのときに、電極１４の表面がエッチングされてもよい。
本実施の形態では、図１（Ａ）に示すように半導体基板１０の裏面である第２の面（第１の面１２とは反対側の面）２０から電極１４上の絶縁層１５に到達するように貫通孔２１を形成する。貫通孔２１の形成には、エッチング（ドライエッチング又はウエットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは貫通孔２１の形成にレーザー（例えばＣＯ2レーザー、ＹＡＧレーザー等）を使用してもよい。絶縁層１５は、例えばＳｉＯ2やＳｉＮであってもよい。
次に、図１（Ｂ）に示すように、貫通孔２１の内面に絶縁膜２２を形成する。絶縁膜２２は、酸化膜であってもよい。例えば半導体基板１０の基材がＳｉである場合、絶縁膜はＳｉＯ2やＳｉＮであってもよいし樹脂であってもよい。第２の面２０上と貫通孔２１の底部（絶縁層１５上）も絶縁膜によって形成してもよい。
続いて、図１（Ｃ）に示すように、貫通孔２１の底部から電極１４に繋がる開口２３を形成する。開口２３は貫通孔２１より小さく形成してもよい。開口２３の形成には、エッチング（ドライエッチング又はウエットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によって絶縁膜２２上にパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
図１（Ｄ）に示すように、貫通孔２１に導電層２５を形成する。導電層２５の形成にはスパッタを適用してもよい。導電層２５は少なくともバリア層を含んでもよい。バリア層は、その上に形成される層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、例えばＴｉＷ、ＴｉＮで形成してもよい。第２の面２０上と貫通孔２１の内面（内側面及び底部）も導電層によって形成してもよい。導電層２５はシード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、例えばＣｕで形成する。導電層２５は電極１４に接触していてもよい。
次に、図２（Ａ）に示すように、凹部２８を形成するように貫通孔２１内に導電層２６を形成する。導電層２６はシード層として導電層２５を用いて電解メッキによって設けてもよい。導電層２６は、例えばＣｕで形成してもよい。凹部２８は底部から第２の面２０に向けて開口が拡がるように形成されていてもよい。
続いて、図２（Ｂ）に示すように、凹部２８を完全に埋めないように、導電層２６の表面にろう材層３０を形成する。ろう材層３０は、導電層２５上にパターニングされたレジスト（図示せず）を形成した後に、導電層２５をシード層として電解メッキで行ってもよい。あるいはろう材を溶融させ、インクジェット方式等によって、これを凹部２８に吐出又は滴下してもよい。凹部２８は底部から第２の面２０に向けて開口が拡がるように形成されていてもよい。ろう材層３０は、例えばＳｎ、Ａｇ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、Ｎｉ、Ｐｂ等、少なくとも１つまたは複数以上の材料で構成されていてもよい。ろう材は、導電層２５、２６よりも融点が低いものが採用される。なお、ろう材層３０の厚みは２μｍ〜１０μｍ程度である。
そして、図２（Ｃ）に示すように、半導体基板１０の第２の面２０上に形成された導電層２５を除去する。導電層２５の除去には、エッチング（ドライエッチング又はウエットエッチング）を適用してもよい。
以上の工程により、第１基板としての半導体基板１０に貫通電極４０を形成することができる。図１、２では一つの貫通電極を示したが、半導体基板１０には、複数の貫通電極４０を有する。貫通電極４０は、第１の面（主面）１２の電極１４から第２の面（裏面）２０に貫通する。そして、貫通電極４０は、第２の面２０の側に凹部２８を有する。凹部２８は、底部から第２の面２０に向けて開口が拡がるように形成されていてもよい。
図３に第２基板である半導体基板１００を示す。半導体基板１００は、半導体ウエハであるが半導体チップであってもよい。半導体基板１００には、少なくとも１つの（半導体ウエハには複数の、半導体チップには１つの）集積回路（例えばトランジスターやメモリーを有する回路（図示せず））が主面である第１の面１１２に形成されている。回路の上には絶縁層１１５が形成される。例えば半導体基板１００の基材がＳｉである場合、絶縁層はＳｉＯ2やＳｉＮであってもよい。そして、半導体基板１００には、複数の第２電極としての電極（例えばパッド）１１４が形成されている。各電極１１４は、集積回路に電気的に接続されている。各電極１１４は、アルミニウム（Ａｌ）などで形成されていてもよい。電極１１４の表面形状は特に限定されないが矩形であることが多い。半導体基板１００が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１１４が形成される。
半導体基板１００には、１層又はそれ以上の層のパッシベーション膜１１６が形成されている。パッシベーション膜１１６は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。パッシベーション膜１１６は電極１１４の表面を覆って形成した後、その一部をエッチングして電極１１４の一部を露出させてもよい。エッチングにはドライエッチング及びウエットエッチングのいずれを適用してもよい。パッシベーション膜１１６のエッチングのときに、電極１１４の表面がエッチングされてもよい。
露出された電極１１４上に突起電極１１７を形成する。突起電極１１７は、半導体基板１００の厚み方向に突出し円柱状に形成される。突起電極１１７は、メッキ（電解メッキ・無電解メッキ）によって設けてもよい。突起電極１１７は例えば金（Ａｕ）で形成してもよい。
図４は、本実施形態における貫通電極と突起電極との関係を示す図である。
図４に示すように、第１基板である半導体基板１０の貫通電極４０の凹部２８の開口幅ａと、第２基板である半導体基板１００の突起電極１１７の先端幅ｂが、ａ＞ｂとなっている。また半導体基板１０の貫通電極４０の凹部２８の深さｃと、半導体基板１００の突起電極１１７の高さｄがｃ＜ｄとなっている。なお、凹部２８の深さｃは、ろう材層３０を含まない深さである。
上述の半導体基板１０と半導体基板１００を用いて、図５に示すように、第１基板である半導体基板１０を第２基板である半導体基板１００に積層する。そのとき、半導体基板１０の貫通電極４０の凹部２８に、半導体基板１００の突起電極１１７が入り込んでいる。半導体基板１０の貫通電極４０の凹部２８の開口幅ａに対して、半導体基板１００の突起電極１１７の先端幅ｂが狭いため、容易に入り込ませることができ、基板の破損を防止することができる。また凹部２８は、底部から第２の面２０に向けて開口が拡がるように形成されている。これにより半導体基板１００の突起電極１１７を、半導体基板１０の凹部２８に容易に入り込ませることができる。
半導体基板１０のろう材層３０と半導体基板１００の突起電極１１７とが金属間接合していてもよい。このようにして半導体装置５が製造される。
ろう材層３０は半導体基板１０の導電層２５、２６よりも融点が低いので、より低温での接合が可能となり、容易に金属間接合ができるため、応力を低くできることで半導体基板間の接続信頼性を向上することができる。
また、半導体基板１０の貫通電極４０の凹部２８の深さｃに対して、半導体基板１００の突起電極１１７の高さｄが高いため、半導体基板１０と半導体基板１００の隙間が適正に保つことができ、接続信頼性を向上することができる。なお、半導体基板１０と半導体基板１００の間（半導体基板１０の第２の面２０と半導体基板１００の第１の面１１２との間）に封止樹脂（図示せず）を充填してもよい。
以上述べたように、本実施形態によれば、以下の効果を得ることができる。
第１基板である半導体基板１０を第２基板である半導体基板１００に積層する。そのとき、半導体基板１０の貫通電極４０の凹部２８に、半導体基板１００の突起電極１１７が入り込むが、半導体基板１０の貫通電極４０の凹部２８の開口幅ａに対して、半導体基板１００の突起電極１１７の先端幅ｂが狭いため、容易に入り込ませることができ、半導体基板１０，１００の破損を防止することができる。凹部２８は、底から開口に向けて拡がるように形成されているので、半導体基板１００の突起電極１１７を、半導体基板１０の凹部２８に容易に入り込ませることができる。また半導体基板１０の貫通電極４０の凹部２８の深さｃに対して、半導体基板１００の突起電極１１７の高さｄが高いため、半導体基板１０と半導体基板１００の隙間が適正に保つことができ、接続信頼性を向上することができる。
（実施形態２）
図６は、実施形態２に係る半導体基板の積層状態を示す図である。
本実施形態に係る半導体装置について、この図を参照して説明する。なお、実施形態１と同一の構成部位については、同一の番号を使用し、重複する説明は省略する。
本実施の形態では、第１基板である半導体基板１０と第２基板である半導体基板１００との間に、第３基板である半導体基板２００が積層されている。
半導体基板２００は貫通電極２４０を有し、その構成は半導体基板１０の貫通電極４０と同様である。半導体基板２００の電極２１４上には、１層又はそれ以上の層のパッシベーション膜２１６が形成されている。パッシベーション膜２１６は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。パッシベーション膜２１６は電極２１４の表面を覆って形成した後、その一部をエッチングして電極２１４の一部を露出させてもよい。エッチングにはドライエッチング及びウエットエッチングのいずれを適用してもよい。パッシベーション膜２１６のエッチングのときに、電極２１４の表面がエッチングされてもよい。
露出された電極２１４上に突起電極２１７を形成する。突起電極２１７は、メッキ（電解メッキ・無電解メッキ）によって設けてもよい。突起電極２１７は例えば金（Ａｕ）で形成してもよい。
半導体基板２００の貫通電極２４０には凹部２２８を有し、半導体基板１００の突起電極１１７が入り込んでいる。半導体基板１０にある貫通電極４０の凹部２８には、半導体基板２００の突起電極２１７が入り込んでいる。半導体基板２００の貫通電極２４０の凹部２２８の開口幅に対して、半導体基板１００の突起電極１１７の先端幅が狭く、半導体基板１０の貫通電極４０の凹部２８の開口幅に対して、半導体基板２００の突起電極２１７の先端幅が狭いため、容易に入り込ませることができ、半導体基板の破損を防止することができる。また凹部２２８、凹部２８は、底から開口に向けて拡がるように形成されていてもよい。これにより半導体基板１００の突起電極１１７が、半導体基板２００の凹部２２８に、半導体基板２００の突起電極２１７が、半導体基板１０の凹部２８に容易に入り込ませることができる。
半導体基板１０のろう材層３０と半導体基板２００の突起電極２１７、半導体基板２００のろう材層２３０と半導体基板１００の突起電極１１７がそれぞれ金属間接合していてもよい。このようにして、半導体装置６が製造される。
ろう材層３０は半導体基板１０の導電層２５、２６より、ろう材層２３０は半導体基板２００の導電層２２５、２２６よりも融点が低くいので、より低温での接合が可能となり、容易に金属間接合ができるため、応力を低くできることで接続信頼性を向上することができる。
半導体基板１０の貫通電極４０の凹部２８の深さに対して、半導体基板２００の突起電極２１７の高さが高く、半導体基板２００の貫通電極２４０の凹部２２８の深さに対して、半導体基板１００の突起電極１１７の高さが高いため、半導体基板１０と半導体基板２００の隙間と、半導体基板２００と半導体基板１００の隙間が適正に保つことができ、接続信頼性を向上することができる。半導体基板１０と半導体基板２００の間、半導体基板２００と半導体基板１００の間それぞれに封止樹脂（図示せず）を充填してもよい。
以上述べたように、本実施形態によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
第３基板である半導体基板２００を第２基板である半導体基板１００に積層し、第１基板である半導体基板１０を半導体基板２００に積層する。そのとき、半導体基板１０の貫通電極４０の凹部２８の開口幅に対して、半導体基板２００の突起電極２１７の先端幅が狭く、半導体基板２００の貫通電極２４０の凹部２２８の開口幅に対して、半導体基板１００の突起電極１１７の先端幅が狭いため、容易に入り込ませることができ、実施形態１より積層数が多くても半導体基板１０，１００，２００の破損を防止することができる。凹部２８同様、凹部２２８は、底から開口に向けて拡がるように形成されているので、半導体基板１００の突起電極１１７が、半導体基板２００の凹部２２８に、半導体基板２００の突起電極２１７が、半導体基板１０の凹部２８に容易に入り込ませることができる。また半導体基板１０の貫通電極４０の凹部２８の深さに対して、半導体基板２００の突起電極２１７の高さが高く、半導体基板２００の貫通電極２４０の凹部２２８の深さに対して、半導体基板１００の突起電極１１７の高さが高いため、半導体基板１０と半導体基板２００の隙間と、半導体基板２００と半導体基板１００の隙間が適正に保つことができ、半導体基板間の接続信頼性を向上することができる。
なお、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。
（変形例１）
図７、８、９は、変形例１に係る図である。以下、変形例１に係る説明をする。なお、実施形態１、２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
図７、８は実施形態１の変形例である。
半導体基板１００の突起電極１１８の先端幅ｂと電極１１４側の幅ｅとの関係が、ｂ＜ｅとなっている。本実施形態では突起電極１１８は円錐台形状に形成されている。突起電極１１８の先端幅ｂに対して、電極１１４側の幅ｅの方が大きいことで、先端幅が細くても半導体基板１００に対する突起電極の強度が向上し、半導体基板間の接続信頼性を向上することができる。
図８に示すように半導体装置７は、突起電極１１８が形成された半導体基板１００に、貫通電極４０が形成された半導体基板１０を積層している。突起電極１１８の電極１１４側の幅に対して、先端幅の方が小さいことで、貫通電極４０の凹部２８の開口幅に対して、半導体基板１００の突起電極１１８の先端幅が十分狭いため、容易に入り込ませることができ、基板の破損を防止することができる。また凹部２８は、底部から第２の面２０に向けて開口が拡がるように形成されているので、半導体基板１００の突起電極１１８を、半導体基板１０の凹部２８に容易に入り込ませることができる。半導体基板１０のろう材層３０と半導体基板１００の突起電極１１８が金属間接合していてもよい。
半導体基板１０の貫通電極４０の凹部２８の深さに対して、半導体基板１００の突起電極１１８の高さが高いため、半導体基板１０と半導体基板１００の隙間が適正に保つことができ、接続信頼性を向上することができる。半導体基板１０と半導体基板１００との間（半導体基板１０の第２の面２０と、半導体基板１００の第１の面１１２との間）に封止樹脂（図示せず）を充填してもよい。
図９は実施形態２の変形例である。半導体装置８は、半導体基板１００の突起電極１１８に加え、半導体基板２００の突起電極２１８も、電極２１４側の幅に対して、先端幅の方が小さくなっている。半導体基板１０のろう材層３０と半導体基板２００の突起電極２１８、半導体基板２００のろう材層２３０と半導体基板１００の突起電極１１８がそれぞれ金属間接合していてもよい。半導体基板１０と半導体基板２００の間、半導体基板２００と半導体基板１００の間にそれぞれに封止樹脂（図示せず）を充填してもよい。
以上述べたように、本変形例によれば、実施形態１、２での効果に加えて、以下の効果を得ることができる。
貫通電極の凹部の開口幅に対して、突起電極の先端幅が先細りで十分狭いため、容易に入り込ませることができ、基板の破損を防止することができる。また凹部は、底から開口に向けて拡がるように形成されているので、突起電極が、半導体基板の凹部に容易に入り込ませることができる。
図１０には、本発明の半導体装置が搭載されたセンサー３００が示されている。
図１０（Ａ）にセンサー３００の構成例を示す。このセンサーは、センサーアレイ３１０と、行選択回路（行ドライバー）３２０と、読み出し回路３３０を含む。またＡ／Ｄ変換部３４０、制御回路３５０を含むことができる。このセンサーを用いることで、例えばナイトビジョン機器などに用いられる赤外線カメラなどを実現できる。
センサーアレイ３１０には、二軸方向に複数のセンサーセルが配列（配置）される。また複数の行線（ワード線、走査線）と複数の列線（データ線）が設けられる。なお行線及び列線の一方の本数が１本であってもよい。例えば行線が１本である場合には、図１０（Ａ）において行線に沿った方向（横方向）に複数のセンサーセルが配列される。一方、列線が１本である場合には、列線に沿った方向（縦方向）に複数のセンサーセルが配列される。
図１０（Ｂ）に示すように、センサーアレイ３１０の各センサーセルは、各行線と各列線の交差位置に対応する場所に配置（形成）される。例えば図１０（Ｂ）のセンサーセルは、行線ＷＬ１と列線ＤＬ１の交差位置に対応する場所に配置されている。他のセンサーセルも同様である。行選択回路３２０は、１又は複数の行線に接続される。そして各行線の選択動作を行う。例えば図１０（Ｂ）のようなＱＶＧＡ（３２０×２４０画素）のセンサーアレイ３１０（焦点面アレイ）を例にとれば、行線ＷＬ０、ＷＬ１、ＷＬ２・・・・ＷＬ２３９を順次選択（走査）する動作を行う。即ちこれらの行線を選択する信号（ワード選択信号）をセンサーアレイ３１０に出力する。
読み出し回路３３０は、１又は複数の列線に接続される。そして各列線の読み出し動作を行う。ＱＶＧＡのセンサーアレイ３１０を例にとれば、列線ＤＬ０、ＤＬ１、ＤＬ２・・・・ＤＬ３１９からの検出信号（検出電流、検出電荷）を読み出す動作を行う。
Ａ／Ｄ変換部３４０は、読み出し回路３３０において取得された検出電圧（測定電圧、到達電圧）をデジタルデータにＡ／Ｄ変換する処理を行う。そしてＡ／Ｄ変換後のデジタルデータＤＯＵＴを出力する。具体的には、Ａ／Ｄ変換部３４０には、複数の列線の各列線に対応して各Ａ／Ｄ変換器が設けられる。そして、各Ａ／Ｄ変換器は、対応する列線において読み出し回路３３０により取得された検出電圧のＡ／Ｄ変換処理を行う。なお、複数の列線に対応して１つのＡ／Ｄ変換器を設け、この１つのＡ／Ｄ変換器を用いて、複数の列線の検出電圧を時分割にＡ／Ｄ変換してもよい。
制御回路３５０（タイミング生成回路）は、各種の制御信号を生成して、行選択回路３２０、読み出し回路３３０、Ａ／Ｄ変換部３４０に出力する。例えば充電や放電（リセット）の制御信号を生成して出力する。或いは、各回路のタイミングを制御する信号を生成して出力する。
本発明に係る電子デバイスの一例として、図１１に示すパソーナルコンピューター４００や、図１２に示す携帯電話５００等を挙げることができる。いずれも上記実施形態に示した半導体装置を内部機器として搭載していることを特徴とする。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
１０…第１基板としての半導体基板、１４…第１電極としての電極、１１４…第２電極としての電極、２１…貫通孔、２２…絶縁膜、２５，２６，２２５，２２６…導電層、２８，２２８…凹部、３０，２３０…ろう材層、４０，２４０…貫通電極、１００…第２基板としての半導体基板、１１７，１１８，２１７，２１８…突起電極。

Claims (8)

  1. 互いに反対側に位置する主面および裏面を有する第１基板と、
    前記第１基板に積層される、互いに反対側に位置する主面および裏面を有する第２基板と、を備え、
    前記第１基板は前記第１基板の厚み方向に貫通する貫通孔と、前記貫通孔の内側に形成された貫通電極と、前記主面に形成された第１電極と、が設けられ、
    前記第２基板は前記第２基板の前記主面に形成された第２電極と、前記第２電極上に配置され前記第２基板の前記主面から突出する突起電極と、が設けられ、
    前記貫通電極は前記裏面側に凹部を有し、前記凹部の底部の位置は、前記第１基板の前記裏面よりも前記主面側に位置し、前記第１基板の前記裏面より前記主面に配置された前記第１電極に繋がり、
    前記凹部に前記突起電極が入り込んで前記第１基板と前記第２基板とが積層されており、
    前記凹部の開口幅ａと、前記突起電極の先端幅ｂが、ａ＞ｂの関係となっていることを特徴とする半導体装置。
  2. 前記第１基板の前記凹部の深さｃと、前記第２基板の前記突起電極の高さｄが、ｃ＜ｄの関係となっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１基板の前記凹部の開口は前記底部から前記裏面に向かって広くなっていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１基板の前記貫通孔の内壁には絶縁膜が形成され、前記絶縁膜の内側に導電層を有した前記貫通電極があり、前記凹部は前記導電層中に配置し、
    前記導電層は２種類以上の材料で構成され、前記凹部の前記裏面側の表面の材料が最も融点が低い材料から構成され、
    前記融点が低い料材と前記第２基板に形成された前記突起電極が金属間接合していることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
  5. 前記融点が低い材料はろう材であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２基板の前記第２電極に形成された前記突起電極の先端幅ｂと、前記第２電極側の前記突起電極の幅ｅはｂ＜ｅの関係となっていることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
  7. 請求項１ないし６のいずれか一項に記載の半導体装置が実装されてなるセンサー。
  8. 請求項１ないし６のいずれか一項に記載の半導体装置を有する電子デバイス。
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