JP2011501725A - ナノ構造体による隣接層の接続および接合 - Google Patents

Abstract

２つの導電面または導電層と、これら２つの導電面または導電層の間に電気的または熱的接続部を生成するように２つの導電面または導電層に接合されたナノ構造体アセンブリとを備える装置、およびその製造方法。

Description

優先権の主張
本出願は、参照により本明細書に組み込む２００７年９月１２日出願の米国仮特許出願第６０／９７１，８５９号、および２００７年９月２０日出願の米国仮特許出願第６０／９７４，０４５号の優先権の利益を主張する。

本明細書に記載の技術はナノ構造体に関し、より詳細には、導電性材料の隣接層を接続および接合するためにナノ構造体を使用することに関する。

１つの構成要素内に存在するような材料の層を、しばしば特定の位置で、ウェハまたはダイなどの基板に装着することが必要な事例が、電子デバイスの生産および製造において多くある。このような場合、装着が完全であることが、それが機械的であろうと熱的であろうと、あるいは電気的であろうと、デバイスの性能にとって極めて重要になりうる。

例としては、フリップチップを下層（ダイなどの基板）に装着または接合させること、ＬＣＤ製造で使用されるようなファインピッチチップオンフレックス技術、ファインピッチで電気接点を生成するウェハレベルバンプが含まれる。このような応用例すべてにおいて、現在の技術は、一部には電子デバイスの小型化に対して高まる要望により、重大な限界に遭遇している。

「フリップチップ」技術の使用が急速に増加しており、現在ではこの技術は、携帯電話、ＭＰ３プレーヤ、スマートカード、ディスプレイ、コンピュータ周辺機器などのデバイスに使用されている。しかし、複雑さおよび生産コストの面で、フリップチップ技術には、フリップチップをダイに接合および接続することを含む複雑な工程の要件に帰因する欠点がある。これらの工程には、ハンダフラックス塗布、チップ／ボード構成、ハンダバンプリフロー工程、フラックス除去工程、アンダーフィル、および硬化工程が含まれる。

フリップチップを接合および接続する際に使用される技術の進展に伴い、Ｉ／Ｏ接点数が増大し、接点間のピッチがより細かくなっている。例えば、参照によって本明細書に組み込む、ｗｗｗ．ｆｌｉｐｃｈｉｐｓ．ｃｏｍ／ｔｕｔｏｒｉａｌ０５．ｈｔｍｌから入手可能なＰｅｔｅｒ Ｊ．Ｏｐｄａｈｌの「Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ ｆｏｒ Ｆｌｉｐｃｈｉｐ Ａｐｐｌｉｃａｔｉｏｎｓ：Ａｎ Ｉｎｔｒｏｄｕｃｔｉｏｎ，」を参照されたい。

ハンダバンプの代替方法として、接着性樹脂などのポリマーマトリクス中に分散させた導電性粒子からなる異方性導電膜（ＡＣＦ）が、鉛フリーで環境にやさしく、フラックスのない接合の解決策として出現した。ＡＣＦは、隣接する粒子を互いに絶縁しながら、フリップチップ上の導電性バンプなどの導電面と、フリップチップ上の導電性バンプに対応する基板上の導電性パッドなどの別の導電面との間に導電性粒子を閉じ込めることによって機能する。

過去数十年間、ＡＣＦは、ディスプレイ内で集積回路ドライバからガラス基板までの電気的および機械的接続を行うためのパッケージ技術として、フラットパネルディスプレイ業界で広く使用されてきた。最近になりＡＣＦは、より小さな寸法でのより微細なピッチの要件を満足させるための、他の直接チップ装着技術の一般的な代替方法になることが判明した。ＡＣＦ材料に関して、これは、導電性粒子を可能な限り小さくすること、高い粒子密度を生み出すこと、およびＡＣＦ内に極めて均一に分布した粒子を確保することを意味する。加えて、ポリマーマトリクスの流れは通常、可能な限り適切に制御されなければならない。現在、粒径が３．５μｍという小さい粒子が、要求が厳しい応用例で使用される。

ＡＣＦには複数の制約があると長く認識されてきた。粒子があまりに大きい場合、またはあまりに多くの粒子がある場合には、フリップチップ上の隣接する２つのバンプ間に短絡回路を生成する危険がある。これは、粒子が互いに近接しすぎる場合に短絡回路が生じうるので、粒子間の最小可能ピッチに限界があることを意味する。これは例えば、短絡回路が生じた場合には黒点が現れるディスプレイ産業部門で特に明白である。ポリマーマトリクス中の粒子分布の均一性を正確に予測する明確な方法がないので、回路短絡の危険が常に存在する。粒子による回路短絡の危険を回避することの影響は、接点（Ｉ／Ｏ）の最大可能数が制限されることであり、したがって、ＡＣＦを使用してフリップチップを接続する場合の最大可能ピッチが制限される。

チップオンフレックス（ＣＯＦ）は、やはりＡＣＦを利用する関連技術であり、コストおよびサイズの要件に適合するためにより微細なピッチの製品（現行の製品では４０〜５０μｍ未満）に対する要望が（特にＬＣＤ業界において）高まっているので、「フリップチップ」技術と同様の問題を引き起こす。ファインピッチＣＯＦパッケージには、現行の接合工程で生じるリード断線およびミスアライメントという２つの主要な問題がある。

組立て工程中のリード断線は、どんな場合でも、どの位置でも起こりうるので、目視検査はほとんど不可能である。リード断線は、２つの導電面の間に閉じ込められた導電性粒子に不足がある場合に発生する可能性があり、閉じ込められた粒子数が１つ未満であると、電気的不良になる開放電気回路が高い確度で生じる。この問題を回避するには粒子密度を高めなければならないが、これは、粒子の径を小さくすることによって実施される。ＣＯＦのリードピッチが４０μｍである場合、３μｍ未満の粒子径を有する異方性導電接着剤（ＡＣＡ）を使用して、良好な電気的接続（少なくとも１つの閉じ込められた粒子）の確率を９９．９５％とすることができる。

しかしこの高い率の接続完全性でも、誤差限界を無視することができない。例えば、４００のバンプがあるパッケージでは、５つのチップのうちの１つが開放（切断）バンプ／リード接合部を有しうる。さらに、バンプとリードの間のギャップばらつきの大きさが３μｍを超える場合には、閉じ込められた粒子を有する通常の接合部でも開放接合部不良が発生しうる。したがって、総合的に、異方性導電接着剤（ＡＣＡ）をファインピッチＣＯＦ相互接続に適用すると、粒子径の縮小と、バンプ／リード高およびチップ／膜共形性のより正確な制御とが必要になる。

ミスアライメントはまた、より微細なピッチでは膜と導電面の間のアライメントに対してより高精度の制御が必要であるので、より微細なリードピッチにおいては危険率が高まる。既存の許容値要件は最終的に、満足な歩留まりを得るために新規格に置き換える必要がある。ＣＯＦアセンブリ工程におけるミスアライメントの原因は様々であり、膜、チップ、ボンディング機器などに原因がありうる。ボンディング許容値は、ばらつきの性質と関係する。

したがって、ＡＣＦに伴う主要問題は要約して、（１）均一に分布した粒子径の必要性、（２）粒子の表面被覆を破壊し接点を生成するようにボンディング圧力を制御する必要性、（３）粒子の分布に関する粒子のサイズの限界−サブミクロンのレベルまで下げることができない、（４）製造限界−均一性が良好で再現可能なサブミクロンのレベルで製造することができない、とすることができる。したがって、チップと基板の間の接続を行い、チップを基板に装着するよりよい方法が必要である。

ウェハレベルバンプは、同様の考慮すべき事項の影響を受ける。より小さな寸法および微細なピッチで分散チャネルまたは接触チャネルにより電気接点を生成するためのバンプが必要であることで、よりいっそう大きな製造忠実度が要求される。電気接続部はバンプによって生成されるが、これらのバンプのサイズには限界があり、単位面積あたりのバンプの数が制限されている現在の製造工程では、サブミクロンレベルまで下げることが不可能である。したがって、複数の分散チャネルでは、バンプを生成することに制約が加わる。

本明細書の背景の議論は、技術の状況を説明するために含められている。このことは、言及した材料のどれもが、本出願の特許請求項のいずれかの優先日時点で公開されていたか、既知であったか、あるいは通常の一般的な知識の一部であったことを認めるものと解釈されるべきではない。

本明細書の説明および特許請求の範囲全体を通して、「含む」および「備える」という語、ならびに「含んでいる」および「含む」などのそのバリエーションは、他の添加物、成分、完全体、またはステップを排除するものではない。

本開示では、第１導電面と、第２導電面と、２つ以上のナノ構造体とを備える装置であって、これら２つ以上のナノ構造体のそれぞれが、２つ以上のナノ構造体の他の構造体と平行であり、２つ以上のナノ構造体が、互いに混じり合った２つ以上の材料を含み、これら互いに混じり合った２つ以上の材料が、２つ以上のナノ構造体の形状に影響を及ぼす少なくとも１つの材料と、第１導電面の間の境界面の電気的特性に影響を及ぼす少なくとも１つの材料とを含み、２つ以上のナノ構造体のそれぞれの第１端部と第１導電面の間に第１接合部が存在し、２つ以上のナノ構造体が第１導電面に垂直であり、２つ以上のナノ構造体のそれぞれの第２端部と第２導電面との間に第２接合部が存在し、２つ以上のナノ構造体が第２導電面に垂直である装置を提示する。

ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法が提示され、本方法は、１つまたは複数の中間層を導電基板上に堆積するステップであって、これら複数の中間層のうちの少なくとも１つが、非結晶質シリコンおよびゲルマニウムからなる群より選択された材料を含むステップと、１つまたは複数の中間層上に触媒層を堆積するステップと、基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで基板を加熱するステップと、この温度で触媒層上に２つ以上のナノ構造体を成長させるステップとによってナノ構造体アセンブリを生成するステップ、１つまたは複数の中間層のうちの少なくとも１つが触媒層と相互に混じり合い、相互に混じり合ったこの触媒層、および１つまたは複数の中間層のうちの少なくとも１つがナノ構造体中に存在するステップ、ナノ構造体アセンブリを接着性ポリマーでスピンコーティングして、埋込みナノ構造体を有する膜を形成するステップ、この膜を研磨して、ナノ構造体アセンブリの２つ以上のナノ構造体に均一な所望の長さを得るステップ、膜をダイシングして１つまたは複数の個別パッドを生成するステップ、このパッドを導電基板から引き上げるステップ、第１導電面と第２導電面の間に１つまたは複数のパッドを挿入するステップ、ならびに１つまたは複数のパッドを硬化させ、それによって第１導電面を１つまたは複数のパッドの第１面に接合し、第２導電面を１つまたは複数のパッドの第２面に接合するステップとを含む方法。

ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法であって、１つまたは複数の中間層を第１導電面上に堆積するステップであって、これら複数の中間層のうちの少なくとも１つが、非結晶質シリコンおよびゲルマニウムからなる群より選択された材料を含むステップと、１つまたは複数の中間層上に触媒層を堆積するステップと、基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで基板を加熱するステップと、この温度で触媒層上に２つ以上のナノ構造体を成長させるステップとによってナノ構造体アセンブリを生成するステップ、１つまたは複数の中間層のうちの少なくとも１つが触媒層と相互に混じり合い、相互に混じり合ったこの触媒層、および１つまたは複数の中間層のうちの少なくとも１つがナノ構造体中に存在するステップ、ナノ構造体アセンブリを接着性ポリマーでスピンコーティングして、埋込みナノ構造体を有する膜を第１導電面に形成するステップ、膜を研磨してナノ構造体アセンブリの２つ以上のナノ構造体に均一な所望の長さを得るステップ、膜および第１導電面をダイシングして、膜の区域および第１導電面の区域をそれぞれのパッドが備える１つまたは複数の個別パッドを生成するステップ、１つまたは複数のパッドを第２導電面に適用するステップ、ならびに１つまたは複数のパッドを硬化させ、それによって第２導電面を１つまたは複数のパッドの表面に接合するステップとを含む方法。

ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法であって、１つまたは複数の中間層を堆積するステップと、これら１つまたは複数の中間層上に触媒層を堆積するステップと、基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで基板を加熱するステップと、この温度で触媒層上に２つ以上のナノ構造体を成長させるステップとによってナノ構造体アセンブリを生成するステップ、１つまたは複数の中間層のうちの少なくとも１つが触媒層と相互に混じり合い、相互に混じり合ったこの触媒層、および１つまたは複数の中間層のうちの少なくとも１つがナノ構造体中に存在するステップ、ナノ構造体を金属堆積物でスピンコーティングして、第１導電面に金属埋込み構造体を形成するステップと、ナノ構造体アセンブリを接着性ポリマーで被覆して、埋込みナノ構造体を有する膜を第１導電面に形成するステップ、膜を研磨してナノ構造体アセンブリの２つ以上のナノ構造体に均一な所望の長さを得るステップ、膜および第１導電面をダイシングして、膜の区域および第１導電面の区域をそれぞれのパッドが備える１つまたは複数の個別パッドを生成するステップ、１つまたは複数のパッドを第２導電面に適用するステップ、ならびに１つまたは複数のパッドを硬化させ、それによって第２導電面を１つまたは複数のパッドの表面に接合するステップとを含む方法。

マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の原理図である。 マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の硬化前の図である。 マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の硬化後の図である。 マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の硬化後の図である。 マトリクス中のカーボンナノファイバの上面図である。 Ｉ／Ｏパッドを有するマトリクス中のカーボンナノファイバの上面図である。 Ｉ／Ｏパッドを有するマトリクス中のカーボンナノファイバの断面図である。 本明細書に記載された工程のフローチャートである。 本明細書に記載された工程のフローチャートである。 本明細書に記載された工程のフローチャートである。

本技術は、ナノ構造体を２つの面または層の上の接触場所に接合することによって２つの面または層を接続し、それによって２つの面または層の間に機械的、電気的、または熱的接続部を生成する方法を対象とする。このような方法によって、接触場所のピッチは２ｎｍから１ｎｍの範囲内とすることができる。本技術はさらに、第１の導電面または導電層と、第２の導電面または導電層と、２つの導電面または導電層の間に接合され位置決めされたナノ構造アセンブリであって、ナノ構造アセンブリのナノ構造体が２つの導電面または導電層に垂直なナノ構造アセンブリとを備える装置を含む。

この技術の別の態様では、接合層が、基板上に形成された金属下層の上にカーボンナノ構造体（ＣＮＳ）などのナノ構造体を成長させることによって形成される。この基板は、金属、半導体材料または絶縁材料、あるいはそれらの組合せの、１つまたは複数の層を備えることができる。ナノ構造体は、基板表面に対し垂直に成長する。ナノ構造体は、例えば接着性ポリマーであるポリマーなどの担体で被覆することができる。担体は、ポリイミドとすることができるか、あるいは柔軟または固い材料とすることができる。任意選択で、被覆された、または被覆されていないナノ構造体を研磨して均一な長さにすることができる。得られた構造体は、個別の膜にダイシングすることができる。任意選択で、ポリマーおよびナノ構造体の膜を基板から引き上げることができる。次に、膜をダイの表面に付けて、ウェハ接点を設けることができる。

この技術のさらに別の態様では、ウェハ接合層は、カーボンナノ構造体（ＣＮＳ）などの、ポリマー被覆内に保持されたナノ構造体を含むことができる。このナノ構造体は、層の上面および底面に対して垂直に延びる。ナノ構造体は、ある一定の間隔で配置されたナノ構造体の群と、別の一定の（より大きい）間隔で配置されたナノ構造体の群とに分類することができる。１つの群に含まれる各ナノ構造体は、共通の電極に直接接触して置かれることによって、または電気的に結合された各金属下層の上に成長することによって電気的に接続することができる。対照的に、別の群のナノ構造体は電気的に分離される。

本明細書で、ナノ構造体と層または面との間の方向を示すために「垂直な」が用いられる場合、ナノ構造体が、長手方向に沿って延びる縦軸を有するワイヤ、チューブまたは繊維の形態、あるいは同様な構造を有し、層または面の平面に直角に配置されるのは縦軸であることを理解されたい。さらに「垂直な」は、例えば、平面に対して８８〜９０°、または平面に対して８５〜９０°にある縦軸の傾きなどの、正確な垂直からの小さな逸脱を包含すると理解されたい。

複数の実施形態では、ナノ構造体は一般に剛性であり、そのため、それを含む層はおおむね圧縮不可能である。

ナノ構造体の例には、限定されないが、ナノチューブ、ナノファイバ、またはナノワイヤが含まれる。特に、本明細書に見られるナノ構造体は、カーボンナノチューブ（１つまたは複数）、カーボンナノファイバ（１つまたは複数）またはナノワイヤ（１つまたは複数）などの、カーボンベースのナノ構造体で作製することができる。

本明細書に見られるナノ構造体は、金属、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、または元素周期表の諸元素の組合せなどの、他の材料で作製することもできる。材料の例には、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＡｌＧａＡｓなどの半導体、シリコンナノワイヤなどのナノワイヤ、ＺｎＯ、ＺｎＡｌＯなどの合金、およびナノ構造体を形成できる他の任意の二元または三元の合金が含まれる。

本明細書の適用例と整合性のあるナノ構造体は、シリコン、ポリシリコン、酸化シリコン、窒化シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、ＩｎＰ、ガラス、ポリイミド、ポリマー、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ、ＮｉＣｒ、Ａｌ、ＡｌＯｘ、Ｐｔ、Ｐｄ、Ａｕ、Ｃｕ、ＴｉＮなどの金属、または周期表の他の任意の金属、プラスチック、アルミニウム箔、アルミナ、紙、ならびにＨｆＯ、ＺｒＯなどの高いｋの材料などの基板上に、成長／形成／堆積させることができる。ナノ構造体を成長させるために、触媒は、Ｎｉ、ＮｉＣｒ、Ｐｄ、Ｐｔ、Ｆｅ、Ａｕ、Ｃｏ、またはこのような材料の組合せ、あるいは別の材料の合金、例えばＣｏ−Ｖ、Ｃｏ−Ｎｉ、Ｆｅ−Ｎｉなどのバイメタル触媒とすることができる。

化学気相成長法（ＣＶＤ）は、ナノ構造体を成長させるための、本明細書に記載の技術とともに用いる典型的な方法である。しかし、用いることのできる別の種類のＣＶＤの方法もあり、例えば熱ＣＶＤ、ＰＥＣＶＤ、ＲＰＥＣＶＤ、ＭＯＣＶＤ（有機金属ＣＶＤ）などの、あるいは当業者に知られている他の任意のＣＶＤの変形がある。具体的な成長の方法が２００６年４月２５日出願の米国特許出願第１１／４１２，０６０号「Ｃｏｎｔｒｏｌｌｅｄ Ｇｒｏｗｔｈ ｏｆ ａ Ｎａｎｏｓｔｒｕｃｔｕｒｅ ｏｎ ａ Ｓｕｂｓｔｒａｔｅ」に記載されている。参照によりその全体を本明細書に組み込む。

さらに、本明細書中のナノ構造体は、一旦形成されたナノ構造体の様々な特性を制御できる方法および材料により、諸条件を用いて、形成することができる。したがって、本明細書中で使用されるナノ構造体は、基板およびその間に位置するインターフェース層から成長させた、以下の特性を有するナノ構造体を包含する。基板は、支持体の上に配置できる金属層などの導電層であることが好ましい。支持体は通常、シリコンまたは他の半導体材料のウェハ、ガラス、あるいは薄膜技術で使用される適切な可撓性ポリマーである。金属は、モリブデン、タングステン、白金、パラジウム、およびタンタルからなる群より選択されることが好ましい。金属層の厚さは、１ｎｍから１μｍの範囲にあるのが好ましく、１ｎｍから５０ｎｍの範囲であればより好ましい。金属層は、当技術分野で知られた複数の方法のいずれか１つによって堆積されることが好ましく、これらの方法には、限定されないが、熱蒸着または真空蒸着、分子ビームエピタキシおよび電子ビーム蒸着などの蒸着法と、当技術分野で知られた複数のスパッタリングの形式のいずれか、およびプラズマ支援ＣＶＤのようなプラズマ法などのグロー放電法と、化学気相成長およびイオン注入などの気相法、ならびに電気めっきおよび液相エピタキシなどの液相法を含む化学法とが含まれる。堆積技術の例は、Ｈａｎｄｂｏｏｋ ｏｆ Ｔｈｉｎ Ｆｉｌｍ Ｄｅｐｏｓｉｔｉｏｎ、Ｋ．Ｓｅｓｈａｎ編集、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ（Ｗｉｌｌｉａｍ Ａｎｄｒｅｗ、インディアナ州、２００２年）に見ることができる。

複数の中間層または１つの中間層とも呼ばれるインターフェース層は、基板上に堆積された１つまたは複数の層を順々に備える。インターフェース層の最上面には触媒の層がある。ナノ構造体は、触媒層の上面から成長させる。

インターフェース層は、材料の単一層で簡単に構成することができる。こうした状況では、単一層はシリコンまたはゲルマニウムとすることができる。各層は、蒸着またはスパッタリングなどの技法によって非結晶または結晶の形態で堆積することができる。その厚さは通常、１ｎｍから１μｍの範囲であり、１ｎｍから５０ｎｍの範囲でもよい。

インターフェース層は、別々の材料からなる複数の層を備えることができ、機能に応じて任意に類別することができる。例えば、基板の近傍の層は、インターフェースの電気的特性に影響を与える層として特徴づけられる。触媒の近傍の層は、ナノ構造体の組成、および電気機械的特性などの特性に影響を与える層として特徴づけられる。

インターフェース層の様々な構成は、本発明と両立することができる。例えば、インターフェースの電気的特性を制御する目的で、一連の層を３層まで基板上に堆積することができる。このような構造は、限定されないが、一連の絶縁体と導体または半導体と絶縁体、一連の基板隣接の絶縁体と半導電層、一連の半導体と絶縁体と半導体、一連の基板隣接の２つの絶縁バリア層と半導体、基板の金属とは異なる金属の単一層、ならびに一連の基板の金属とは異なる金属と半導電層を含む。このような構成では、絶縁体は、ＳｉＯ_ｘ、Ａ１_２Ｏ_３、ＺｒＯ_ｘ、ＨｆＯ_ｘ、ＳｉＮ_ｘ、Ａ１_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、およびＩＴＯからなる群より選択することができる。半導体はシリコンまたはゲルマニウムとすることができる。金属は、存在する場合には、パラジウム、白金、モリブデンまたはタングステンとすることができる。同じ特性の２つの層、例えば２つの半導体層が存在する場合、これらの層は必ずしも互いに同じ組成を有しない。

前述のインターフェース層の最上部層はそれ自体、触媒層と隣接することができる。これは特に、最上部層がシリコンまたはゲルマニウムなどの半導体の場合である。しかし、前述のインターフェース層がその上に、それと触媒層との間に位置するもう１つの層または一連の層を堆積していることもありうる。このような追加のインターフェース層、すなわち第２インターフェース層は、ナノ構造体の特性および組成を制御するものと考えられる。この第２インターフェース層は、金属層とその上面の触媒層に隣接する半導体層などの１対の層とすることができる。あるいは、第２インターフェース層は、半導体の単一層で簡単に構成することもできる。金属層は、第２インターフェース層中に存在する場合、タングステン、モリブデン、パラジウム、および白金からなる群より選択されることが好ましい。第２インターフェース層中の半導体層は、シリコンまたはゲルマニウムが好ましい。

触媒層は通常、金属または金属合金の層であり、連続的な膜ではなく、金属または金属合金の非常に微細な粒子を含むことができる。触媒層は、ニッケル、パラジウム、鉄、ニッケルとクロムを任意の比率で含むニッケル−クロム合金、およびモリブデンからなる群より選択された金属を含むことが好ましい。

ナノ構造体は通常、触媒層と導電基板の間の少なくとも１つの材料層からなる多積層構成を有し、その材料は、触媒および導電基板と同じ種類のものではなく、種々の層間の化学反応を制御する。したがって、別々の導電基板上でのナノ構造体の成長を制御することができる。それによって、成長した構造体の形状および特性、ならびに成長した構造体の先端部材料を制御することができる。現在の技術を拡張することにより、異なる種類の材料（半導電性、強誘導性、磁性など）からなる複数の積層を設けることができ、これらの材料を使用してナノ構造体のベース／境界面、ボディおよび先端部における特性を制御することができる。ナノ構造体を、基板上にそれ自体堆積される導電層の上に成長させることも可能であり、この基板自体は、導電性、絶縁性、または半導電性など任意の種類のものとすることができる。

通常では、このようなナノ構造体の成長中、ナノ構造体中への中間層の材料の拡散がいくらか起きる。このような相互拡散により、成長したナノ構造体の先端部まで中間層の材料がずっと移送されうる。ある条件では、拡散した材料が狭い帯として存在し、他の条件では、拡散した材料がナノ構造体全体にわたって広がる。

本明細書に記載の方法は、アナログおよび／またはデジタル電子回路を含む電子部品のどんなアセンブリ技法にも適用可能である。例えば、このような部品は、通信技術、自動車／産業エレクトロニクス商品、消費者電子機器、コンピューティング、デジタル信号処理および集積型の製品の中に見出すことができる。ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ）モジュール、ＣＳＰ、ＷＬＰ、ＦＣＯＢ、ＴＣＢなどの装着技術において、本明細書の方法を利用することができる。ＲＥＩＤ、ＣＭＯＳ、ＢｉＣＭＯＳ、ＧａＡＳ、ＡｌＧＡＡｓ、ＭＭＩＣ、ＭＣＭなどの集積回路（ＩＣ）のタイプにおいて、本明細書に記載の方法を利用することができる。自動車、コンピュータ、携帯電話送受器およびテレビに使用されるようなＬＣＤ、ＬＥＤおよびＯＬＥＤなどのディスプレイ技術にも、本明細書に記載の方法によって作製された接続部を組み込むことができる。このような技術を同様に組み込むことができる他の電子部品には、限定されないが、ＡＳＩＣチップ、メモリデバイス、ＭＣＵ、高周波デバイスモジュール、集積化受動部品などが含まれる。

本明細書に記載の方法を使用して、相互接続部、サーマルビアまたは熱導体もしくは熱不導体、インダクタ、コンデンサおよび抵抗器を、材料の２つの層の間に接続部を生成する技法からそれらが利益を得る範囲で、生成することもできる。この方法はさらに、フォトニック結晶、導波路、フィルタ、光電子回路などの光電子デバイスに使用することもできる。この方法は、生物学デバイス、あるいはラブオンチップアレイおよびバイオ診断用プローブなどの生物学とシリコンをベースとする混合デバイスに使用することもできる。

構造
本明細書に記載の工程によって生成される装置は、ナノ構造体が担体内部に埋め込まれた担体を備え、このナノ構造体は、特定の形状および機能を有するように成長させた。ナノ構造体は、おおよそ互いに平行であり、また基板に対して垂直になるように方向付けられる。ナノ構造体は、概ね所望の長さまたは高さを有する。

図１〜８は、本明細書に記載の方法および装置を概略的に示す。図１〜８は、カーボンナノファイバ（ＣＮＦ）を使用して示されているが、ナノ構造体の他の形態も同様に使用できることを理解されたい。このような代替ナノ構造体には、限定されないが、ナノチューブ、ナノワイヤ、およびナノロープが含まれる。このようなナノ構造体は、１つまたは複数の別の要素でドープした炭素から作製することができるが、それに限定されない。

図１は、マトリクス中のカーボンナノファイバのパッドを使用する、ダイと基板など２つの隣接金属層の接合および電気的接続の全体的な原理を示す。図１には３つの層が示されており、基板１００が埋込み接触パッド１１０を有し、その上面に接着性ポリマー２００の層がある。この層は、基板１００に垂直な、一部が接触パッド１１０と接触している複数のカーボンナノファイバ（ＣＮＦ）２１０を取り囲んでおり、この接着性ポリマー層の上面にはデバイス層３００がある。デバイス層３００は、複数のカーボンナノファイバが接続されたＩ／Ｏパッド３１０と、Ｉ／Ｏパッドの上面の、一例としてタングステンでできた第１金属プラグ３２０と、第１プラグの上の第２金属プラグ３３０とを含む。プラグ３２０、３３０は互いに異なり、タングステン、あるいは業界で使用されるＡｌ、ＣｕまたはＡｕなど他の任意の金属で作製することができる。

図２は、マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の硬化前を示す。単に説明を簡単にするために、この図には単一のＣＮＦだけを示してある。

図３Ａ、３Ｂは、接着性ポリマーマトリクス中のカーボンナノファイバ（図を簡単にするために、図３Ａには単一のＣＮＦだけを示してある）を使用する、ダイと基板との接合および電気的接続の硬化後を示す。両方向矢印２２０は、ＣＮＦ中で「ばね荷重」を生成する歪み強制力を示す。２つの単一方向矢印２３０は、硬化によって引き起こされる収縮接着力を示す。

図３Ｂは、マトリクス中のカーボンナノファイバを使用する、ダイと基板の接合および電気的接続の硬化後を示す。両方向矢印２２０は、ＣＮＦ中の「ばね荷重」を引き起こす歪み強制力を示す。２つの単一方向矢印２３０は、硬化によって引き起こされる収縮接着力を示す。

図４は、マトリクス中のカーボンナノファイバのアレイの上面図である。代表的な間隔が示されている。隣接するナノ構造体間のピッチは２００ｎｍ、アレイの寸法は６００ｎｍであり、ナノファイバは５０ｎｍの直径を有する。

図５は、Ｉ／Ｏパッドがナノ構造体のサブセットを覆っている、マトリクス中のカーボンナノファイバのアレイの上面図である。代表的な間隔が示されている。隣接するナノ構造体間のピッチは２００ｎｍであり、アレイの寸法は６００ｎｍであり、ナノファイバは５０ｎｍの直径を有し、Ｉ／Ｏパッドの直径は４００ｎｍと示されている。

図４および５に示された間隔は例示的なものであること、ならびに本明細書の技術の実施が図示の間隔の正確な値に依存しないことは、当業者であれば理解されよう。

図６は、図５に示されたものなどの、Ｉ／Ｏパッドを有するマトリクス中のカーボンナノファイバの断面図である。ナノ構造体のいくつかがコンタクトパッドとＩ／Ｏパッドを接続しているのに対し、他は、両パッドが共有する領域の外側に配置され、図示のように、接着層の全厚を貫通して延びる必要がない。

ナノ構造体およびＡＣＦを使用して接点を生成する工程
この実施例は、２つの面／層（第１のダイまたはチップの接触面／層と、第２のダイまたはチップの、第１のものが装着される接触層／面との間など）を接続する方法を提示する。この接続は、１ｍｍから２ｎｍの範囲のいずれかのピッチで、通常は電気的／熱的接触要素がナノ構造体に基づく２０ｎｍまでのピッチで、接合および電気的／熱的接触させることにより行われる。

この方法と整合性のある構造体は、（ａ）担体（可撓性または固い材料、例えばポリイミドに基づくものなど）の層、（ｂ）特定の形状および機能を有して担体中に埋め込まれたナノ構造体であり、互いに平行で、両担体面に垂直なナノ構造体、から構成され、（ｃ）ナノ構造体は、国際特許出願ＰＣＴ／ＳＥ２００６／０００４８７（参照により本明細書に組み込む）に記載の方法により成長させて、形状、大きさ、長さ、間隔などに対する制御を実証することができる。

本明細書中で使用する典型的なナノ構造体アセンブリは、導電基板（金属など）と、導電基板上の第１触媒層と、第１触媒層によって支持されたナノ構造体と、導電基板と第１触媒層の間の複数の中間層とを備え、複数の中間層は、ナノ構造体の形状に影響を及ぼす少なくとも１つの層と、導電基板とナノ構造体の間の境界面の電気的特性に影響を及ぼす少なくとも１つの層を含む。

この構造体の特徴には、接触要素（ナノ構造体）は接続面に対して垂直であるが、ナノ構造体は互いに平行であることが含まれる。ナノ構造体の特性は、成長方法により調整することができる。各ユニットは、他のそのようなユニットと組み合わせて、レゴのような積み木と殆ど同じように、別の構造体に組み立てることができる。

図７は、２つの面または層をボンディングによって接続し、ナノ構造体を備える電気接点または熱接点を生成する例示的な工程の諸ステップを示す。これらのステップには、導電基板とナノ構造体の間の複数の中間層を用いて導電基板上にカーボンナノ構造体の層を成長させるステップ（７０１）と、結果として得られたナノ構造体を接着性ポリマーでスピンコーティングして、埋込みナノ構造体を有する膜を形成するステップ（７０２）と、膜を研磨して均一な所望の長さのナノ構造体を生成するステップ（７０３）と、膜をダイシングして個別パッドを生成するステップ（７０４）と、パッドを引き上げるステップ（７０５）と、各パッドを第１の導電面または層（例えばダイの表面）と（例えばチップ上の接点の）第２の導電面または層との間に適用するステップ（７０６）と、ダイがパッドに接合されるように、またパッドが接触面に接合されるようにパッドを硬化し、それによって、パッド中に埋め込まれたナノ構造体によるダイと接触面との間の電気接点または熱接点を生成するステップ（７０７）とが含まれる。

導電基板とナノ構造体との間の複数の中間層を用いて導電基板上にナノ構造体の層を成長させる第１ステップ（７０１）は、通常は１μｍあたり１０本を超えるナノ構造体の密度でナノ構造体を成長させるステップを含む。このような密度、または所与の事例において必要な密度は、基板上に触媒ドットを制御して適用することによって得ることができる。ナノ構造体は、種々のＣＶＤベースの方法のいずれかを用いて成長させることが好ましいが、任意の標準的な技法を用いて成長させるか、または形成することもできる。

結果として得られたナノ構造体を接着性ポリマーでスピンコーティングして、埋込みナノ構造体を有する膜を形成する第２ステップ（７０２）は、ナノ構造体の担体を（膜または他の層の中に）形成する任意の標準的なスピンコーティングまたは同等の技法を用いて実施することができ、ナノ構造体はこの担体の中に埋め込まれる。このような担体は、硬化、圧力、熱、または他の同等の処理によってダイおよび接触面と接着できる接着性ポリマー、または他の同等のあらゆる材料を含むことができる。本明細書に記載の方法は、スピンコーティングの例示的な実施形態、あるいは硬化可能な接着性ポリマーを使用する例示的な実施形態に限定されない。

担体を研磨してナノ構造体に均一な所望の長さを得る第３ステップ（７０３）は、機械的であろうと化学的であろうと、あるいは他の方法であろうと、本技術に適した任意の標準的な研磨の技法を用いて実施することができる。ナノ構造体が均一な所望の長さに達したかどうかの判定は、同様に、当技術分野または関連する技術分野内で既知のまたは利用されている任意の標準的な技法を用いて行うことができる。このステップは任意選択である。

担体をダイシングして個別パッドを生成する第４ステップ（７０４）は、所望の形状およびサイズの個別パッドをダイシングまたは他の方法で生成する任意の標準的な技法を用いて実施することができる。

個別パッド（接着性ポリマー中に埋め込まれている、垂直に並べられたカーボンナノ構造体からなる膜の一部）を引き上げる第５ステップ（７０５）は、このようなパッドを引き上げる任意の標準的な技法を用いて実施することができる。

各パッドを（例えばダイの）第１の導電面と、（例えばチップ上の接点の）第２の導電面との間に適用する第６ステップ（７０６）は、このようなパッドをこのような場所に適用する任意の標準的な技法を用いて実施することができる。

パッドを硬化させる第７ステップ（７０７）で接合部が生成されることになり、このパッドは両導電面に挟まれて接合される。この接合部は、パッド中に埋め込まれたナノ構造体によって、２つの導電面の間に電気接点または熱接点を生成する。このステップは、接着性ポリマーを硬化させることに限定されず、パッド中に埋め込まれたナノ構造体とパッドの一方の側のダイとの間、およびパッドのもう一方の側の接触面との間の接着をもたらす任意の標準的な技法を含むことができる。

この工程全体は複数の利点を有する。即ち、従来のバンプを不要にし、２つの導電面間の最小可能距離を短縮する、接触点の高さも幅も減少させ、接触点の数および密度を増大可能にし、ＡＣＦに加えられる圧力の程度を制御する必要性に関連した複雑さをなくし、粒子をナノ構造体で置き換えることによって、またミスアライメントの可能性を低減することによって、より微細なピッチを可能にする。

本実施例と呼応して、ナノ構造体（ＮＳ）の制御可能な１マイクロメートルあたり密度により、球形粒子に基づく現行の解決策と比べて、有効な接触点を増加することが可能になる。例えば、１００ＮＳ／マイクロメートル平方（ＮＳ直径が５０ｎｍ）に、１００個の個別接触点が得られる（図４および５も参照）。２０×２０マイクロメートルのＩ／Ｏ点の大きさを考えると、その領域内での個別接触点の数は４，０００個になりうる。

ばね荷重接続部を生成する工程
垂直に並べられたナノ構造体（ＮＳ）（互いに平行で、両担体面に対して垂直であり、実施例１に記載のステップで用意されたものなど）を含む担体（可撓性、ポリイミド、または固い材料をベースとすることができる）が、ダイの表面と接触面の間に置かれる。例として図２および図４を参照されたい。

垂直に並べられたナノ構造体を含む担体を（熱または化学要素または光を用いて）硬化させることによって、担体は（ダイと接触層の間の距離が減少して）収縮する。

担体が収縮することにより、垂直に並べられたナノ構造体に対して収縮力が生成される。ナノ構造体に対するこの収縮力の結果、ナノ構造体がわずかに湾曲する。しかし、ナノ構造体と周辺の材料とのヤング率の違いにより、ナノ構造体にはまっすぐになる傾向がある。

上述の力は、ナノ構造体中に「ばね荷重」力を生成する。担体材料中に埋め込まれたナノ構造体が２つの導電面の間に置かれた場合に、このばね荷重力によりナノ構造体の端部との接触が確実になる。（例として図３Ａおよび３Ｂを参照。）

ダイを基板に接合し、担体中に埋め込まれたＮＳを使用することで電気的な接触を生み出し確保することによって、ばね荷重がかかった接続部を形成する工程が図８に示されている。図７と共通の図８のステップは、本明細書の実施例１に関して説明しており、ここでは繰り返さない。

ナノ構造体が埋め込まれた担体のパッドを硬化する第６ステップ（８０６）中に、硬化処理により、熱、化学要素または光を用いて担体を収縮させ、それによってダイと接触層の間の距離を減少させることができる。

この実施例のナノ構造体は、本明細書の実施例１のナノ構造体と同じ方法により作製することができ、具体的には、形状、大きさ、長さ、間隔などに対する制御を実証する国際特許出願ＰＣＴ／ＳＥ２００６／０００４８７（参照により本明細書に組み込む）に記載の方法により成長させることができる。

この実施例に記載の工程を利用して、チップオンフレックス応用例で生じうるリード断線およびミスアライメントの問題に対処することができる。

実施例１の構造と同様に、ばね荷重がかかった構造の特性には、接触要素（ナノ構造体）は接続面に対して垂直であるが、ナノ構造体は互いに平行であることが含まれる。ナノ構造体の特性は、成長方法により調整することができる。各ユニットは、他のそのようなユニットと組み合わせて、別の構造体に組み立てることができる。

この工程全体は複数の利点を有する。即ち、２つの導電面間の最小可能距離を短縮し、接触点の高さも幅も減少させ、接触点の数および密度を増大可能にすることにより有効な接触面積を増大させ、ＡＣＦに加えられる圧力の程度を制御する必要性に関連した複雑さをなくし、粒子をナノ構造体で置き換えることによって、またミスアライメントの可能性を低減することによってより微細なピッチを可能にし、わずかに湾曲したナノ構造体を用いて、対向する面に置かれた２つの点間の電気的接触を確実にする。ナノ構造体がわずかに湾曲される場合、接合面の表面粗さによるギャップ生成を最小にすることが可能である。

本実施例と呼応して、ナノ構造体（ＮＳ）の制御可能な１マイクロメートルあたり密度により、球形粒子に基づく現行の解決策と比べて、有効な接触点の増加が可能になる。例えば、１ｎｍから２００ｎｍの範囲の制御可能なナノ構造体直径により、数ナノメートル平方あたりの既定の個別接触点および接触面積が得られる。

ウェハレベルバンプ（ＷＬＢ）
この実施例は、電子回路のＩ／Ｏ点上にナノ構造体のマトリクスを成長させることによってどのようにウェハレベルバンプを実現し、それによってダイの電子アセンブリを生成するかを示す。この方法は、１ｃｍから２ｎｍの範囲の任意のピッチで、通常は電気的／熱的接触要素がナノ構造体に基づく１μｍまでの範囲のピッチで、接合し、かつ電気的および／または熱的に接触させることにより、２つの面／層（ダイまたはチップの接触面／層、および第１層が接続されるダイまたはチップの接触面／層）を接続する方法とすることもできる。

以下の３つのケースは、実現可能な実施形態を示す。

ケース１−マトリクス構造体を生成するためのウェハの集積回路上のＩ／Ｏ点上に成長させた、ダイが接続される必要がある基板上の接続点に対応する接着性の硬化可能な（ＵＶ／レーザ／光で）材料中に埋め込まれ、垂直に並べられたナノ構造体。

ケース２−マトリクス構造体を生成するためのウェハの集積回路上のＩ／Ｏ点上に成長させた、ダイが接続される必要のある基板上の接続点に対応し、装着が従来の高温ハンダ付け工程によって行われる、垂直に並べられたナノ構造体。

ケース３−マトリクス構造体を生成するためのウェハの集積回路上のＩ／Ｏ点上に成長させた、ダイが接続される必要のある基板上の接続点に対応する、垂直に並べられたナノ構造体。

一般に、実施例２および３の構造と同様に、ウェハレベルバンプ構造の特性には、接触要素（ナノ構造体）は接続面に対して垂直であるが、ナノ構造体は互いに平行であることが含まれる。ナノ構造体の特性は、成長方法に応じて調整することができる。垂直に並べられたナノ構造体は、１ｍｍから２ｎｍまでの寸法を有する接続構造体の群を形成することができる。

この実施例のナノ構造体は、本明細書の実施例１および２のナノ構造体と同じ方法により作製することができ、具体的には、形状、大きさ、長さ、間隔などに対する制御を実証する国際特許出願ＰＣＴ／ＳＥ２００６／０００４８７（参照により本明細書に組み込む）に記載の方法により成長させることができる。

ウェハレベルバンプを行う工程が図９に示されている。図７および８と共通の図９のステップは、本明細書の実施例１および２に関して説明しており、ここではこれらの説明を繰り返さない。

現行のシステムでは、バンプは５００マイクロメートル以下の直径を有することができる。この実施例の方法により、個々の群それぞれが現行のバンプと同じ寸法を有するナノ構造体の群を組み立てることができる。しかし、本技法では、さらに小さなバンプも可能であり、場合によっては単一のナノ構造体を備えるバンプも可能である。

複合バンプも、本明細書に記載したものに基づく方法によって形成することができる。標準的な蒸着、電気めっきおよび／または無電解めっきをナノ構造体の成長後に実施して、必要なところに複合バンプを形成することができる。ナノ構造体の成長後に、周期表によるＴｉ、Ｃｒ、ＴｉＷ、Ａｕまたは他の任意の適切な金属などの、異なる金属／金属材料を蒸着、電気めっき、および／または無電解めっきすることができる。標準的な浸漬金工程も使用して、必要なところに金を被覆することができる。無電解めっき工程は、コンディショニング、酸エッチング、異なる金属、例えばＮｉ、Ｃｕ、Ｚｎ、Ｓｎまたは様々な合金の様々な化学組成によるめっきで構成することができる。

Claims (9)

1. 第１導電面と、
   第２導電面と、
   ２つ以上のナノ構造体と
   を備える装置であって、
   前記２つ以上のナノ構造体のそれぞれが、前記２つ以上のナノ構造体の他の構造体と平行であり、
   前記２つ以上のナノ構造体が、互いに混じり合った２つ以上の材料を含み、前記互いに混じり合った２つ以上の材料が、前記２つ以上のナノ構造体の形状に影響を及ぼす少なくとも１つの材料と、前記第１導電面の間の境界面の電気的特性に影響を及ぼす少なくとも１つの材料とを含み、
   前記２つ以上のナノ構造体のそれぞれの第１端部と、前記第１導電面との間に第１接合部が存在し、
   前記２つ以上のナノ構造体が前記第１導電面に垂直であり、
   前記２つ以上のナノ構造体のそれぞれの第２端部と、前記第２導電面との間に第２接合部が存在し、前記２つ以上のナノ構造体が前記第２導電面に垂直である、装置。
2. 担体をさらに備え、前記２つ以上のナノ構造体が前記担体中に埋め込まれる、請求項１に記載の装置。
3. 前記第１接合部および前記第２接合部が、前記担体を硬化させることによって生成される、請求項２に記載の装置。
4. 前記担体を硬化させることにより担体が収縮し、それによって前記２つ以上のナノ構造体を圧縮し、かつ前記２つ以上のナノ構造体のそれぞれの第１端部を前記第１導電面に押し付けるとともに前記２つ以上のナノ構造体のそれぞれの第２端部を前記第２導電面に押し付けるばね荷重力が生成される、請求項３に記載の装置。
5. 前記互いに混じり合った２つ以上の材料のうちの少なくとも１つの材料が、非結晶質シリコンおよびゲルマニウムからなる群より選択される、請求項１に記載の装置。
6. ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法であって、
   １つまたは複数の中間層を導電基板上に堆積するステップであって、前記複数の中間層のうちの少なくとも１つが、非結晶質シリコンおよびゲルマニウムからなる群より選択された材料を含むステップと、
   前記１つまたは複数の中間層上に触媒層を堆積するステップと、
   前記基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで前記基板を加熱するステップと、
   前記温度で前記触媒層上に２つ以上のナノ構造体を成長させるステップであって、前記１つまたは複数の中間層のうちの少なくとも１つが前記触媒層と相互に混じり合い、相互に混じり合った前記触媒層と、前記１つまたは複数の中間層のうちの少なくとも１つとが、前記ナノ構造体中に存在するステップと
   を含む、
   ナノ構造体アセンブリを生成するステップ、
   前記ナノ構造体アセンブリを接着性ポリマーで被覆し、埋込みナノ構造体を有する膜を形成するステップ、
   前記膜を研磨して、前記ナノ構造体アセンブリの前記２つ以上のナノ構造体に均一な所望の長さを得るステップ、
   前記膜をダイシングして１つまたは複数の個別パッドを生成するステップ、
   前記パッドを前記導電基板から引き上げるステップ、
   前記第１導電面と前記第２導電面との間に前記１つまたは複数のパッドを挿入するステップ、ならびに
   前記１つまたは複数のパッドを硬化させ、それによって前記第１導電面を前記１つまたは複数のパッドの第１面に接合し、前記第２導電面を前記１つまたは複数のパッドの第２面に接合するステップ
   を含む方法。
7. 前記第１導電面を前記１つまたは複数のパッドの第１面に接合し、前記第２導電面を前記１つまたは複数のパッドの第２面に接合することにより、前記パッド中に埋め込まれた前記ナノ構造体を用いて、前記第１導電面と前記第２導電面の間に電気接点または熱接点を生成する、請求項６に記載の方法。
8. ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法であって、
   １つまたは複数の中間層を導電基板上に堆積するステップであって、前記複数の中間層のうちの少なくとも１つが、非結晶質シリコンおよびゲルマニウムからなる群より選択された材料を含むステップと、
   前記１つまたは複数の中間層上に触媒層を堆積するステップと、
   前記基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで前記基板を加熱するステップと、
   前記温度で前記触媒層上に２つ以上のナノ構造体を成長させるステップであって、前記１つまたは複数の中間層のうちの少なくとも１つが前記触媒層と相互に混じり合い、相互に混じり合った前記触媒層と、前記１つまたは複数の中間層のうちの少なくとも１つとが、前記ナノ構造体中に存在するステップと
   を含む、
   ナノ構造体アセンブリを生成するステップ、
   前記ナノ構造体アセンブリを接着性ポリマーで被覆し、埋込みナノ構造体を有する膜を前記第１導電面上に形成するステップ、
   前記ナノ構造体アセンブリを接着性ポリマーで被覆し、埋込みナノ構造体を有する膜を形成するステップ、
   前記膜および前記第１導電面をダイシングして、それぞれが前記膜の区域および前記第１導電面の区域を備える１つまたは複数の個別パッドを生成するステップ、
   １つまたは複数のパッドを前記第２導電面に適用するステップ、ならびに
   前記１つまたは複数のパッドを硬化させ、それによって前記第２導電面を前記１つまたは複数のパッドの１つの表面に接合するステップ
   を含む方法。
9. ナノ構造体アセンブリを使用して第１導電面を第２導電面に接続する方法であって、
   １つまたは複数の中間層を堆積するステップと、
   前記１つまたは複数の中間層上に触媒層を堆積するステップと、
   前記基板を最初にアニールすることなく、ナノ構造体を形成できる温度まで前記基板を加熱するステップと、
   前記温度で前記触媒層上に２つ以上のナノ構造体を成長させるステップであって、前記１つまたは複数の中間層のうちの少なくとも１つが前記触媒層と相互に混じり合い、相互に混じり合った前記触媒層と、前記１つまたは複数の中間層のうちの少なくとも１つとが、前記ナノ構造体中に存在するステップと、
   前記ナノ構造体を金属堆積物で被覆し、前記第１導電面上に金属埋込みナノ構造体を形成するステップと
   を含む、
   ナノ構造体アセンブリを生成するステップ、
   前記ナノ構造体アセンブリを接着性ポリマーで被覆し、埋込みナノ構造体を有する膜を前記第１導電面に形成するステップ、
   前記膜を研磨して前記ナノ構造体アセンブリの前記２つ以上のナノ構造体に均一な所望の長さを得るステップ、
   前記膜および前記第１導電面をダイシングして、それぞれが前記膜の区域および前記第１導電面の区域を備える１つまたは複数の個別パッドを生成するステップ、
   １つまたは複数のパッドを前記第２導電面に適用するステップ、ならびに
   前記１つまたは複数のパッドを硬化させ、それによって前記第２導電面を前記１つまたは複数のパッドの１つの表面に接合するステップ
   を含む方法。

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