KR20100063063A - 인접 층들을 나노구조들과 연결하고 결합하는 방법 - Google Patents

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Abstract

본 발명은 두 도전성 표면 또는 층 및 두 도전성 표면 또는 층 사이에 전기적 또는 열적 연결을 형성하기 위해 두 도전성 표면 또는 층에 결합된 나노구조 어셈블리를 포함하는 장치 및 이를 제조하는 방법에 관한 것이다.

Description

인접 층들을 나노구조들과 연결하고 결합하는 방법{Connecting and Bonding Adjacent Layers with Nanostructures}
본 발명은 일반적으로 나노구조들, 더욱 구체적으로 도전성 재료들의 인접 층들과 연결하고 결합하기 위한 나노구조들의 용도에 관한 것이다.
한 구성요소에 존재하는 것과 같이 재료의 한 층이, 주로 특정 위치에, 웨이퍼 또는 다이와 같은 기판에 부착될 것을 필요로 하는 전자 디바이스들의 생산 및 제조의 많은 예들이 있다. 이런 예들에서, 부착의 무결성은, 기계적, 화학적 또는 전기적이든, 디바이스의 성능에 중요할 수 있다.
예들은 기본층(다이와 같은 기판)에 플립-칩을 부착 또는 결합하는 것; LCD 제조에서 사용하는 것과 같은 파인-피치 칩-온-플렉스 기술(fine-pitch chip-on-flex technology); 및 파인 피치에서 전기 컨택들을 형성하기 위한 웨이퍼-레벨-범핑(wafer-level bumping)을 포함한다. 모든 이런 응용분야에서, 현재의 기술은, 부분적으로 전자 디바이스들의 소형화에 대한 요구가 증가하기 때문에, 상당한 제한을 받고 있다.
"플립 칩" 기술의 사용은 빠르게 늘어나며 이 기술은 모바일 폰, MP3-플레이어, 스마트 카드, 디스플레이, 컴퓨터 주변장치와 같은 디바이스들에 현재 사용된다. 그러나, 복잡성과 제품 가격의 면에서, 플립 칩 기술은, 플립 칩을 다이에 결합하고 연결하는 것을 포함하는 복합한 공정들이 필요하기 때문에, 단점들을 가진다. 이런 공정들은 솔더 플럭스 코팅(solder flux coating), 칩/보드 어레인징(chip/board arranging), 솔더 범프 리플로우 공정(solder bump reflow processes), 플럭스 제거 공정(flux removal processes), 언더필링(underfilling) 및 경화 공정을 포함한다.
플립-칩들을 결합하고 연결하는데 사용된 기술들은 더 많은 수의 I/O 컨택들 및 컨택들 사이의 파이너 피치들(finer pitches)에 크게 접근하고 있다. 예를 들어, 참조로 본 발명에 포함된 www.flipchips.com/tutorial05.html에서 이용할 수 있는 피터, 제이. 오프탈에 의한 Anisotropic Conductive Film for Flipchip Applications: An Introduction," 참조.
솔더 범핑에 대한 대안으로서, 이방 도전성 필름(ACF)이 납이 없고, 환경친화적이며 접착성 레진과 같은 폴리머 기질에 분산된 도전성 입자들로 이루어진 플럭스가 적은 결합 용액으로 나타났다. ACF는 플립 칩 상의 도전성 범프와 같은 도전성 표면과 플립 칩 상의 도전성 범프에 해당하는 기판상의 도전성 패드와 같은 다른 도전성 표면 사이에 도전성 입자들을 가두고, 인접 입자들을 서로 절연시킴으로써 작동한다.
지난 수십 동안, ACF는 디스플레이에서 집적 회로 드라이버로부터 유리 기판까지 전기적 및 기계적 연결을 만들기 위해 평판 패널 디스플레이에서 패키징 기술들을 위해 널리 사용되었다. 최근에, ACF는 더 적은 치수에서 파이너 피치의 필요요건을 만족시키기 위해서, 다른 직접 칩-부착 기술들에 대한 인기있는 대안으로 증명되었다. ACF 재료의 경우 이것은 도전성 입자들을 가능한 작게 만들어서, 높은 입자 밀도를 형성하여 ACF 내에 매우 고르게 분산된 입자들을 확보한다. 또한, 폴리머 기질의 흐름은 통상적으로 가능한 잘 제어되어야 한다. 현재, 3.5㎛의 작은 크기의 입자들은 엄격한 응용분야에서 사용된다.
ACF는 여러 가지 제한을 갖는 것으로 오랫동안 인식되었다. 입자들이 너무 크거나 너무 많은 입자들이 있다면, 플립 칩 상의 두 이웃한 범프들 사이에 단락을 만들 위험이 있다. 이것은 입자들 사이에 최소 가능한 피치에 대한 제한이 있는데, 이는 입자들이 서로 너무 가까우면 단락이 발생할 수 있기 때문이라는 것을 의미한다. 이것은, 예를 들어, 디스플레이 산업에서 특히 명백하며, 검은 점들은 단락이 발생할 때 나타날 것이다. 폴리머 기질 내에 입자 분포의 균일성을 정확하게 예측할 명백한 방법이 없기 때문에, 단락의 위험은 항상 존재한다. 입자들에 의한 단락의 위험을 피하는 것의 영향은 컨택들의 최대 가능한 수(I/O's)가 제한되어, 최대 가능한 피치는 ACF를 사용하여 플립-칩을 연결할 때 제한된다는 것이다.
칩 온 플렉스(COF)는 ACF를 사용하는 관련 기술이고 비용과 크기 조건을 충족하기 위해서 파이너 피치 제품(현재 제품에서 40-50㎛ 미만)에 대한 수요가 증가함에 따라 "플립-칩" 기술들과 유사한 문제들을 일으킨다. 현재의 결합 공정에 의해 발생하는 파인-피치 COF 패키징에 관한 두 가지 주요 문제들이 있다: 리드선 파괴 및 미스얼라인먼트.
어셈블리 공정 동안 리드선 파괴는 어떤 경우와 어떤 위치에도 발생할 수 있기 때문에, 시각에 의한 관찰이 거의 불가능하다. 리드선 파괴는 두 도전성 표면들 사이에 갇힌 도전성 입자들이 없고; 하나 미만의 갇힌 입자 개수가 전기적 고장을 유도하는 오픈 전기적 연결(open electrical conecction)의 높은 가능성을 만들 때 발생할 수 있다. 이런 문제를 피하기 위해서, 입자 밀도는 증가해야 하며, 이는 입자들의 지름을 줄임으로써 달성된다. COF의 리드 피치가 40㎛라면, 3㎛ 미만의 입자 지름을 가진 이방 도전성 접착제(ACA)가 우수한 전기적 연결(적어도 하나의 갇힌 입자)의 99.95% 가능성을 얻기 위해 사용될 수 있다.
그러나, 높은 등급의 연결 무결성에도, 오차 한계는 무시할 수 없다. 예를 들어, 400개 범프를 가진 패키지의 경우, 다섯 개 칩 중 하나는 오픈(연결되지 않은) 범프/리드 조인트를 가질 수 있다. 또한, 범프들과 리드들 사이의 간격 차이의 크기가 3㎛를 초과하는 경우, 갇힌 입자들을 가진 정상 조인트들로도 오픈 조인트 고장(open joint failure)을 일으킬 수 있다. 따라서, 전체적으로, 이방 도전성 접착제(ACA)를 파인-피치 COF 배선에 대한 사용은 감소된 입자 크기와 범프/리드 높이 및 칩/필름 평탄성의 더욱 정확한 제어를 필요로 한다.
미스얼라인먼트는 파이너 피치들이 필름과 도전성 표면들 사이의 얼라인먼트에 대한 매우 높은-정밀도의 제어가 필요하기 때문에, 파이너 리드 피치들에서 더 큰 문제가 된다. 존재하는 내구성 조건은 만족스러운 수율에 대한 새로운 기준으로 대체될 것이 필요하다. COF 어셈블리 공정에서 미스얼라인먼트의 원인은 다양하고 필름, 칩, 결합 디바이스 등에서 일 수 있다. 결합 내구성은 변화의 성질과 관련이 있다.
따라서, ACF에 대한 주요 문제들은 다음으로 요약할 수 있다: (1) 균일한 분포된 입자 크기에 대한 필요; (2) 입자들의 표면 코팅을 파괴하고 컨택들을 형성하기 위한 결합 압력의 제어에 대한 필요; (3) 입자들의 분포에 대한 입자들의 크기 제한 - 마이크론 수준 이하로 내려갈 수 없다; 및 (4) 제조 제한 - 우수하고 재생가능한 균일성을 가지고 마이크론 수준 이하에서 제조할 수 없다. 따라서, 칩과 기판 사이를 연결하고 칩을 기판에 부착하는 더 좋은 방법에 대한 요구가 있다.
웨이퍼-레벨 범핑(Wafer-level bumping)은 유사한 고려를 필요로 한다. 더 낮은 치수와 파이너 피치를 가진 디스트리뷰션(distribution) 또는 컨택 채널들의 형성을 위한 "범프"에 대한 필요는 제조의 더 큰 정확함을 요구한다. 전기 배선들은 범프들에 의해 형성되나, 이런 범프들의 크기에 제한들이 있다; 면적당 범프들의 수에 제약이 있는 현재의 제조 방법으로 마이크론 이하의 수준으로 내려갈 수 없다. 따라서, 여러 디스트리뷰션 채널들은 범프들을 형성하는 제약들을 가지고 있다.
본 발명에서 배경기술의 논의는 기술의 내용을 설명하는 것을 포함한다. 이것은 언급된 재료 중 임의의 것이 공표되고, 공지되거나, 첨부된 청구항들 중 임의의 우선일에 공통의 일반적인 지식의 일부라는 것을 인정하는 것으로 해석되지 않는다.
본 명세서의 상세한 설명과 청구항을 통해서, "포함한다"("comprise", "comprising" 및 "comprises")는 다른 첨가제, 구성요소, 정수 또는 단계를 배제하려는 것은 아니다.
본 발명은 제 1 도전성 표면; 제 2 도전성 표면; 및 둘 이상의 나노구조를 포함하는 장치를 제공하며, 둘 이상의 나노구조의 각각은 둘 이상의 나노구조의 다른 것과 평행하게 배향되고, 둘 이상의 나노구조는 둘 이상의 동반 확산된 재료를 포함하고, 둘 이상의 동반 확산된 재료는 둘 이상의 나노구조의 형태에 영향을 주는 적어도 하나의 재료 및 제 1 도전성 표면과 제 2 도전성 표면 사이의 계면의 전기 특성에 영향을 주는 적어도 하나의 재료를 포함하고, 제 1 결합은 둘 이상의 나노구조들의 각각의 제 1 말단과 제 1 도전성 표면 사이에 존재하고, 둘 이상의 나노구조들은 제 1 도전성 표면과 수직으로 배향되고, 제 2 결합은 둘 이상의 나노구조들의 각각의 제 2 말단과 제 2 도전성 표면 사이에 존재하고, 둘 이상의 나노구조들은 제 2 도전성 표면과 수직으로 배향된다.
나노구조 어셈블리를 사용하여 제 2 도전성 표면에 제 1 도전성 표면을 연결하는 방법은 도전성 기판상에 하나 이상의 중간층을 증착하는 단계, 여기서 복수의 중간층들 중 적어도 하나는 비결정 실리콘과 게르마늄으로 이루어진 그룹으로부터 선택된 재료를 포함한다; 하나 이상의 중간층 상에 촉매층을 증착하는 단계; 기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계; 및 이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계, 여기서 둘 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다;에 의해 나노구조 어셈블리를 형성하는 단계; 제 1 도전성 표면상에 삽입된 나노구조들을 가진 필름을 형성하기 위해 나노구조 어셈블리를 접착성 폴리머로 스핀코팅하는 단계; 나노구조 어셈블리의 둘 이상의 나노구조를 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계; 하나 이상의 개개의 패드를 형성하기 위해 필름을 절단하는 단계; 도전성 기판으로부터 패드를 들어올리는 단계; 제 1 도전성 표면과 제 2 도전성 표면 사이에 하나 이상의 패드를 삽입하는 단계; 및 하나 이상의 패드를 경화하여 제 1 도전성 표면을 하나 이상의 패드의 제 1 표면에 결합하고 제 2 도전성 표면을 하나 이상의 패드의 제 2 표면에 결합시키는 단계를 포함한다.
나노구조 어셈블리를 사용하여 제 2 도전성 표면에 제 1 도전성 표면을 연결하는 방법은 도전성 기판상에 하나 이상의 중간층을 증착하는 단계, 여기서 복수의 중간층들 중 적어도 하나는 비결정 실리콘과 게르마늄으로 이루어진 그룹으로부터 선택된 재료를 포함한다; 하나 이상의 중간층 상에 촉매층을 증착하는 단계; 기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계; 및 이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계, 여기서 둘 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다;에 의해 나노구조 어셈블리를 형성하는 단계; 제 1 도전성 표면상에 삽입된 나노구조들을 가진 필름을 형성하기 위해 나노구조 어셈블리를 접착성 폴리머로 스핀코팅하는 단계; 나노구조 어셈블리의 둘 이상의 나노구조를 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계; 필름의 일부와 제 1 도전성 표면의 일부를 포함하는 하나 이상의 개개의 패드를 형성하기 위해 필름과 제 1 도전성 표면을 절단하는 단계; 하나 이상의 패드를 제 2 도전성 표면에 사용하는 단계; 및 하나 이상의 패드를 경화하여 제 2 도전성 표면을 하나 이상의 패드의 표면에 결합시키는 단계를 포함한다.
나노구조 어셈블리를 사용하여 제 2 도전성 표면에 제 1 도전성 표면을 연결하는 방법은 하나 이상의 중간층을 증착하는 단계; 하나 이상의 중간층 상에 촉매층을 증착하는 단계; 기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계; 및 이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계, 여기서 둘 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다; 제 1 도전성 표면상에 금속 삽입된 나노구조들을 형성하기 위해 나노구조들을 금속 증착(metal deposition)로 코팅하는 단계에 의해 나노구조 어셈블리를 형성하는 단계; 제 1 도전성 표면상에 삽입된 나노구조들을 가진 필름을 형성하기 위해 나노구조 어셈블리를 접착성 폴리머로 스핀코팅하는 단계; 나노구조 어셈블리의 둘 이상의 나노구조들을 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계; 필름의 일부와 제 1 도전성 표면의 일부를 포함하는 하나 이상의 개개의 패드를 형성하기 위해 필름과 제 1 도전성 표면을 절단하는 단계; 하나 이상의 패드를 제 2 도전성 표면에 사용하는 단계; 및 하나 이상의 패드를 경화하여 제 2 도전성 표면을 하나 이상의 패드의 표면에 결합시키는 단계를 포함한다.
본 발명의 기술은 두 표면 또는 층 상의 컨택 위치에 나노구조들을 결합시킴으로써 두 표면 또는 층을 연결하여, 두 표면 또는 층 사이에 기계적, 전기적 또는 열적 연결을 형성하는 방법에 관한 것이다. 이런 방법에 의해, 컨택 위치의 피치는 2nm 내지 1mm의 포괄적 범위 내일 수 있다. 본 발명의 기술은 제 1 도전성 표면 또는 층, 제 2 도전성 표면 또는 층 및 두 도전성 표면 또는 층 사이에 결합되고 위치한 나노구조 어셈블리를 더 포함하여, 나노구조 어셈블리의 나노구조들은 두 도전성 표면 또는 층과 수직으로 배향된다.
이 기술의 다른 태양에서, 결합층은 기판상에 형성된 금속 하부층들 상에 탄소 나노구조(CNS)와 같은 나노구조를 성장시킴으로써 형성된다. 기판은 금속, 반도체 재료 또는 절연 재료 또는 이의 조합의 하나 이상의 층을 포함할 수 있다. 나노구조들은, 예를 들어, 접착성 폴리머인 폴리머와 같은 운반체에서 코팅될 수 있다. 운반체는 폴리머일 수 있거나 유연하거나 단단한 재료일 수 있다. 선택적으로 코팅되거나 되지 않은 나노구조들은 균일한 길이를 제공하기 위해 연마될 수 있다. 최종 구조들은 개개의 필름으로 절단될 수 있다. 선택적으로, 폴리머 및 나노구조들의 필름은 기판으로부터 들려질 수 있다. 필름은 웨이퍼 컨택을 제공하기 위해 다이의 표면에 사용될 수 있다.
이 기술의 또 다른 태양에서, 웨이퍼 결합층은 폴리머 코팅에 고정된 탄소 나노구조들(CNS)과 같은 나노구조들을 포함할 수 있다. 나노구조들은 층의 상부 및 하부 표면까지 수직으로 연장된다. 나노구조들은 그룹을 이룰 수 있고, 나노구조들은 규칙적인 간격으로 한 그룹 내에 있고, 다른 규칙적인(더 큰) 간격으로 그룹들 내에 있다. 한 그룹 내의 나노구조들은 공통 전극과 직접 컨택하게 놓이거나 전기적으로 결합된 금속 하부층들 상에 성장됨으로써 전기적으로 연결될 수 있다. 반대로, 분리된 그룹들의 나노구조들은 전기적으로 절연될 수 있다.
"수직"이라는 말이 나노구조와 층 또는 표면 사이의 방향을 기술하는데 사용되는 경우, 나노구조는 길이를 따라 연장된 세로축을 가진 와이어, 튜브 또는 섬유 또는 유사한 구조의 형태이고, 층 또는 표면의 평면에 수직으로 배치되는 것이 세로축이라고 이해된다. 또한 "수직"은 평면에 대해 88 - 90° 또는 평면에 대해 85 - 90°인 세로축의 기울기와 같이 정확한 수직으로부터 약간의 변형도 포함하는 것으로 이해된다.
일부 실시예들에서, 나노구조들은 일반적으로 단단해서, 이를 포함하는 층은 일반적으로 압축할 수 없다.
나노구조의 예들은 나노튜브, 나노섬유 또는 나노와이어를 포함하나 이에 제한되지 않는다. 특히, 본 발명에서 발견한 나노구조들은 탄소 나노튜브(들), 탄소 나노섬유(들) 또는 탄소 나노와이어(들)와 같은 탄소계 나노구조들로 제조될 있다.
본 발명에서 발견한 나노구조들은 금속, III-V, II-VI 화합물 또는 원소 주기율표의 원소들의 조합과 같은 다른 재료들로 제조될 수 있다. 재료들의 예는 GaAs, InP, InGaAs, AlGaAs와 같은 반도체, 실리콘 나노와이어와 같은 나노와이어, ZnO, ZnAlO와 같은 합금 및 나노구조들이 형성될 수 있는 임의의 다른 이원 또는 삼원 합금을 포함한다.
본 발명의 용도들과 조화되는 나노구조들은 실리콘, 폴리실리콘, 산화 실리콘, 실리콘 질화물, 게르마늄, 실리콘-게르마늄, GaAs, AlGaAs, GaN, InP, 유리, 폴리이미드, 폴리머, W, Mo, Ti, Cr, NiCr, Al, AlOx, Pt, Pd, Au, Cu, TiN 또는 주기율표의 임의의 다른 금속과 같은 금속, 플라스틱, 알루미늄 호일, 알루미나, 종이 및 HfO, ZrO 등과 같은 고 k 재료와 같은 기판들 상에 성장/형성/증착될 수 있다. 나노구조들의 성장을 위해서, 촉매는 Ni, NiCr, Pd, Pt, Fe, Au, Co 또는 이런 금속들의 조합 또는 예를 들어, Co-V, Co-Ni, Fe-Ni 등과 같은 이금속 촉매들과 같은 다른 금속들의 합금일 수 있다.
화학적기상증착(CVD)은 본 발명에서 개시한 기술과 사용하기 위한 나노구조들의 전형적인 성장방법이다. 그러나, 예를 들어, 열적 CVD, PECVD, RPECVD, MOCVD(메탈로-오가노 CVD) 등 또는 당업자에게 공지된 것과 같은 CVD의 임의의 다른 형태와 같이 사용할 수 있는 다른 종류의 CVD 방법들이 있다. 구체적인 성장 방법은 전문이 참조로 본 발명에 포함된 2006년 4월25일에 출원된 미국특허 출원번호 11/412,060, "Controlled Growth of a Nanostructure on a Substrate" 에 개시된다.
또한, 본 발명의 나노구조들은 일단 형성된 나노구조들의 다양한 특성들의 제어를 허용하는 조건들을 사용하는 방법들과 재료들로 형성될 수 있다. 따라서, 본 발명에서 사용된 나노구조들은 기판들로부터 성장한 나노구조들 및 다음 특징들을 가지며 기판과 나노구조 사이에 위치한 계면 층들을 포함한다. 기판은 지지체 상에 배치될 수 있는 금속층과 같은 도전성 층이 바람직하다. 지지체는 통상적으로 실리콘 웨이퍼 또는 다른 반도체 재료, 유리 또는 박막 기술에 사용된 적절한 유연한 폴리머이다. 금속은 몰리부덴, 텅스텐, 백금, 팔라듐 및 탄탈륨으로 이루어진 그룹으로부터 선택되는 것이 바람직하다. 금속층의 두께는 1nm 내지 1㎛의 범위 및 더욱 바람직하게는 1nm 내지 50nm의 범위이다. 금속층은 열 증착 또는 진공 증착, 분자빔 에피틱시 및 전자-빔 증착과 같은 증착방법; 당업계에 공지된 스퍼터링의 여러 형태 중 임의의 것과 같은 글로우-방전 방법 및 플라즈마-향상 CVD와 같은 플라즈마 공정; 및 화학적기상증착과 같은 기체상 공정을 포함하는 화학적 공정 및 이온 주입과 같은 기체상 공정 및 전기도금 및 액체상 에피택시와 같은 액체상 공정을 포함하나 이에 제한되지 않는 당업계에 공지된 여러 방법 중 임의의 하나에 의해 증착되는 것이 바람직하다. 증착 기술들의 예는 Handbook of Thin Film Deposition, K. Seshan, Ed., Second Edition, (William Andrew, In, 2002)에서 발견할 수 있다.
중간층들 또는 중간층으로 불리는 계면층들은 기판상에 순서대로 배치된 하나 이상의 층을 포함한다. 계면층들의 상부는 촉매의 층이다. 나노구조는 촉매층의 상부로부터 성장된다.
계면층들은 단순히 재료의 단일층으로 이루어질 수 있다. 이런 상황에서, 단일층은 실리콘 또는 게르마늄일 수 있다. 층들은 증착 또는 스퍼터링과 같은 기술들에 의해 비결정 또는 결정 형태로 증착될 수 있다. 두께는 통상적으로 1nm 내지 1㎛ 및 1nm 내지 50nm이다.
계면층들은 다른 재료들의 여러 층들을 포함할 수 있고, 임의로, 기능에 따라 분류될 수 있다. 예를 들어, 기판의 근처에 있는 층들은 계면의 전기 특성들에 영향을 주는 층들로 간주한다. 촉매의 근처에 있는 층들은 나노구조의 조성 및 전기적/기계적 특성들과 같은 특성들에 영향을 주는 층들로 간주된다.
계면층들의 다양한 형태는 본 발명에 적절하다. 예를 들어, 연속된 3개의 층은 계면의 전기 특성들을 제어하기 위해서, 기판상에 증착될 수 있다. 이런 형태들은 일련의 절연체, 도체 또는 반도체 및 절연체; 기판에 인접한 연속된 절연체 및 반도체층; 연속된 반도체, 절연체, 반도체; 기판에 인접한 연속된 두 절연 장벽층 및 반도체; 기판의 금속과 다른 금속의 단일층; 및 기판의 금속과 다른 연속된 금속 및 반도체층을 포함하나 이에 제한되지 않는다. 이런 형태에서, 절연체는 SiOx, Al2O3, ZrOx, HfOx, SiNx, Al2O3, Ta2O5, TiO2, 및 ITO로 이루어진 그룹으로부터 선택될 수 있다. 반도체는 실리콘 또는 게르마늄일 수 있다. 존재하는 경우 금속은 팔라듐, 백금, 몰리부덴 또는 텅스텐일 수 있다. 동일한 특성의 두 층, 예를 들어, 두 반도체층이 존재하는 경우, 층들이 다른 것과 동일한 조성물을 갖는 것이 필수적이지 않다.
상기한 계면층들의 최상부 층은 자체가 촉매층에 인접할 수 있다. 이것은 특히 최상부 층이 실리콘 또는 게르마늄과 같은 반도체인 경우이다. 그러나, 상기 계면층들이 계면층들과 촉매층 사이에 놓인 다른 층 또는 연속된 층들이 계면층들 위에 배치되게 할 수 있다. 이런 추가의 또는 제 2 계면층들은 나노구조의 특성과 조성물을 제어하는 것으로 생각된다. 제 2 계면층들은 금속층이고 촉매층에 인접한 반도체층의 상부에 있는 한 쌍의 층일 수 있다. 선택적으로, 제 2 계면층들은 반도체의 단일층으로 단순히 이루어질 수 있다. 제 2 계면층들에 존재하는 경우, 금속층은 텅스텐, 몰리부덴, 팔라듐 및 백금으로 이루어진 그룹으로부터 선택되는 것이 바람직하다. 제 2 계면층들에서 반도체층은 실리콘 또는 게르마늄이 바람직하다.
촉매층은 통상적으로 금속 또는 금속 합금의 층이고 연속적인 필름이 되는 대신에 금속 또는 금속 합금의 매우 고운 입자들을 포함할 수 있다. 촉매층은 니켈, 팔라듐, 철, 임의의 비율로 니켈과 크롬을 포함하는 니켈-크롬 합금 및 몰리부덴으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것이 바람직하다.
나노구조들은 통상적으로 촉매층과 도전성 기판 사이에 적어도 하나의 금속층의 다-적층 형태를 가지며, 재료는 촉매와 도전성 기판과 동일한 종류가 아니고, 재료는 다양한 층들 사이의 화학적 반응을 제어한다. 따라서, 다른 도전성 기판들에서 나노구조들의 성장이 제어될 수 있다. 따라서 성장된 구조들뿐만 아니라 성장 구조들의 정상 재료들의 외형과 특성이 제어될 수 있다. 현재의 기술은 바닥/계면, 몸체 및 나노구조의 정상에서 특성들을 제어하는데 사용될 수 있는 다른 종류(반도체, 강유전체, 자성 등)의 재료들의 여러 적층을 구비하는 것에도 연장될 수 있다. 나노구조는 도전성, 절연성 또는 반도체성과 같은 임의의 종류일 수 있는 기판상에 증착되는 도전성층 위에 성장될 수 있다.
통상적으로, 이런 나노구조들이 성장하는 동안, 나노구조들 속으로 중간층들의 재료의 일부 확산이 일어날 수 있다. 이런 동반확산은 중간층들의 재료를 성장된 나노구조들의 정상까지 운반할 수 있다. 일부 조건에서, 확산된 재료는 좁은 밴드로 존재하고; 다른 경우, 확산된 재료는 나노구조를 통해 퍼져나간다.
본 발명에 개시된 방법들은 아날로그 및/또는 디지털 전자 회로를 포함하는 전자 부품에 대한 임의의 어셈블리 기술에 적용할 수 있다. 예를 들어, 이런 구성요소들은 통신공학, 자동차/산업용 전자 제품, 소비자 전자 제품, 컴퓨팅, 디지털 신호 처리 및 집적 제품에서 발견할 수 있다. 볼 그리드 어레이(BGA), 플립칩(FC) 모듈, CSP, WLP, FCOB, TCB와 같은 부착 기술들은 본 방법을 이용할 수 있다. RFID, CMOS, BiCMOS, GaAS, AlGAAs, MMIC, MCM와 같은 집적 회로(IC) 타입은 본 발명에 개시된 방법들을 사용할 수 있다. 자동차, 컴퓨터, 모바일 폰 헤드셋 및 텔레비젼에 사용된 LCD's, LED's 및 OLED's와 같은 디스플레이 기술들은 본 발명에 개시된 방법에 의해 만들어진 연결을 포함할 수 있다. 이런 기술을 유사하게 포함할 수 있는 다른 전자 구성요소들은 ASIC 칩, 메모리 디바이스, MCU, 고주파수 디바이스 모듈, 집적 패시브 구성요소(integrated passive components) 등을 포함하나 이에 제한되지 않는다.
본 발명에 개시된 방법은 재료들의 두 층 사이에 배선을 형성하는 기술들로부터 이득을 얻는 정도까지, 배선, 서멀 비아 또는 열 도체 또는 비-열 도체, 인덕터, 커패시터 및 레지스터를 만드는 데 사용될 수 있다. 이 방법은 포톤 결정, 웨이브 가이드, 필터, 광전자 디바이스 등과 같은 광전자 다바이스들에 추가로 사용될 수 있다. 이 방법은 또한 생물학적 디바이스, 또는 랩-온-어-칩 어레이(lab-on-a-chip arrays)와 같은 혼합 생물학적 및 실리콘계 디바이스 및 생체-진단을 위해 프로브에 사용될 수 있다.
구조
본 발명에 개시된 방법에 의해 형성된 장치는 운반체 내에 삽입된 나노구조들을 가진 운반체를 포함하며, 나노구조들은 특정한 외형과 기능성을 갖도록 성장되었다. 나노구조들은 서로 대략 평행하고 기판에 수직이 되도록 배향된다. 나노구조들은 대략 원하는 길이 또는 높이이다.
도 1-8은 개시된 방법과 장치를 개략적으로 도시한다. 비록 도 1-8이 탄소 나노섬유(CNF)를 사용하여 설명되었으나, 다른 형태의 나노구조들이 유사하게 사용될 수 있다고 이해된다. 이런 선택적인 나노구조들은 나노튜브, 나노와이어 및 나노로프를 포함하나 이에 제한되지 않는다. 이런 나노구조들은 제한되지 않는 하나 이상의 다른 원소로 도핑된 탄소로 제조될 수 있다.
도 1은 기질에 있는 탄소 나노섬유들의 패드를 사용하여 기판에 다이를 결합하고 전기 컨택하는 것 같이 두 인접 금속층의 결합하고 전기 컨택하는 전체적인 원리를 설명한다. 도 1에는 세층: 삽입된 컨택 패드(110)를 구비하는 기판(100), 기판의 상부에 있는 기판에 수직으로 배향된 여러 탄소 나노섬유(CNF)(210)를 둘러싸고 일부는 컨택 패드(110)와 컨택되는 접착성 폴리머층(200) 및 접착성 폴리머층의 상부에 있는 디바이스층(300)이다. 디바이스층(300)은 여러 탄소 섬유들이 연결된 I/O 패드(310), I/O 패드의 상부에 예를 들어 텅스텐으로 제조된 제 1 금속 플러그(320) 및 제 1 플러그의 상부에 제 2 금속 플러그(330)를 포함한다. 플러그(320, 330)는 서로 다르고 텅스텐 또는 Al, Cu 또는 Au와 같이 산업계에서 사용된 임의의 다른 금속으로 제조될 수 있다.
도 2는 경화 전에 기질에 있는 탄소 나노섬유들을 사용하여 기판에 다이를 결합하고 전기 컨택하는 것을 도시한다. 단지 단일 CNF가 쉽게 설명하기 위해 이 도면에 도시된다.
도 3a, 3b는 경화 후에 접착성 폴리머 기질에 있는 탄소 나노섬유들(쉽게 설명하기 위해 단지 단일 CNF만 도 3a에 도시된다)을 사용하여 기판에 다이를 결합하고 전기 컨택시키는 것을 도시한다. 두 머리 화살표(220)는 CNF에 "스프링 로드(spring load)"를 유발하기 위한 펴는 힘(straightening force)을 나타낸다. 두 개의 한 머리 화살표(230)는 경화에 의해 유도되는 수축 접착력을 나타낸다.
도 3b는 경화 후 기질에 있는 탄소 나노섬유들을 사용하여 기판에 다이를 결합하고 컨택시키는 것을 도시한다. 두 머리 화살표(220)는 CNF에 "스프링 로드"를 유도하기 위한 펴는 힘을 나타낸다. 두 개의 한 머리 화살표(230)는 경화에 의해 유도되는 수축 접착력을 나타낸다.
도 4는 기질에 있는 탄소 나노섬유들의 어레이의 정면도이다. 대표적인 간격이 도시된다. 인접한 나노구조들 사이의 피치는 200nm이다; 어레이의 치수는 600nm이다; 나노섬유들은 50nm의 지름을 가진다.
도 5는 나노구조들의 하부세트를 덮고 있는 I/O 패드를 가진 기질에 있는 탄소 나노섬유들의 어레이의 정면도이다. 인접한 나노구조들 사이의 피치는 200nm이다; 어레이의 치수는 600nm이다; 나노섬유들은 50nm의 지름을 가진다; I/O 패드의 지름은 400nm로 도시된다.
당업자는 도 4 및 5에 도시된 간격이 예시적이고, 본 발명에서 기술의 효력은 도면에 도시된 대로, 간격들의 정확한 수치에 의존하지 않는다는 것을 이해할 것이다.
도 6은 도 5에 도시된 것과 같이 I/O 패드를 가진 기질에 있는 탄소 나노섬유들의 단면도이다. 나노구조들의 일부는 컨택 패드와 I/O 패드와 연결되는 반면, 다른 것들은 패드가 공통으로 갖는 면적의 외부에 배치되고 도시된 대로, 접착층의 전체 두께를 통해 연결될 필요가 없다.
본 발명은 두 도전성 표면 또는 층 및 두 도전성 표면 또는 층 사이에 전기적 또는 열적 연결을 형성하기 위해 두 도전성 표면 또는 층에 결합된 나노구조 어셈블리를 포함하는 장치 및 이를 제조하는 방법을 제공한다.
도 1은 기질 - 주성분의 탄소 나노섬유들을 사용하여 기판에 다이를 결합하고 컨택시키는 것이다.
도 2는 경화 전에, 기질에 있는 탄소 나노섬유들을 사용하여 기판에 다이를 결합하고 컨택시키는 것이다.
도 3a, 3b는 경화 후에, 기질에 있는 탄소 나노섬유들을 사용하여 기판에 다이를 결합하고 컨택시키는 것이다.
도 4는 기질에 있는 탄소 나노섬유들의 평면도이다.
도 5는 I/O 패드를 가진 기질에 있는 탄소 나노섬유들의 평면도이다.
도 6은 I/O 패드를 가진 기질에 있는 탄소 나노섬유들의 단면도이다.
도 7은 명세서에서 기술한 방법의 흐름도이다.
도 8은 명세서에서 기술한 방법의 흐름도이다.
도 9는 명세서에서 기술한 방법의 흐름도이다.
실시예 1: 나노구조들과 ACF 를 사용하여 컨택들을 형성하는 방법
이 실시예는 두 표면들/층들(제 1 다이 또는 칩의 컨택 표면/층 및 제 1 다이 또는 칩이 부착될 제 2 다이 또는 칩의 컨택 표면/층 사이)을 연결하는 방법을 제공한다. 이 연결은 1mm 내지 2nm 및 통상적으로 20nm 이하의 임의의 피치와 결합하고 전기적/열적으로 컨택시킴으로써 이루어지고 전기적/열적으로 컨택하는 요소들은 나노구조를 기초로 한다.
이 방법과 어울리는 구조는 (a) 운반체(유연하거나 단단한 재료를 기초로 한, 예를 들어, 폴리이미드), (b) 서로 평행하게 배향되고 운반체 표면과 수직이고, 특이적 외형과 기능성을 가진 운반체에 삽입된 나노구조들로 이루어지고 (c) 나노구조들은 외형, 치수, 길이, 거리 등에 대해 제어되도록 국제특허출원 PCT/SE2006/000487(참조로 본 발명에 포함)에 따라 성장될 수 있다.
본 발명에서 사용하기 위한 전형적인 나노구조 어셈블리는 (금속과 같은) 도전성 기판; 도전성 기판상의 제 1 촉매층; 제 1 촉매층에 의해 지지되는 나노구조; 및 도전성 기판과 제 1 촉매층 사이의 복수의 중간층을 포함하고, 복수의 중간층은 나노구조의 외형에 영향을 주는 적어도 하나의 층과 도전성 기판과 나노구조 사이의 계면의 전기적 특성에 영향을 주는 적어도 하나의 층을 포함한다.
구조의 피처들은 연결 표면들에 수직인 컨택 요소들(나노구조들)을 포함하나, 나노구조들은 서로 평행하다. 나노구조들의 특성들은 성장 방법들에 따라 맞춰진다. 각 유닛은 레고와 같은 빌딩 블럭과 같은 추가 구조들로 조립되기 위해 다른 유닛과 결합될 수 있다.
도 7은 나노구조들을 포함하는 전기적 또는 열적 컨택을 결합하고 형성함으로써 두 표면 또는 층을 연결하기 위한 예시적 방법에서 단계들을 설명한다. 이 단계는 도전성 기판과 나노구조들 사이의 복수의 중간층을 가진 도전성 기판상에 탄소 나노구조들의 층을 성장시키는 단계(701); 삽입된 나노구조들을 가진 필름을 형성하기 위해 최종 나노구조 어셈블리를 접착성 폴리머로 스핀코팅하는 단계(702); 균일한 바람직한 길이의 나노구조들을 얻기 위해 필름을 연마하는 단계(703); 개개의 패드들을 형성하기 위해 필름을 절단하는 단계(704); 도전성 패드들을 들어올리는 단계(705); 제 1 도전성 표면 또는 층(예를 들어, 다이의 표면)과 (예를 들어, 칩 위의 컨택의) 제 2 도전성 표면 또는 층 사이에 하나 이상의 패드를 삽입하는 단계(706); 및 패드들을 경화하여 다이가 패드에 결합되고 패드가 컨택 표면에 결합되어, 패드 내에 삽입된 나노구조들에 의해 다이와 컨택 표면 사이에 전기 또는 열 컨택을 형성하는 단계(707)를 포함한다.
도전성 기판과 나노구조들 사이의 복수의 층을 가진 도전성 기판상에 나노구조들의 층을 성장시키는 제 1 단계(701)는 통상적으로 ㎛당 10 이상의 나노구조들의 밀도로 나노구조들을 성장시키는 단계를 포함한다. 소정의 예에서 이런 밀도 또는 필요한 밀도는 기판상의 촉매 도트(catalyst dots)의 제어된 사용에 의해 이루어질 수 있다. 나노구조들은 다양한 CVD-기초 방법 중 임의의 것을 사용하여 성장되는 것이 바람직하나 임의의 표준 기술을 사용하여 성장되거나 형성될 수 있다.
삽입된 나노구조들을 가진 필름을 형성하기 위해 접착성 폴리머로 최종 나노구조들을 스핀코팅하는 제 2 단계(702)는 임의의 표준 스핀 코팅 또는 (필름 또는 다른 층에서) 나노구조들을 위한 운반체를 형성하는 동일한 기술을 사용하여 이루어질 수 있다. 이런 운반체는 접착성 폴리머 또는 경화, 압력, 열 또는 다른 동일한 공정에 의해 다이와 컨택 표면을 부착할 수 있는 임의의 다른 동일한 재료를 포함할 수 있다. 본 발명에 개시된 이 방법들은 스핀코팅의 예시적 예 또는 경화될 수 있는 접착성 폴리머의 사용의 예시적 예에 제한되지 않는다.
나노구조들을 위한 균일한 바람직한 길이를 얻기 위해 운반체를 연마하는 제 3 단계(703)는 기계적, 화학적 또는 다른 것이든 본 기술에 적절한 임의의 표준 연마 기술을 사용하여 이루어질 수 있다. 나노구조들이 균일한 바람직한 길이에 이르는 지의 측정은 당업계 또는 관련 업계에서 공지되거나 사용된 임의의 표준 기술을 사용하여 할 수 있다. 이 단계는 선택적이다.
개별 패드들을 형성하기 위해 운반체를 절단하는 제 4 단계(704)는 절단하거나 원하는 모양과 크기의 개별 패드들을 형성하는 임의의 표준 기술을 사용하여 이루어질 수 있다.
개별 패드들(접착성 폴리머에 삽입된 수직으로 배열된 탄소 나노구조들로 이루어진 필름의 일부)를 들어올리는 제 5 단계(705)는 이런 패드들을 들어올리는 임의의 표준 기술을 사용하여 이루어질 수 있다.
(예를 들어, 다이의) 제 1 도전성 표면 및 (예를 들어, 칩 위의 컨택의) 제 2 도전성 표면 사이의 각 패드를 삽입하는 제 6 단계(706)는 이런 위치에 패드를 삽입하고 위치시키는 임의의 표준 기술을 사용하여 이루어질 수 있다.
패드들을 경화하는 제 7 단계(707)는 결합을 형성시키며, 패드는 도전성 표면들 사이에 삽입되고 도전성 표면들에 결합된다. 이 결합은 패드 사이에 삽입된 나노구조들에 의해 두 도전성 표면 사이에 전기 또는 열 패드를 형성한다. 이 단계는 접착성 폴리머를 경화하는 것에 제한되지 않는다; 패드 내에 삽입된 나노구조들과 패드의 한 면 위의 다이 및 패드의 다른 면 위의 컨택 표면 사이에 접착을 일으키는 임의의 표준 기술을 포함할 수 있다.
이 전체 공정은 전통적인 범프에 대한 요구를 제거하고, 두 도전성 표면 사이의 최소 가능 거리를 줄이고, 컨택 포인트의 높이와 폭을 감소시키고, 컨택 포인트의 수와 밀도를 증가시키고, ACF에 가해진 압력의 정도를 제어할 필요에 관한 복잡함을 제거하고 입자들을 나노구조들로 대체함으로써 파이너 피치를 가능하게 하고 미스얼라인먼트의 위험을 줄이는 여러 장점을 가진다.
실시예와 어울리는, 마이크로미터당 나노구조들(NS)의 제어가능한 밀도는 원형 입자들을 기초로 한 현재의 방법과 비교해서, 유효 컨택 포인트들을 증가시킨다. 예를 들어, 100NS/마이크로미터 제곱미터(50nm의 NS 지름을 가짐)는 100개의 개별 컨택 포인트를 제공한다(도 4 및 5 참조). 20 x 20 마이크로미터의 20 x 20의 I/O 포인트의 치수들을 고려하면, 개별 컨택 포인트들의 수는 그 영역에서 4,000일 수 있다.
실시예 2: 스프링 로드 연결을 형성하기 위한 방법
수직으로 배향된 (서로 평행하게 배향되고 운반체 표면들에 수직이고 실시예 1에 개시된 단계들에 의해 제조된) 나노구조들(NS)을 함유하는 (유연한 폴리이미드 또는 고체 재료를 기초로 한) 운반체는 다이의 표면과 컨택 표면 사이에 위치된다. 예를 들어, 도 2 및 4를 참조.
수직으로 배향된 나노구조들을 함유하는 운반체를 경화함으로써(열 또는 화학적 성분 또는 빛을 사용), 운반체는 수축할 것이다(다이와 컨택층 사이의 거리를 줄임).
운반체를 수축하면 수직으로 배향된 나노구조들에 수축력을 유발할 것이다. 나노구조들에 대한 수축력의 결과는 나노구조들이 약간 구부러지는 것이다. 그러나, 나노구조들과 둘러싸인 재료들 사이의 영율 사이의 차이 때문에, 나노구조들은 펴지는 경향을 가질 것이다.
상기한 힘들은 나노구조들에 "스프링-로드" 힘을 형성시킨다. 운반체 재료에 삽입된 나노구조들이 두 도전성 표면들 사이에 삽입되는 경우, 스프링-로드 힘은 나노구조들의 말단부에 컨택들을 고정할 것이다(예를 들어 도 3a 및 3b 참조).
기판에 다이를 결합하고, 운반체에 삽입된 NS's를 사용하여 전기 컨택을 형성하고 고정함으로써 스프링-로드 연결을 제공하는 공정은 도 8에 도시된다. 도 7의 단계들과 공통된 도 8의 단계들은 실시예 1과 관련하여 기술되며 여기서 반복되지 않는다.
삽입된 구조들을 가진 운반체의 패드들을 경화시키는 제 6 단계(806) 동안, 경화 공정은 운반체를 수축시키는 열 또는 화학적 성분 또는 빛을 사용할 것이고, 이를 통해 다이와 컨택층 사이의 거리를 감소시킨다.
이 실시예의 나노구조들은 실시예의 나노구조들과 같은 방법들에 따라 제조될 수 있고, 특히 외형, 치수, 길이, 거리 등에 대해 제어되도록 국제특허출원 PCT/SE2006/000487(참조로 본 발명에 포함)에 개시된 방법에 따라 성장될 수 있다.
이 실시예에 개시된 방법은 칩 온 플렉스 응용분야에서 발생할 수 있는 리드선 파괴 및 미스얼라인먼트 문제를 처리하는데 사용될 수 있다.
실시예 1의 구조들과 유사하게, 스프링-로드 구조의 특성들은 다음을 포함한다: 컨택 요소들(나노구조들)은 비록 나노구조들이 서로 평행하나, 연결 표면들에 수직이다. 나노구조들의 특성들은 성장 방법에 따라 맞춰질 수 있다. 각 유닛은 레고와 같은 빌딩 블럭과 같은 추가 구조들로 조립되기 위해 다른 유닛과 결합될 수 있다.
이 전체 공정은 두 도전성 표면 사이의 최소 가능 거리를 줄이고, 컨택 포인트의 높이와 폭을 감소시키고, 컨택 포인트의 수와 밀도를 증가시키고, ACF에 가해진 압력의 정도를 제어할 필요에 관한 복잡함을 제거하고 입자들을 나노구조들로 대체함으로써 파이너 피치를 가능하게 하고 미스얼라인먼트의 위험을 줄이고 약간 굽은 나노구조들을 사용하여 반대 표면들 상에 위치한 두 점들 사이에 전기 컨택을 고정하는 여러 장점을 가진다. 나노구조들이 약간 굽을 때 결합 표면들에서 표면 거칠기 때문에 갭 형성을 최소화할 수 있다.
본 실시예와 어울리는, 마이크로미터당 나노구조들(NS)의 제어가능한 밀도는 원형 입자들을 기초로 한 현재의 방법과 비교해서, 유효 컨택 포인트들을 증가시킨다. 예를 들어, 1nm 내지 200nm 범위의 제어가능한 나노구조 지름은 나노미터 제곱 당 소정의 개별 컨택 포인트와 컨택 면적을 제공한다.
실시예 3: 웨이퍼 레벨 범핑( WLB )
이 실시예는 어떻게 웨이퍼 레벨 범핑이 다이들을 위한 전자 어셈블리를 형성하기 위해 전자 회로 상의 I/O 포인트 상에 나노구조의 기질을 성장시킴으로써 이루어지는 지를 증명한다. 이 방법은 1cm 내지 2nm 및 통상적으로 1㎛ 이하의 임의의 피치와 결합 및 전기적 및/또는 열적으로 컨택시킴으로써 두 표면들/층들(제 1 층이 연결될 다이 또는 칩의 컨택 표면/층 및 다이 또는 칩의 컨택층/표면)을 연결하는 방법일 수 있다.
다음 세 케이스는 가능한 실시예들을 설명한다.
케이스 1: 수직으로 배열된 나노구조들은 웨이퍼의 집적 회로들 상의 I/O 포인트들 상에 성장되어 기질 구조들을 형성하고 접착 성질을 가진 (UV/레이저/빛에서) 경화성인 재료에 삽입되고, 이 나노구조들은 다이가 연결될 필요가 있는 기판상에 연결 포인트들에 해당한다.
케이스 2: 수직으로 배열된 나노구조들은 웨이퍼의 집적 회로들 상의 I/O 포인트들 상에 성장되어 기질 구조들을 형성하고 다이가 연결될 필요가 있는 기판상의 연결 포인트들에 해당하며, 부착은 전통적인 고온 솔더링 공정(soldering process)으로 이루어진다.
케이스 3: 수직으로 배열된 나노구조들은 웨이퍼의 집적 회로들 상의 I/O 포인트들 상에 성장되어 기질 구조들을 형성하고 다이가 연결될 필요가 잇는 기판상의 연결 포인트들에 해당한다.
일반적으로, 실시예 2 및 3의 구조들과 유사하게, 웨이퍼 레벨 범핑 구조들의 특성들은 다음을 포함한다: 컨택 요소들(나노구조들)은 비록 나노구조들이 서로 평행하나, 연결 표면들에 수직이다. 나노구조들의 특성들은 성장 방법에 따라 맞춰질 수 있다. 수직으로 배열된 나노구조들은 1mm 이하부터 2nm까지의 치수를 가진 연결 구조들의 그룹들을 형성할 수 있다.
이 실시예의 나노구조들은 실시예 1 및 2의 나노구조들과 동일한 방법에 따라 제조될 수 있고, 특히 외형, 치수, 길이, 거리 등에 대해 제어되도록 국제특허출원 PCT/SE2006/000487(참조로 본 발명에 포함)에 개시된 방법에 따라 성장될 수 있다.
웨이퍼-레벨 범프를 제공하는 방법은 도 9에 도시된다. 도 7 및 8의 단계들과 공통된 도 9의 단계들은 실시예 1 및 2과 관련하여 기술되며 여기서 반복되지 않는다.
현재 시스템들에서, 범프들은 500 마이크로미터 이하의 지름을 가질 수 있다. 이 실시예의 방법은 나노구조들의 그룹들이 결합되게 하고, 각각의 개별 그룹은 오늘날 범프와 동일한 치수를 가진다. 그러나, 본 기술은 더 작은 범프, 심지어 단일 나노구조를 포함하는 범프를 허용한다.
복합 범프들은 본 발명에서 개시한 방법을 기초로 한 방법들에 의해 형성될 수 있다. 표준 증착, 전기도금 및/또는 무전해 도금은 필요한 경우 복합 범프들을 형성하기 위해 나노구조들의 성장 후에 실행될 수 있다. Ti, Cr, TiW, Cu, Au과 같은 주기율표의 다른 금속/금속성 재료 또는 임의의 다른 적절한 금속은 나노구조들의 성장 후 증착, 전기도금 및/또는 무전해 도금될 수 있다. 표준 침지 금 공정은 필요한 경우 금을 코팅하는데 실행될 수 있다. 무전해 도금 공정은 Ni, Cu, Zn, Sn과 같은 다른 금속 또는 다른 합금을 위한 다른 화학적 조성물들을 통한 컨디셔닝(conditioning), 산 식각, 도금으로 이루어질 수 있다.

Claims (9)

  1. 제 1 도전성 표면;
    제 2 도전성 표면; 및
    둘 이상의 나노구조를 포함하는 장치로서,
    둘 이상의 나노구조의 각각은 둘 이상의 나노구조의 다른 것과 평행하게 배향되고,
    둘 이상의 나노구조는 둘 이상의 동반 확산된 재료를 포함하고, 둘 이상의 동반 확산된 재료는 둘 이상의 나노구조의 형태에 영향을 주는 적어도 하나의 재료 및 제 1 도전성 표면과 제 2 도전성 표면 사이의 계면의 전기 특성에 영향을 주는 적어도 하나의 재료를 포함하고,
    둘 이상의 나노구조들의 각각의 제 1 말단과 제 1 도전성 표면 사이에 제 1 결합이 존재하고,
    둘 이상의 나노구조들은 제 1 도전성 표면과 수직으로 배향되고, 둘 이상의 나노구조들의 각각의 제 2 말단과 제 2 도전성 표면 사이에 제 2 결합이 존재하고, 둘 이상의 나노구조들은 제 2 도전성 표면과 수직으로 배향되는 장치.
  2. 제 1 항에 있어서,
    둘 이상의 나노구조들이 삽입된 운반체를 더 포함하는 장치.
  3. 제 2 항에 있어서,
    제 1 결합과 제 2 결합은 운반체를 경화함으로써 형성되는 장치.
  4. 제 3 항에 있어서,
    운반체를 경화시키면 운반체가 수축하여 둘 이상의 나노구조들을 압축하고 제 1 도전성 표면에 대해 둘 이상의 나노구조들의 각각의 제 1 말단부를 밀고 제 2 도전성 표면에 대해 둘 이상의 나노구조들의 각각의 제 2 말단부를 미는 스프링-로드 힘을 형성하는 장치.
  5. 제 1 항에 있어서,
    둘 이상의 동반 확산된 재료 중 적어도 하나는 비결정 실리콘 및 게르마늄으로 이루어진 그룹으로부터 선택되는 장치.
  6. 도전성 기판상에 하나 이상의 중간층을 증착하는 단계, 여기서 복수의 중간층들 중 적어도 하나는 비결정 실리콘과 게르마늄으로 이루어진 그룹으로부터 선택된 재료를 포함한다;
    하나 이상의 중간층 상에 촉매층을 증착하는 단계;
    기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계; 및
    이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계, 여기서 하나 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다;에 의해 나노구조 어셈블리를 형성하는 단계:
    삽입된 나노구조들을 가진 필름을 형성하기 위해 나노구조 어셈블리를 접착성 폴리머로 코팅하는 단계:
    나노구조 어셈블리의 둘 이상의 나노구조들을 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계:
    하나 이상의 개개의 패드를 형성하기 위해 필름을 절단하는 단계:
    도전성 기판으로부터 패드를 들어올리는 단계:
    제 1 도전성 표면과 제 2 도전성 표면 사이에 하나 이상의 패드를 삽입하는 단계: 및
    하나 이상의 패드를 경화하여 제 1 도전성 표면을 하나 이상의 패드의 제 1 표면에 결합하고 제 2 도전성 표면을 하나 이상의 패드의 제 2 표면에 결합시키는 단계
    를 포함하여, 나노구조 어셈블리를 사용하여 제 1 도전성 표면과 제 2 도전성 표면을 연결하는 방법.
  7. 제 6 항에 있어서,
    제 1 도전성 표면과 하나 이상의 패드의 제 1 표면의 결합 및 제 2 도전성 표면과 하나 이상의 패드의 제 2 표면의 결합이 패드 내에 삽입된 나노구조들에 의해 제 1 도전성 표면과 제 2 도전성 표면 사이의 전기 또는 열 컨택들을 형성하는 방법.
  8. 도전성 기판상에 하나 이상의 중간층을 증착하는 단계, 여기서 복수의 중간층들 중 적어도 하나는 비결정 실리콘과 게르마늄으로 이루어진 그룹으로부터 선택된 재료를 포함한다;
    하나 이상의 중간층 상에 촉매층을 증착하는 단계;
    기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계; 및
    이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계, 여기서 하나 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다;에 의해 나노구조 어셈블리를 형성하는 단계:
    제 1 도전성 표면상에 삽입된 나노구조들을 가진 필름을 형성하기 위해 나노구조 어셈블리를 접착성 폴리머로 코팅하는 단계:
    나노구조 어셈블리의 둘 이상의 나노구조들을 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계:
    필름의 일부와 제 1 도전성 표면의 일부를 포함하는 하나 이상의 개개의 패드를 형성하기 위해 필름과 제 1 도전성 필름을 절단하는 단계:
    하나 이상의 패드를 제 2 도전성 표면에 사용하는 단계: 및
    하나 이상의 패드를 경화하여 제 2 도전성 표면을 하나 이상의 패드의 표면에 결합시키는 단계
    를 포함하여 나노구조 어셈블리를 사용하여 제 1 도전성 표면과 제 2 도전성 표면을 연결하는 방법.
  9. 하나 이상의 중간층을 증착하는 단계;
    하나 이상의 중간층 상에 촉매층을 증착하는 단계;
    기판을 먼저 어닐링하지 않고, 기판을 나노구조가 형성될 수 있는 온도로 가열하는 단계;
    이 온도에서 촉매층 상에 둘 이상의 나노구조들을 성장시키는 단계; 여기서 둘 이상의 중간층 중 적어도 하나는 촉매층과 동반 확산되고 동반 확산된 촉매층과 하나 이상의 중간층의 적어도 하나는 나노구조에 존재한다; 및
    제 1 도전성 표면상에 금속 삽입된 나노구조들을 형성하기 위해 나노구조를 금속 증착으로 코팅하는 단계에 의해 나노구조 어셈블리를 형성하는 단계:
    제 1 도전성 표면상에 금속 삽입된 나노구조들을 형성하기 위해 접착성 폴리머로 나노구조들을 코팅하는 단계:
    나노구조 어셈블리의 둘 이상의 나노구조들을 위한 균일한 바람직한 길이를 얻기 위해 필름을 연마하는 단계:
    필름의 일부와 제 1 도전성 표면의 일부를 포함하는 하나 이상의 개개의 패드를 형성하기 위해 필름과 제 1 도전성 표면을 절단하는 단계:
    하나 이상의 패드를 제 2 도전성 표면에 사용하는 단계: 및
    하나 이상의 패드를 경화하여 제 2 도전성 표면을 하나 이상의 패드의 표면에 결합시키는 단계
    를 포함하여 나노구조 어셈블리를 사용하여 제 1 도전성 표면과 제 2 도전성 표면을 연결하는 방법.
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