JP2011258590A - 配線基板及びその製造方法 - Google Patents

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Abstract

【課題】マザーボード等の実装基板や半導体チップ等の電子部品等との接続信頼性を向上可能な配線基板及びその製造方法を提供すること。
【解決手段】本配線基板は、複数の配線層と、絶縁性樹脂から構成された複数の絶縁層とが交互に積層され、最上層の配線層を被覆する最上層の絶縁層には、前記最上層の配線層の一部を露出する開口部が形成され、前記開口部の側壁の断面は凹型R形状であり、前記開口部内に露出する前記最上層の配線層には凹部が形成されている。
【選択図】図3

Description

配線層を被覆する絶縁層に、前記配線層の一部を露出する開口部が形成された配線基板及びその製造方法に関する。
図1は、従来の配線基板を例示する断面図である。図1を参照するに、従来の配線基板100は、第1絶縁層110と、配線層120と、第2絶縁層130とが順次積層した構造を有する。
第1絶縁層110は、配線層120を形成するための基体となる層であり、例えば非感光性の絶縁性樹脂等により構成されている。配線層120は、例えば銅(Cu)等から構成されている。第2絶縁層130は、第1絶縁層110上に配線層120を覆うように形成されている。第2絶縁層130は開口部130xを有し、開口部130x内には配線層120の一部が露出している。第2絶縁層130は、感光性の絶縁性樹脂により構成され、開口部130xはフォトリソグラフィ法により形成されることが一般的である。
なお、第1絶縁層110の下側に更に配線層と絶縁層が積層される場合があるが、最上層の第2絶縁層130のみが感光性の絶縁性樹脂により構成され、最上層の第2絶縁層130以外の絶縁層(第1絶縁層110も含めて)は、非感光性の絶縁性樹脂により構成されるのが一般的である。
特開2008−140886号公報 特開2000−286362号公報
図2は、開口部内にピンを挿入した様子を模式的に示す断面図である。図2において、ピン190は、例えば開口部130x内に露出する配線層120を所謂LGA(Land grid array:以下同様)のランドとした場合の、ソケット側のピンである。図2に示すように、フォトリソグラフィ法により形成された開口部130xの側壁の断面は、配線層120上面に対して垂直に近い直線的な形状であり、ピン190を挿入し難く、又、ピン190が開口部130x内に露出する配線層120まで到達し難いため、挿入不良や接触不良が発生する問題があった。
又、ピン190から、配線層120と第2絶縁層130との界面Aに力が加わりやすいため、配線層120と第2絶縁層130とが密着不良を起こし、界面Aが剥離する問題があった。
このように、フォトリソグラフィ法により開口部を形成すると、開口部へのピンの挿入不良や接触不良、開口部近傍の配線層とそれを覆う絶縁層との密着不良等が生じ、これは、配線基板100を他の配線基板(実装基板)等と接続する際の接続信頼性を低下させる。
本発明は、上記の点に鑑みてなされたものであり、マザーボード等の実装基板や半導体チップ等の電子部品等との接続信頼性を向上可能な配線基板及びその製造方法を提供することを課題とする。
本配線基板は、複数の配線層と、絶縁性樹脂から構成された複数の絶縁層とが交互に積層され、最上層の配線層を被覆する最上層の絶縁層には、前記最上層の配線層の一部を露出する開口部が形成され、前記開口部の側壁の断面は凹型R形状であり、前記開口部内に露出する前記最上層の配線層には凹部が形成されていることを要件とする。
本配線基板の製造方法は、複数の配線層と、絶縁性樹脂から構成された複数の絶縁層とを交互に積層する第1工程と、最上層の配線層を被覆する最上層の絶縁層に、ブラスト処理により側壁の断面が凹型R形状の開口部を形成し、前記開口部内に前記最上層の配線層の一部を露出させる第2工程と、前記第2工程に引き続き、前記開口部内に露出する前記最上層の配線層に、ブラスト処理により凹部を形成する第3工程と、を有することを要件とする。
開示の技術によれば、マザーボード等の実装基板や半導体チップ等の電子部品等との接続信頼性を向上可能な配線基板及びその製造方法を提供できる。
従来の配線基板を例示する断面図である。 開口部内にピンを挿入した様子を模式的に示す断面図である。 第1の実施の形態に係る配線基板を例示する断面図である。 図3の開口部近傍を拡大して例示する断面図である。 レーザ加工法で形成した開口部近傍を拡大して例示する断面図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その7)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その8)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その9)である。 第1の実施の形態の変形例1に係る配線基板を例示する断面図である。 第1の実施の形態の変形例2に係る配線基板の開口部近傍を拡大して例示する断面図である。 第1の実施の形態の変形例2に係る配線基板の開口部に導電性ボールを配置した状態を例示する断面図である。 第1の実施の形態の変形例3に係る配線基板の開口部近傍を拡大して例示する平面図である。 第1の実施の形態の変形例3に係る配線基板にキャパシタを実装した状態を例示する断面図である。 第2の実施の形態に係る配線基板を例示する断面図である。 図20の開口部近傍を拡大して例示する断面図である。 ガラスクロスを例示する断面図である。 レーザ加工法で形成した開口部近傍のガラスクロスを拡大して例示する断面図である。 第3の実施の形態に係る半導体パッケージを例示する断面図である。 第4の実施の形態に係る半導体パッケージを例示する断面図である。 実施例1に係る配線基板の開口部近傍の電子顕微鏡写真(SEM)である。 比較例1に係る配線基板の開口部近傍の電子顕微鏡写真(SEM)である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
第1の実施の形態では、本発明を、半導体チップを搭載することにより半導体パッケージとなる配線基板に適用する例を示す。
[第1の実施の形態に係る配線基板の構造]
始めに、第1の実施の形態に係る配線基板の構造について説明する。図3は、第1の実施の形態に係る配線基板を例示する断面図である。図3を参照するに、第1の実施の形態に係る配線基板10は、第1配線層11、第1絶縁層12、第2配線層13、第2絶縁層14、第3配線層15、第3絶縁層16が順次積層された構造を有する。
配線基板10において、第1配線層11は、最下層に形成されている。第1配線層11は、第1層11a及び第2層11bから構成されている。第1層11aとしては、例えば金(Au)膜、パラジウム(Pd)膜、ニッケル(Ni)膜を、金(Au)膜が配線基板10の外部に露出するように、この順番で順次積層した導電層を用いることができる。第2層11bとしては、例えば銅(Cu)層等を含む導電層を用いることができる。
第1配線層11の一部(第1層11a)は第1絶縁層12から露出しており、半導体チップ等(図示せず)と電気的に接続される電極パッドとして機能する。第1絶縁層12から露出する第1配線層11の平面形状は例えば円形であり、その直径は例えば40〜120μm程度とすることができる。第1絶縁層12から露出する第1配線層11のピッチは、例えば100〜200μm程度とすることができる。第1配線層11の厚さは、例えば10〜20μm程度とすることができる。
第1絶縁層12は、第1配線層11の上面(第2配線層13のビア配線と接続される面)と側面とを覆い、下面(第2配線層13のビア配線と接続される面の反対面)を露出するように形成されている。第1絶縁層12の材料としては、例えばエポキシ系樹脂を主成分とする非感光性の絶縁性樹脂等を用いることができる。第1絶縁層12の材料である非感光性の絶縁性樹脂としては、例えば熱硬化性樹脂を用いることができる。第1絶縁層12の厚さは、例えば15〜35μm程度とすることができる。
第1絶縁層12は、シリカ(SiO)等のフィラーを含有している。フィラーの含有量は、例えば20〜70vol%程度とすることができる。フィラーの粒径は最小粒径0.1μm、最大粒径5μm、平均粒径0.5〜2μm程度であることが好ましい。フィラーの含有量を調整することにより、第1絶縁層12の熱膨張係数を調整できる(フィラーの含有量を増やすと熱膨張係数が小さくなる)。フィラーの含有量を調整して、第1絶縁層12の熱膨張係数を第2配線層13等を構成する銅(Cu)の熱膨張係数(17ppm/℃程度)に近づけることにより、配線基板10に生ずる反りを低減できる。なお、特記した場合を除き、本明細書における熱膨張係数は25〜150℃の範囲における値を示すものとする。
第2配線層13は、第1絶縁層12上に形成されている。第2配線層13は、第1絶縁層12を貫通し第1配線層11の上面を露出する第1ビアホール12x内に充填されたビア配線、及び第1絶縁層12上に形成された配線パターンを含んで構成されている。第2配線層13は、第1ビアホール12x内に露出した第1配線層11と電気的に接続されている。第2配線層13の材料としては、例えば銅(Cu)等を用いることができる。第2配線層13を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
第2絶縁層14は、第1絶縁層12上に、第2配線層13を覆うように形成されている。第2絶縁層14の材料としては、第1絶縁層12と同一組成の非感光性の絶縁性樹脂を用いることが好ましい。又、第2絶縁層14は、第1絶縁層12が含有するフィラーと同一組成のフィラーを略同一量だけ含有することが好ましい。配線基板10に生ずる反りを低減するためである。第2絶縁層14の厚さは、例えば15〜35μm程度とすることができる。
第3配線層15は、第2絶縁層14上に形成されている最上層の配線層(又は、最外層の配線層)である。第3配線層15は、第2絶縁層14を貫通し第2配線層13の上面を露出する第2ビアホール14x内に充填されたビア配線、及び第2絶縁層14上に形成された配線パターンを含んで構成されている。第3配線層15は、第2ビアホール14x内に露出した第2配線層13と電気的に接続されている。第3配線層15の材料としては、例えば銅(Cu)等を用いることができる。第3配線層15を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
第3絶縁層16は、第2絶縁層14上に、第3配線層15を覆うように形成されている最上層の絶縁層(又は、最外層の絶縁層)である。第3絶縁層16の材料としては、第1絶縁層12及び第2絶縁層14と同一組成の非感光性の絶縁性樹脂を用いることが好ましい。又、第3絶縁層16は、第1絶縁層12及び第2絶縁層14が含有するフィラーと同一組成のフィラーを略同一量だけ含有することが好ましい。配線基板10に生ずる反りを低減するためである。第3絶縁層16の厚さは、例えば15〜35μm程度とすることができる。
第3絶縁層16は開口部16xを有し、開口部16xの底部には第3配線層15の凹部15xが露出している。凹部15xは、マザーボード等の実装基板(図示せず)と電気的に接続される電極パッドとして機能する。必要に応じ、凹部15x上に、金属層等を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。
更に、凹部15x上に(凹部15x上に金属層等が形成されている場合には、金属層等の上に)はんだボールやリードピン等の外部接続端子を形成しても構わない。但し、外部接続端子は、必要なときに形成すれば良い。
配線基板10において、各絶縁層に形成されたビアホール12x及び14xは、第3絶縁層16側(最上層の絶縁層側)に開口されていると共に、他層の配線層の表面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。又、この凹部内にビア配線が形成されている。
図4は、図3の開口部近傍を拡大して例示する断面図である。図4を参照するに、開口部16xは、第3配線層15側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状である。開口部16xは、例えば半球状に形成することができる。開口部16xの平面形状は例えば円形であり、その直径(開口端の直径)は例えば220〜1100μm程度とすることができる。
凹部15xは、底面側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状である。凹部15xの外縁部は第3絶縁層16の下部に入り込むことはなく、凹部15xの側壁の最外縁部は開口部16xの側壁の最内縁部と一致している。凹部15xの平面形状は例えば円形であり、その直径は例えば200μm〜1000μm程度とすることができる。凹部15xのピッチは、例えば500〜1200μm程度とすることができる。第3配線層15の上面を基準とした凹部15xの最深部の深さは、例えば0.5〜4μm程度とすることができる。
開口部16xの側壁の断面が凹型R形状となるのは、後述のように、本実施の形態では、開口部16xをブラスト処理により形成するためである。又、開口部16xが形成されると、引き続き第3配線層15の上面をブラスト処理により研磨するため、開口部16xと連続する凹部15xが形成される。
ところで、レーザ加工法により開口部を形成することも考えられるが、これは好ましくない。以下にその理由を説明する。図5は、レーザ加工法で形成した開口部近傍を拡大して例示する断面図である。図5を参照するに、開口部16wの側壁の断面は、第3配線層15上面に対して垂直に近い直線的な形状であり、第3配線層15の開口部16w内に露出する部分には凹部15wが形成されている。凹部15wは、図4に示す凹部15xとは異なり、外縁部が第3絶縁層16の下部に入り込んでいる(図5の領域Bの部分)。領域Bの部分は所謂ハローイングと称され、領域Bの部分において、第3配線層15と第3絶縁層16との界面は密着不良の状態である。
ハローイングは、以下の過程により発生する。すなわち、レーザ加工法で開口部16wを形成すると、開口部16w内に露出する第3配線層15の表面に、第3絶縁層16を構成する材料の残渣が残る。それを除去するためにデスミア処理を行うが、デスミア処理に用いるエッチング液が第3配線層15の一部を溶解し、凹部15wが形成される。エッチング液は、領域Bの部分の第3配線層15と第3絶縁層16との界面にも浸透するため、第3絶縁層16の下方の第3配線層15が溶解し、ハローイングが発生する。
ハローイングが発生すると、領域Bの部分の第3配線層15と第3絶縁層16とが密着不良の状態となり、第3配線層15と第3絶縁層16との界面が剥離する虞がある。これは、配線基板10を実装基板や電子部品等と接続する際の接続信頼性を低下させる。
そこで、本実施の形態では、ブラスト処理により、開口部16xを形成している。ブラスト処理ではデスミア処理のようにエッチング液を使用しないため、ハローイングは発生しない。開口部16xと凹部15xとは、ブラスト処理により連続的に形成されるため、凹部15xの外縁部は第3絶縁層16の下部に入り込むことはなく、凹部15xの側壁の最外縁部は開口部16xの側壁の最内縁部と一致している。以下に、開口部16xと凹部15xがこのような形状を有することによる効果について説明する。
図4を図2及び図5と比較するとわかるように、開口部内に露出する配線層上面の面積が等しければ、それを覆う絶縁層上面の位置(開口端の位置)における開口部の面積は、側壁の断面が直線的な形状である開口部130xや開口部16wよりも、側壁の断面が凹型R形状である開口部16xの方が広くなる。そのため、開口部130xや開口部16wと比べて、開口部16xには所謂LGA用ソケットのピンを挿入し易く、ピン挿入不良やピン接触不良の発生を低減できる。
又、開口部16xにおいて、第3配線層15と第3絶縁層16との界面には図5に示すようなハローイングは発生せず、第3配線層15と第3絶縁層16とが密着不良の状態になることを防止できる。
又、凹部15xの底面は、第3配線層15と第3絶縁層16との界面とは同一平面になく一段下がった位置にある。そのため、所謂LGA用ソケットのピンから、第3配線層15と第3絶縁層16との界面に直接力が加わり難いため、界面が剥離する虞を低減できる。
なお、図5に示す凹部15wの底面も、第3配線層15と第3絶縁層16との界面とは同一平面になく一段下がった位置にある。しかし、図5では、ハローイングに起因する密着不良が発生しているため、凹部15xのように界面が剥離する虞を低減するという効果は得られない。
このように、本実施の形態では、開口部側壁の断面は凹型R形状であり、配線層の開口部内に露出する部分には凹部が形成されている。そのため、開口部へのピンの挿入不良や接触不良、開口部近傍における配線層とそれを覆う絶縁層との密着不良が生じ難い。その結果、配線基板を実装基板や電子部品等と接続する際の接続信頼性を向上できる。
[第1の実施の形態に係る配線基板の製造方法]
続いて、第1の実施の形態に係る配線基板の製造方法について説明する。図6〜図14は、第1の実施の形態に係る配線基板の製造工程を例示する図である。
始めに、図6に示す工程では、支持体21を準備する。支持体21としては、シリコン板、ガラス板、金属箔等を用いることができるが、本実施の形態では、支持体21として銅箔を用いる。後述する図8に示す工程等において電解めっきを行う際の給電層として利用でき、後述する図14に示す工程の後に容易にエッチングで除去可能だからである。支持体21の厚さは、例えば35〜100μm程度とすることができる。
次いで、図7に示す工程では、支持体21の一方の面に、第1配線層11に対応する開口部22xを有するレジスト層22を形成する。具体的には、支持体21の一方の面に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、支持体21の一方の面に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト(例えば、ドライフィルムレジスト等)をラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部22xを形成する。これにより、開口部22xを有するレジスト層22が形成される。なお、予め開口部22xを形成したフィルム状のレジストを支持体21の一方の面にラミネートしても構わない。
開口部22xは、後述の図8に示す工程で形成される第1配線層11に対応する位置に形成されるが、その配設ピッチは、例えば100〜200μm程度とすることができる。開口部22xの平面形状は、例えば円形であり、その直径は例えば40〜120μm程度とすることができる。
次いで、図8に示す工程では、支持体21をめっき給電層に利用する電解めっき法等により、支持体21の一方の面の開口部22x内に、第1層11a及び第2層11bから構成される第1配線層11を形成する。
第1層11aは、例えば金(Au)膜、パラジウム(Pd)膜、ニッケル(Ni)膜をこの順番で順次積層した構造を有する。よって、第1配線層11を形成するには、先ず、支持体21をめっき給電層に利用する電解めっき法等により、金(Au)膜、パラジウム(Pd)膜、ニッケル(Ni)膜を順にめっきして第1層11aを形成し、続いて、支持体21をめっき給電層に利用する電解めっき法等により、第1層11a上に銅(Cu)等からなる第2層11bを形成すれば良い。
次いで、図9に示す工程では、図8に示すレジスト層22を除去した後、第1配線層11を覆うように支持体21の一方の面に第1絶縁層12を形成する。第1絶縁層12の材料としては、例えばエポキシ系樹脂を主成分とする非感光性の絶縁性樹脂等を用いることができる。第1絶縁層12の厚さは、例えば15〜35μm程度とすることができる。第1絶縁層12は、シリカ(SiO)等のフィラーを含有している。フィラーの含有量や含有する目的は、前述の通りである。
第1絶縁層12の材料として、例えば熱硬化性を有するフィルム状のエポキシ系樹脂を主成分とする非感光性の絶縁性樹脂等を用いた場合には、第1配線層11を覆うように支持体21の一方の面にフィルム状の第1絶縁層12をラミネートする。そして、ラミネートした第1絶縁層12を押圧しつつ、第1絶縁層12を硬化温度以上に加熱して硬化させる。なお、第1絶縁層12を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
第1絶縁層12の材料として、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂を主成分とする非感光性の絶縁性樹脂等を用いた場合には、第1配線層11を覆うように支持体21の一方の面に液状又はペースト状の第1絶縁層12を例えばスピンコート法等により塗布する。そして、塗布した第1絶縁層12を硬化温度以上に加熱して硬化させる。
次いで、図10に示す工程では、第1絶縁層12に、第1絶縁層12を貫通し第1配線層11の上面を露出させる第1ビアホール12xを形成する。第1ビアホール12xは、例えばCOレーザ等を用いたレーザ加工法により形成できる。第1ビアホール12xをレーザ加工法により形成した場合には、デスミア処理を行い、第1ビアホール12x内に露出する第1配線層11の上面に付着した第1絶縁層12の樹脂残渣を除去する。
次いで、図11に示す工程では、第1絶縁層12上に第2配線層13を形成する。第2配線層13は、第1ビアホール12x内に充填されたビア配線、及び第1絶縁層12上に形成された配線パターンを含んで構成される。第2配線層13は、第1ビアホール12x内に露出した第1配線層11と電気的に接続される。第2配線層13の材料としては、例えば銅(Cu)等を用いることができる。
第2配線層13は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できるが、一例としてセミアディティブ法を用いて第2配線層13を形成する方法を以下に示す。
始めに、無電解めっき法又はスパッタ法により、第1ビアホール12x内に露出した第1配線層11の上面、及び第1ビアホール12xの側壁を含む第1絶縁層12上に銅(Cu)等からなるシード層(図示せず)を形成する。更に、シード層上に第2配線層13に対応する開口部を備えたレジスト層(図示せず)を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅(Cu)等からなる配線層(図示せず)を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第1絶縁層12上に第1ビアホール12x内に充填されたビア配線、及び第1絶縁層12上に形成された配線パターンを含んで構成される第2配線層13が形成される。
次いで、図12に示す工程では、上記と同様な工程を繰り返すことにより、第1絶縁層12上に、第2絶縁層14、第3配線層15、及び最上層の絶縁層である第3絶縁層16を積層する。すなわち、第1絶縁層12上に第2配線層13を被覆する第2絶縁層14を形成した後に、第2配線層13上の第2絶縁層14の部分に第2ビアホール14xを形成する。
更に、第2絶縁層14上に、第2ビアホール14xを介して第2配線層13に接続される第3配線層15を形成する。第3配線層15の材料としては、例えば銅(Cu)等を用いることができる。第3配線層15は、例えばセミアディティブ法により形成される。
更に、第2絶縁層14上に第3配線層15を被覆する第3絶縁層16を形成する。第2絶縁層14及び第3絶縁層16の材料としては、何れも第1絶縁層12と同一組成の非感光性の絶縁性樹脂を用いることが好ましい。又、第2絶縁層14及び第3絶縁層16は、何れも第1絶縁層12が含有するフィラーと同一組成のフィラーを略同一量だけ含有することが好ましい。配線基板10に生ずる反りを低減するためである。第2絶縁層14及び第3絶縁層16の厚さは、何れも、例えば15〜35μm程度とすることができる。
このようにして、支持体21の一方の面に所定のビルドアップ配線層が形成される。本実施の形態では、2層のビルドアップ配線層(第2配線層13及び第3配線層15)を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。
次いで、図13に示す工程では、第3絶縁層16上に、開口部23xを有するレジスト層23を形成する。具体的には、第3絶縁層16上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、第3絶縁層16上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト(例えば、ドライフィルムレジスト等)をラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部23xを形成する。これにより、開口部23xを有するレジスト層23が形成される。なお、予め開口部23xを形成したフィルム状のレジストを第3絶縁層16上にラミネートしても構わない。
開口部23xは、後述の図14に示す工程で形成される開口部16xに対応する位置に形成されるが、その配設ピッチは、例えば500〜1200μm程度とすることができる。開口部23xの平面形状は例えば円形であり、その直径は例えば220〜1100μm程度とすることができる。
なお、レジスト層23は、後述する図14に示す工程におけるブラスト処理のマスクとして機能するが、レジスト層23の表面の一部もブラスト処理により削れる。そこで、レジスト層23は、表面の一部がブラスト処理により削れてもマスクとしての機能を維持できる程度の厚さに形成する必要がある。レジスト層23の厚さは、例えば50μm程度とすることができる。
次いで、図14に示す工程では、レジスト層23をマスクとして矢印方向からブラスト処理を行い、第3絶縁層16に開口部16xを形成し第3配線層15の上面を露出させる。そして、更にブラスト処理を継続し第3配線層15の開口部16x内に露出する部分に凹部15xを形成する。このように、第3配線層15の上面を露出させた後、更にブラスト処理を継続し凹部15xを形成することにより、開口部16x内に第3絶縁層16の材料の残渣が残存しないようにできる。
なお、開口部16xを形成する部分の第3配線層15に、開口部16xの底部の直径よりも大径のパッド(開口部16xの受けパッド)を形成しておくと、このパッドがブラスト処理で開口部16xを形成する際に研磨剤を受け止めるため、第2絶縁層14がブラスト処理により研磨されることを防止でき、好適である。
ブラスト処理により形成された開口部16x及び凹部15xは、前述の図4で説明した形状となる。これにより、開口部16xを有する第3絶縁層16が形成され、開口部16x内に露出する第3配線層15の凹部15xは、マザーボード等の実装基板(図示せず)と電気的に接続される電極パッドとして機能する。
ここでブラスト処理とは、研磨剤を被処理物に高圧で吹きつけ、被処理物の表面粗度を機械的に調整する処理をいう。ブラスト処理には、エアーブラスト処理、ショットブラスト処理、ウェットブラスト処理等があるが、特に、アルミナ砥粒や球状シリカ砥粒等の研磨剤を水等の溶媒に分散させて被処理物の表面に衝突させ、微細領域の研磨を行うウェットブラスト処理を用いると好適である。
なぜならば、ウェットブラスト処理を用いると、エアーブラスト処理やショットブラスト処理に比べて極めて緻密で被処理物の損傷の少ない研磨が可能だからである。又、ウェットブラスト処理では、研磨剤を水等の溶媒に分散させているため、エアーブラスト処理やショットブラスト処理のように研磨剤が粉塵として空気中に飛散することがないからである。
ウェットブラスト処理に用いるアルミナ砥粒や球状シリカ砥粒等の研磨剤の粒径は、例えば5〜20μm程度とすることができる。水等の溶媒に分散させたアルミナ砥粒や球状シリカ砥粒等の研磨剤の濃度は、例えば14vol%程度とすることができる。又、水等の溶媒に分散させた研磨剤を被処理物の表面に噴射する際の噴射圧力は、例えば0.25MPa程度とすることができる。
開口部16xの側壁の面粗度は、例えばRa150〜600nm程度とすることができる。開口部16xを除く第3絶縁層16の上面の面粗度は、例えばRa150nm以下程度とすることができる。これは、ブラスト処理時に、第3絶縁層16の上面はレジスト層23でマスクされ、研磨剤がぶつからないためである。このように、ブラスト処理により、開口部16xの側壁のみが粗化され、開口部16xを除く第3絶縁層16の上面は粗化されない。なお、開口部16xをレーザ加工法により形成する場合には、デスミア処理により、開口部16xの側壁及び第3絶縁層16の上面はエッチングされ、何れもRa500nm程度となる。
必要に応じ、開口部16x内に露出する第3配線層15の凹部15x上に、例えば無電解めっき法等により金属層等を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。但し、この金属層等は、レジスト層23を除去した後で形成しても良い。
なお、開口部16xをレーザ加工法により形成しデスミア処理を行った場合のように、第3絶縁層16の上面の面粗度が大きい(例えばRa500nm程度)と、無電解めっきの際に、金属層が第3絶縁層16の上面にも付着(異常析出)する問題が生じる。開口部16xをブラスト処理により形成した場合にはデスミア処理が不要なため、第3絶縁層16の上面の面粗度を小さく(例えばRa150nm以下程度)することが可能となり、このような問題を回避できる。
又、開口部16xの側壁の面粗度は大きい(例えばRa150〜600nm程度)ため、例えば開口部16x内に第3配線層15と電気的に接続するはんだ(はんだボールやはんだバンプ等)を形成した場合に、開口部16xの側壁とはんだとの密着性を高めることができる。
次いで、図14に示す工程の後、図14に示すレジスト層23を除去し、更に図14に示す支持体21を除去することにより、図3及び図4に示す配線基板10が完成する。銅箔から構成されている支持体21は、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去できる。この際、第1絶縁層12から露出する第1配線層11の最表層は金(Au)膜等であるため、銅箔から構成されている支持体21のみを選択的にエッチングできる。但し、第3配線層15が銅(Cu)から構成されている場合には、支持体21とともにエッチングされることを防止するため、第3配線層15をマスクする必要がある。
なお、図6〜図14では、支持体21上に1個の配線基板10を作製する例を示したが、支持体21上に複数の配線基板10となる部材を作製し、それを個片化して複数の配線基板10を得るような工程としても構わない。又、支持体21を除去した後に、凹部15xに外部接続端子として、はんだボールやリードピン等を接続しても構わない。
このように、第1の実施の形態によれば、マザーボード等の実装基板や半導体チップ等の電子部品等との接続信頼性を向上可能な配線基板及びその製造方法を提供できる。すなわち、最上層の絶縁層の開口部をブラスト処理により形成するため、開口部は絶縁層に覆われる配線層側から開口端(絶縁層上面)に向って末広がりとなり、側壁の断面は凹型R形状となる。そのため、開口部内に露出する配線層上面の面積が等しければ、絶縁層上面における開口部の面積は、側壁の断面が直線的な形状である従来の配線基板の開口部の面積よりも広くなる。その結果、従来の配線基板と比べて、開口部に所謂LGA用ソケットのピンを挿入し易くなり、挿入不良や接触不良の発生を低減できる。
又、絶縁層の開口部をブラスト処理により形成するため、デスミア処理が不要となりハローイングが発生しない。その結果、開口部近傍の配線層とそれを覆う絶縁層とが密着不良の状態になることを防止できる。
又、最上層の絶縁層の開口部内に露出する最上層の配線層に凹部をブラスト処理により形成するため、凹部の底面は開口部近傍の配線層とそれを覆う絶縁層との界面とは同一平面内になく一段下がった位置にある。そのため、所謂LGA用ソケットのピンから、開口部近傍の配線層とそれを覆う絶縁層との界面に直接力が加わり難いため、界面が剥離する虞を低減できる。
又、配線基板を構成する全ての絶縁層の材料として同一組成の非感光性の絶縁性樹脂を用い、全ての絶縁層が同一組成のフィラーを略同一量だけ含有することにより、全ての絶縁層の熱膨張係数を略同一値に調整することが可能となり、配線基板に生ずる反りを低減できる。更に、全ての絶縁層の熱膨張係数を、配線層の熱膨張係数に近づけることにより、配線基板に生ずる反りを一層低減可能となる。
なお、従来のように、最上層の絶縁層に感光性の絶縁性樹脂を用いた場合には、このような効果は得られない。感光性の絶縁性樹脂に含有されるフィラーの量が多くなると露光が不可能となる。そのため、感光性の絶縁性樹脂に含有可能なフィラーの量には制限(上限)があり、所望の熱膨張係数が得られるようにフィラーの含有量を自由に調整できず、熱膨張係数を60ppm/℃程度以下にすることが困難である。そのため、全ての絶縁層の熱膨張係数を、配線層の熱膨張係数(例えば銅(Cu)の熱膨張係数である17ppm/℃程度)に近づけることができないからである。一方、非感光性の絶縁性樹脂は、感光性の絶縁性樹脂と比べてフィラーの量の調整の自由度が高く、熱膨張係数を20〜70ppm/℃程度の範囲で調整可能であり、全ての絶縁層の熱膨張係数を、配線層の熱膨張係数(例えば銅(Cu)の熱膨張係数である17ppm/℃程度)に近づけることができる。
又、所定のマスクを介したブラスト処理により、開口部の側壁のみを粗化できるため、例えば開口部内にはんだ等(はんだボールやはんだバンプ等)を形成した場合に、アンカー効果により開口部の側壁とはんだ等との密着性を高めることができる。又、ブラスト処理時にマスクにより覆われる最上層の絶縁層は粗化されないため、例えば最上層の絶縁層の開口部内に露出する配線層上に、無電解めっきにより金属層等を形成する場合に、最上層の絶縁層の上面(開口部以外の部分)に金属層が付着(異常析出)することを防止できる。
〈第1の実施の形態の変形例1〉
第1の実施の形態では、最上層の絶縁層の開口部内に露出する最上層の配線層の凹部がマザーボード等の実装基板と電気的に接続される電極パッドとして機能し、最下層の絶縁層から露出する最下層の配線層が半導体チップ等と電気的に接続される電極パッドとして機能する例を示した。
第1の実施の形態の変形例1では、最上層の絶縁層の開口部内に露出する最上層の配線層の凹部が半導体チップ等と電気的に接続される電極パッドとして機能し、最下層の絶縁層から露出する最下層の配線層がマザーボード等の実装基板と電気的に接続される電極パッドとして機能する例を示す。すなわち、最上層の絶縁層の開口部内に露出する最上層の配線層の凹部のピッチを、最下層の絶縁層から露出する最下層の配線層のピッチよりも狭くする例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図15は、第1の実施の形態の変形例1に係る配線基板を例示する断面図である。図15を参照するに、第1の実施の形態の変形例1に係る配線基板10Aは、第1配線層11が第1配線層11Aに、凹部15xが凹部15yに、開口部16xが開口部16yに置換されている点が、配線基板10(図3参照)と相違する。
配線基板10Aにおいて、第1配線層11Aは、最下層に形成されている。第1配線層11Aは、第1層11c及び第2層11dから構成されている。第1層11cとしては、例えば金(Au)膜、パラジウム(Pd)膜、ニッケル(Ni)膜を、金(Au)膜が配線基板10Aの外部に露出するように、この順番で順次積層した導電層を用いることができる。第2層11dとしては、例えば銅(Cu)層等を含む導電層を用いることができる。
第1配線層11Aの一部(第1層11c)は第1絶縁層12から露出しており、マザーボード等の実装基板(図示せず)と電気的に接続される電極パッドとして機能する。第1絶縁層12から露出する第1配線層11Aの平面形状は例えば円形であり、その直径は例えば200〜1000μm程度とすることができる。第1絶縁層12から露出する第1配線層11Aのピッチは、例えば500〜1200μm程度とすることができる。第1配線層11Aの厚さは、例えば10〜20μm程度とすることができる。
第3絶縁層16は開口部16yを有する。開口部16yは、第3配線層15側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状である。開口部16yの平面形状は、例えば円形であり、その直径(開口端の直径)は例えば50〜130μm程度とすることができる。開口部16yは、例えば半球状に形成することができる。
開口部16y内には第3配線層15の凹部15yが露出している。凹部15yは、底面側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状である。凹部15yの外縁部は第3絶縁層16の下部に入り込むことはなく、凹部15yの側壁の最外縁部は開口部16yの側壁の最内縁部と一致している。凹部15yの平面形状は例えば円形であり、その直径は例えば40〜120μm程度とすることができる。凹部15yのピッチは、例えば100〜200μm程度とすることができる。第3配線層15の上面を基準とした凹部15yの最深部の深さは、例えば0.5〜4μm程度とすることができる。
凹部15yは、半導体チップ等(図示せず)と接続される電極パッドとして機能する。必要に応じ、凹部15y上に、金属層等を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。
更に、凹部15y上に(凹部15y上に金属層等が形成されている場合には、金属層等の上に)はんだボールやはんだバンプ等の外部接続端子を形成しても構わない。但し、外部接続端子は、必要なときに形成すれば良い。
開口部16y及び凹部15yは、開口部16x及び凹部15xと同様に、ブラスト処理により形成することができる。なお、配線基板10Aの製造工程は、配線基板10の製造工程と同様であるため、その説明は省略する。
このように、第1の実施の形態の変形例1によれば、第1の実施の形態と同様な効果を奏するが、更に、以下の効果を奏する。すなわち、最上層の絶縁層の開口部内に露出する凹部のピッチを、第1絶縁層から露出する第1配線層のピッチよりも狭くすることにより、凹部側に半導体チップ等を搭載できる。
〈第1の実施の形態の変形例2〉
第1の実施の形態では、最上層の絶縁層に、ブラスト処理により開口部を形成する例を示した。第1の実施の形態の変形例2では、最上層の絶縁層に、ブラスト処理(1回目のブラスト処理)により開口部を形成した後、開口部近傍に2回目のブラスト処理を施す例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図16は、第1の実施の形態の変形例2に係る配線基板の開口部近傍を拡大して例示する断面図である。図16を参照するに、第1の実施の形態の変形例2に係る配線基板において、開口部16x及び凹部15xの角部Cの断面は凸型R形状である。これは、図14に示す工程(1回目のブラスト処理)の後、レジスト層23を除去し、2回目のブラスト処理を施したからである。
2回目のブラスト処理は、極短い時間に極わずかな量を研磨するだけである。従って、マスクとなるレジスト層を介さずにブラスト処理しても、開口部16xを除く第3絶縁層16の上面の面粗度をRa150nm以下程度に保つことができる。但し、第3絶縁層16上に、開口部16xよりも大きな開口部を有するレジスト層を設け、凸型R形状にすべき角部Cを開口部から露出させたレジスト層を介してブラスト処理を行っても構わない。
図17は、第1の実施の形態の変形例2に係る配線基板の開口部に導電性ボールを配置した状態を例示する断面図である。図17に示すように、開口部16xの角部Cの断面は凸型R形状であるため、はんだボール等の導電性ボール31を振り込みにより配置し易くなる。なお、導電性ボール31に代えて、リードピン等を配置する場合も同様である。
このように、第1の実施の形態の変形例2によれば、第1の実施の形態と同様な効果を奏するが、更に、以下の効果を奏する。すなわち、開口部の角部の断面を凸型R形状とすることにより、導電性ボールやリードピン等の接続端子を配置し易くできる。
〈第1の実施の形態の変形例3〉
第1の実施の形態では、最上層の絶縁層に、ブラスト処理により平面形状が略円形の開口部を形成する例を示した。第1の実施の形態の変形例3では、ブラスト処理により平面形状が略矩形の開口部を形成する例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図18は、第1の実施の形態の変形例3に係る配線基板の開口部近傍を拡大して例示する平面図である。図19は、第1の実施の形態の変形例3に係る配線基板にキャパシタ(チップキャパシタ)を実装した状態を例示する断面図である。図18及び図19を参照するに、開口部16zの断面形状は、開口部16xと同様に、第3配線層15側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状である。開口部16zの平面形状は、例えば角部をR状とした略矩形であり、その大きさは、例えば、650μm(X方向)×1400μm(Y方向)とすることができる。
又、開口部16z内に露出する凹部15zの平面形状は、例えば角部をR状とした略矩形であり、その大きさは、例えば、550μm(X方向)×1300μm(Y方向)とすることができる。隣接する凹部15zのピッチは、実装する部品のピッチに合わせて適宜決定される。第3配線層15の上面を基準とした凹部15zの最深部の深さは、例えば0.5〜4μm程度とすることができる。
隣接する凹部15zには、はんだ41を介してキャパシタ42が実装されている。但し、実装する部品はキャパシタには限定されず、抵抗、インダクタ、トランジスタ等の各種電子部品を実装でき、開口部16z及び凹部15zの大きさやピッチは実装する電子部品の大きさやピッチに合わせて適宜決定できる。
ブラスト処理を用いると、このような大きな開口部16zも極めて短時間に形成することができる。一方、レーザ加工法により、このような大きな開口部16zを形成するには、数ショットの照射が必要となり、加工時間が増加する。
なお、平面形状が略矩形の開口部16zは、各種電子部品実装用の開口部であるから、平面形状が略円形の電極パッド用の開口部である開口部16xとは、別に設けられる。つまり、平面形状が略円形の開口部16xと平面形状が略矩形の開口部16zの両方が、同一配線基板上に存在する。但し、電極パッド及び電極パッド用の開口部を略矩形にしても構わない。例えば、開口部に挿入するピン(ソケットのピン)の形状によっては、略矩形の電極パッドを設け、且つ、電極パッド用として略矩形の開口部を形成し、開口部の長手方向にピンの長手方向を対応させて挿入することにより、挿入時の作業性が向上する等の効果が得られる。
このように、第1の実施の形態の変形例3によれば、第1の実施の形態と同様な効果を奏するが、更に、以下の効果を奏する。すなわち、ブラスト処理を用いれば、平面形状が略円形の開口部のみならず、平面形状が略矩形等の各種形状の開口部も、レーザ加工法と比べて短い加工時間で形成することができる。その結果、キャパシタ等の各種電子部品を実装するための比較的大きな開口部も容易に形成することができる。
〈第2の実施の形態〉
第1の実施の形態では、非感光性の絶縁性樹脂を用いて最上層の絶縁層を形成する例を示した。第2の実施の形態では、ガラスクロスに非感光性の絶縁性樹脂を含浸させた材料を用いて最上層の絶縁層を形成する例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図20は、第2の実施の形態に係る配線基板を例示する断面図である。図21は、図20の開口部近傍を拡大して例示する断面図である。図20及び図21を参照するに、第2の実施の形態に係る配線基板50は、第3絶縁層16が第3絶縁層56に置換されている点が、第1の実施の形態に係る配線基板10(図3参照)と相違する。
配線基板50において、第3絶縁層56は、ガラスクロス51に例えばエポキシ系樹脂を主成分とする非感光性の絶縁性樹脂等を含浸させたものである。第3絶縁層56の材料は、第1絶縁層12及び第2絶縁層14と同一組成の非感光性の絶縁性樹脂を用いることが好ましい。又、第3絶縁層56は、第1絶縁層12及び第2絶縁層14が含有するフィラーと同一組成のフィラーを略同一量だけ含有することが好ましい。配線基板50に生ずる反りを低減するためである。第3絶縁層56の厚さは、例えば25〜75μm程度とすることができる。
ガラスクロス51は、図22に示すように、X方向に並設されたガラス繊維束51aと、Y方向に並設されたガラス繊維束51bとが格子状に平織りされた形態を有する。ガラスクロス51は、本発明に係る繊維束を格子状に織り込んだ補強部材の代表的な一例である。ガラス繊維束51a及び51bは、1本が例えば数μm程度のガラス繊維を複数本束ねて例えば数100μm程度の幅にしたものである。ガラス繊維束51a及び51bの厚さは、それぞれ10〜15μm程度とすることができる。
なお、ガラスクロス51等の補強部材を構成する繊維束は、ガラス繊維束には限定されず、炭素繊維束、ポリエステル繊維束、テトロン繊維束、ナイロン繊維束、アラミド繊維束等を用いても構わない。又、繊維束の織り方は平織りには限定されず、朱子織り、綾織り等であっても構わない。又、織布以外に不織布を用いても良い。
配線基板50を構成する全ての絶縁層の材料として同一組成の非感光性の絶縁性樹脂を用い、全ての絶縁層が同一組成のフィラーを略同一量だけ含有することにより、配線基板50に生ずる反りを低減可能となる。しかしながら、一般的に、電極パッドとして用いられる配線層(本実施の形態では、第3配線層15)は、他の配線層に比較し残銅率が低い。よって、残銅率の差により配線基板に反りが生じやすい。そこで、第3配線層15に隣接する第3絶縁層56内にガラスクロス51を設けることにより、第3配線層15の残銅率を高くした場合と同等の効果が得られ、配線基板50に生ずる反りを一層低減可能となる。
ところで、ガラスクロス51が設けられた第3絶縁層56に、レーザ加工法により開口部56xを形成すると、図23に示すように、レーザにより切断されたガラスクロス51の端部が開口部56xの側壁から突出する。ガラスクロス51の端部が開口部56xの側壁から突出すると、例えば無電解めっき法により第3配線層15上にAu層等の金属層を形成する場合に、突出部の下部の金属層のめっき厚が薄くなるという問題を生じる。又、開口部56xに、接続用のピンを挿入し難い、又は挿入できないという問題を生じる。又、開口部56xに、外部接続端子としてのはんだボールやリードピン等を配置し難いという問題が生じる。
一方、本実施の形態では、ブラスト処理により開口部56xを形成するため、図21に示すように、ガラスクロス51の端部も研磨剤により研磨され、開口部56xの側壁から突出しない。その結果、このような問題が生じない。
このように、第2の実施の形態によれば、第1の実施の形態と同様な効果を奏するが、更に、以下の効果を奏する。すなわち、最上層の絶縁層にガラスクロスを含浸した絶縁性樹脂を用いることにより、最上層の絶縁層の熱膨張係数を更に銅に近づけることができるため、配線基板の反りをより低減できる。又、ガラスクロス等の補強部材により、配線基板の強度を高くできる。
又、ブラスト処理を用いることにより、ガラスクロスの端部が開口部の側壁から突出しないため、開口部内に露出する配線層上に容易にめっきを施すことができ、又、開口部に容易に接続用のピンやはんだボール、リードピン等を配置できる。
なお、第2の実施の形態を、第1の実施の形態の変形例1〜3と同様に変形することが可能である。
〈第3の実施の形態〉
第3の実施の形態では、第1の実施の形態に係る配線基板10(図3参照)に半導体チップを搭載した半導体パッケージの例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図24は、第3の実施の形態に係る半導体パッケージを例示する断面図である。図24を参照するに、半導体パッケージ70は、図3に示す配線基板10と、半導体チップ71と、バンプ74と、アンダーフィル樹脂75とを有する。なお、図24において、配線基板10は、図3とは上下を反転して描かれている。
半導体チップ71は、本体72と、電極パッド73とを有する。本体72は、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)等が形成されたものである。本体72には、電極パッド73が形成されている。電極パッド73は、半導体集積回路(図示せず)と電気的に接続されている。電極パッド73の材料としては、例えばAu等を用いることができる。
バンプ74は、半導体チップ71の電極パッド73と、配線基板10の第1絶縁層12から露出する第1配線層11(第1層11a)とを電気的に接続している。バンプ74は、例えば、はんだバンプである。はんだバンプの材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。アンダーフィル樹脂75は、半導体チップ71と配線基板10の一方の面との間に充填されている。
このように、第1の実施の形態に係る配線基板に半導体チップを搭載した半導体パッケージを実現できる。
〈第4の実施の形態〉
第4の実施の形態では、第1の実施の形態の変形例1に係る配線基板10A(図15参照)に半導体チップを搭載した半導体パッケージの例を示す。以下、第1の実施の形態の変形例1と同一構成部分の説明は極力省略し、第1の実施の形態の変形例1と異なる部分を中心に説明する。
図25は、第4の実施の形態に係る半導体パッケージを例示する断面図である。図25を参照するに、半導体パッケージ80は、図15に示す配線基板10Aと、半導体チップ81と、バンプ84と、アンダーフィル樹脂85とを有する。
半導体チップ81は、本体82と、電極パッド83とを有する。本体82は、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)等が形成されたものである。本体82には、電極パッド83が形成されている。電極パッド83は、半導体集積回路(図示せず)と電気的に接続されている。電極パッド83の材料としては、例えばAu等を用いることができる。
バンプ84は、半導体チップ81の電極パッド83と、配線基板10Aの第3絶縁層16の開口部16yから露出する第3配線層15の凹部15yとを電気的に接続している。バンプ84は、例えば、はんだバンプである。はんだバンプの材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。アンダーフィル樹脂85は、半導体チップ81と配線基板10Aの一方の面との間に充填されている。
このように、第1の実施の形態の変形例1に係る配線基板に半導体チップを搭載した半導体パッケージを実現できる。
〈実施例1及び比較例1〉
図26は、実施例1に係る配線基板の開口部近傍の電子顕微鏡写真(SEM)である。実施例1に係る配線基板は、図6〜図14に示す方法により製造したものである。第3配線層15は、銅(Cu)により形成した。又、第3絶縁層16は、非感光性のエポキシ系樹脂により形成した。開口部16x及び凹部15xは、研磨剤の粒径を5〜20μm程度とし、研磨剤の濃度を14vol%程度とし、噴射圧力を0.25MPa程度としたウェットブラスト処理により形成した。
図26に示すように、ウェットブラスト処理により形成した開口部16xは、第3配線層15側から開口端に向って末広がりとなっており、側壁の断面は凹型R形状(一点鎖線部)であることが確認できる。又、開口部16x内に凹部15x(破線部)が形成されていることが確認できる。なお、実線は、第3配線層15の上面を示している。
図27は、比較例1に係る配線基板の開口部近傍の電子顕微鏡写真(SEM)である。比較例1に係る配線基板では、配線層120は銅(Cu)により形成した。又、第2絶縁層130は感光性のエポキシ系樹脂により形成し、開口部130xはフォトリソグラフィ法により形成した。図27に示すように、フォトリソグラフィ法により形成した開口部130xの側壁の断面は直線的な形状(一点鎖線部)であり、又、開口部130x内に凹部が形成されていないことが確認できる。なお、実線は、配線層120の上面を示している。
このように、ブラスト処理により形成した開口部は、フォトリソグラフィ法により形成した開口部とは異なり、側壁の断面が凹型R形状となり、かつ、開口部内に露出する最上層の配線層には凹部が形成されていることが確認された。
なお、以上の各実施の形態及びその変形例並びに実施例の説明において、『最上層の絶縁層』及び『最上層の配線層』を、それぞれ『最外層の絶縁層』及び『最外層の配線層』と言い換えても良い。すなわち、配線基板の少なくとも一方の最外層の配線層を被覆する最外層の絶縁層に、本発明に係る開口部が形成される。
以上、好ましい実施の形態及びその変形例並びに実施例について詳説したが、上述した実施の形態及びその変形例並びに実施例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例並びに実施例に種々の変形及び置換を加えることができる。
例えば、各実施の形態及びその変形例では、本発明をビルドアップ工法により製造されたコアレスの配線基板に適用する例を示した。しかしながら、本発明はこれに限定されることなく、様々な配線基板に適用できる。具体的には、例えば、ビルドアップ工法により製造されたコアありの配線基板、スルービアで各配線層を接続する貫通多層配線基板、IVH(Interstitial Via Hole)で特定の配線層を接続するIVH多層配線基板等に適用できる。
又、各実施の形態及びその変形例では、ビルドアップ工法により支持体の片側に(一方の面に)配線層及び絶縁層を積層し、最後に支持体を除去してコアレスの配線基板を製造する例を示した。しかし、ビルドアップ工法により支持体の両側に(一方の面及び他方の面に)配線層及び絶縁層を積層し、最後に支持体を除去してコアレスの配線基板を製造しても構わない。
10、10A、50 配線基板
11、11A 第1配線層
11a、11c 第1層
11b、11d 第2層
12 第1絶縁層
12x 第1ビアホール
13 第2配線層
14 第2絶縁層
14x 第2ビアホール
15 第3配線層
15w、15x、15y、15z 凹部
16、56 第3絶縁層
16w、16x、16y、16z、22x、23x、56x 開口部
21 支持体
22、23 レジスト層
31 導電性ボール
41 はんだ
42 キャパシタ
51 ガラスクロス
51a、51b ガラス繊維束
70、80 半導体パッケージ
71、81 半導体チップ
72、82 本体
73、83 電極パッド
74、84 バンプ
75、85 アンダーフィル樹脂
B 領域
C 角部

Claims (11)

  1. 複数の配線層と、絶縁性樹脂から構成された複数の絶縁層とが交互に積層され、
    最上層の配線層を被覆する最上層の絶縁層には、前記最上層の配線層の一部を露出する開口部が形成され、
    前記開口部の側壁の断面は凹型R形状であり、
    前記開口部内に露出する前記最上層の配線層には凹部が形成されている配線基板。
  2. 前記凹部の側壁の断面は凹型R形状であり、
    前記凹部の側壁の最外縁部は、前記開口部の側壁の最内縁部と一致している請求項1記載の配線基板。
  3. 各絶縁層は、同一組成の非感光性の絶縁性樹脂からなり、同一組成のフィラーを含有している請求項1又は2記載の配線基板。
  4. 前記開口部の側壁の面粗度は、前記最上層の絶縁層の上面の面粗度よりも大きい請求項1乃至3の何れ一項記載の配線基板。
  5. 前記最上層の絶縁層は、補強部材と絶縁性樹脂から構成されている請求項1乃至4の何れ一項記載の配線基板。
  6. 複数の配線層と、絶縁性樹脂から構成された複数の絶縁層とを交互に積層する第1工程と、
    最上層の配線層を被覆する最上層の絶縁層に、ブラスト処理により側壁の断面が凹型R形状の開口部を形成し、前記開口部内に前記最上層の配線層の一部を露出させる第2工程と、
    前記第2工程に引き続き、前記開口部内に露出する前記最上層の配線層に、ブラスト処理により凹部を形成する第3工程と、を有する配線基板の製造方法。
  7. 前記第1工程では、支持体上に前記複数の配線層と前記複数の絶縁層とを交互に積層し、
    前記第3工程よりも後に、前記第1工程で前記支持体上に積層された前記複数の配線層と前記複数の絶縁層から前記支持体を除去して配線基板を得る請求項6記載の配線基板の製造方法。
  8. 前記第2工程よりも前に、前記最上層の絶縁層の上面に、前記開口部が形成される部分のみを露出するマスクを配置する工程を有し、
    前記第2工程では、前記マスクを介して前記最上層の絶縁層の上面に前記ブラスト処理を行い、前記開口部を形成する請求項6又は7記載の配線基板の製造方法。
  9. 前記第3工程よりも後に、前記開口部及び前記凹部をブラスト処理し、前記開口部及び前記凹部の角部の断面を凸型R形状にする請求項6乃至8の何れ一項記載の配線基板の製造方法。
  10. 前記最上層の絶縁層は、補強部材と絶縁性樹脂から構成され、
    前記第2工程では、前記開口部内に前記補強部材の端部が突出しないように前記ブラスト処理を行う請求項6乃至9の何れ一項記載の配線基板の製造方法。
  11. 前記ブラスト処理は、ウェットブラスト処理である請求項6乃至10の何れ一項記載の配線基板の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641724A (ja) * 1992-07-28 1994-02-15 Ulvac Japan Ltd 透明導電膜の製造装置
JP2014160705A (ja) * 2013-02-19 2014-09-04 Kyocera Corp 配線基板、これを用いた実装構造体、これを用いた電子装置および配線基板の製造方法
KR20150046177A (ko) * 2012-08-24 2015-04-29 니혼도꾸슈도교 가부시키가이샤 배선기판
JP2016162943A (ja) * 2015-03-03 2016-09-05 ファナック株式会社 板金と樹脂から作製された基板、該基板を備えたモータ、および半田付け方法
US9899304B2 (en) 2015-12-25 2018-02-20 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device
WO2018163859A1 (ja) * 2017-03-06 2018-09-13 株式会社村田製作所 多層基板、電子機器および多層基板の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
JP5793849B2 (ja) * 2010-11-02 2015-10-14 大日本印刷株式会社 サスペンション用基板、サスペンション、ヘッド付サスペンション、およびハードディスクドライブ、並びにサスペンション用基板の製造方法
EP2750172A4 (en) * 2012-08-24 2015-05-06 Ngk Spark Plug Co WIRING SUBSTRATE
JP6161380B2 (ja) * 2013-04-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI595613B (zh) * 2014-11-18 2017-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP6392140B2 (ja) * 2015-02-18 2018-09-19 新光電気工業株式会社 配線基板及び半導体パッケージ
CN106604539A (zh) * 2015-10-19 2017-04-26 南昌欧菲光电技术有限公司 电路板
JP6766740B2 (ja) * 2017-04-20 2020-10-14 株式会社村田製作所 プリント配線基板およびスイッチングレギュレータ
US11309294B2 (en) 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
TWI716096B (zh) * 2018-09-05 2021-01-11 台灣積體電路製造股份有限公司 半導體封裝體及其形成方法
WO2020241645A1 (ja) * 2019-05-31 2020-12-03 凸版印刷株式会社 多層配線基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107435A (ja) * 1996-09-27 1998-04-24 Ibiden Co Ltd プリント配線板とその製造方法およびめっきレジスト組成物
JPH10275980A (ja) * 1997-03-28 1998-10-13 Tokyo Ohka Kogyo Co Ltd 多層配線板の製造方法、および多層配線板
JP2002290022A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5344893A (en) * 1991-07-23 1994-09-06 Ibiden Co., Ltd. Epoxy/amino powder resin adhesive for printed circuit board
US5597983A (en) * 1994-02-03 1997-01-28 Sgs-Thomson Microelectronics, Inc. Process of removing polymers in semiconductor vias
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6674017B1 (en) * 1998-12-24 2004-01-06 Ngk Spark Plug Co., Ltd. Multilayer-wiring substrate and method for fabricating same
JP4817516B2 (ja) * 2001-03-14 2011-11-16 イビデン株式会社 多層プリント配線板
EP1286579B1 (en) * 2001-03-14 2008-08-06 Ibiden Co., Ltd. Multilayer printed wiring board
JP2008140886A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2009231790A (ja) * 2008-02-27 2009-10-08 Ajinomoto Co Inc 多層プリント配線板の製造方法
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107435A (ja) * 1996-09-27 1998-04-24 Ibiden Co Ltd プリント配線板とその製造方法およびめっきレジスト組成物
JPH10275980A (ja) * 1997-03-28 1998-10-13 Tokyo Ohka Kogyo Co Ltd 多層配線板の製造方法、および多層配線板
JP2002290022A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641724A (ja) * 1992-07-28 1994-02-15 Ulvac Japan Ltd 透明導電膜の製造装置
KR20150046177A (ko) * 2012-08-24 2015-04-29 니혼도꾸슈도교 가부시키가이샤 배선기판
KR101642241B1 (ko) * 2012-08-24 2016-07-22 니혼도꾸슈도교 가부시키가이샤 배선기판
US9538650B2 (en) 2012-08-24 2017-01-03 Ngk Spark Plug Co., Ltd. Wiring board having an opening with an angled surface
JP2014160705A (ja) * 2013-02-19 2014-09-04 Kyocera Corp 配線基板、これを用いた実装構造体、これを用いた電子装置および配線基板の製造方法
JP2016162943A (ja) * 2015-03-03 2016-09-05 ファナック株式会社 板金と樹脂から作製された基板、該基板を備えたモータ、および半田付け方法
US9979251B2 (en) 2015-03-03 2018-05-22 Fanuc Corporation Substrate manufactured from sheet metal and resin, motor provided with substrate, and soldering method therefor
DE102016103303B4 (de) 2015-03-03 2019-09-05 Fanuc Corporation Aus blech und harz hergestelltes substrat, mit dem substrat versehener motor, und lötverfahren dafür
US9899304B2 (en) 2015-12-25 2018-02-20 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device
WO2018163859A1 (ja) * 2017-03-06 2018-09-13 株式会社村田製作所 多層基板、電子機器および多層基板の製造方法

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