CN102270624A - 配线基板及其制造方法 - Google Patents

配线基板及其制造方法 Download PDF

Info

Publication number
CN102270624A
CN102270624A CN2011101439686A CN201110143968A CN102270624A CN 102270624 A CN102270624 A CN 102270624A CN 2011101439686 A CN2011101439686 A CN 2011101439686A CN 201110143968 A CN201110143968 A CN 201110143968A CN 102270624 A CN102270624 A CN 102270624A
Authority
CN
China
Prior art keywords
opening portion
insulating barrier
wiring layer
wiring substrate
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101439686A
Other languages
English (en)
Other versions
CN102270624B (zh
Inventor
中村顺一
近藤人资
下平朋幸
田边胜利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN102270624A publication Critical patent/CN102270624A/zh
Application granted granted Critical
Publication of CN102270624B publication Critical patent/CN102270624B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81026—Applying a precursor material to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本发明涉及配线基板及其制造方法，配线基板包括：交替地层压的多个绝缘层和多个配线层，其中，在最外侧绝缘层中形成有开口部分，以将最外侧配线层的一部分暴露至外部；所述开口部分的侧壁的截面形状是凹入且弯曲的，并且所述最外侧配线层在暴露至外部的一侧上具有凹部。

Description

配线基板及其制造方法
技术领域
在此公开的实施方式的某一方面涉及配线基板和该配线基板的制造方法，在该配线基板中，用于覆盖配线层的绝缘层具有将该配线层的一部分暴露至外部的开口部分。
背景技术
日本特开专利公报No.2008-140886公开了一种通过以下方法来制造配线基板的技术，其中，形成用于覆盖包括具有比其它部分厚的一部分的配线的最上侧配线层的绝缘树脂层，并且去除该绝缘树脂层的一部分，直到去除该最上侧配线层中厚度大的部分的上部为止，从而使该部分暴露。
日本特开专利公报No.2000-286362公开了这样一种技术，其中，利用厚度为0.04mm至0.15mm的双面印刷配线板作为半导体塑料封装的基板来形成电路板，在该电路板的每一侧上层压相同厚度的、由基于玻璃布的热固性树脂成分制成的预浸料坯(prepreg)。通过喷砂(sand blasting)方法去除接合焊盘和球形焊盘，并且用贵金属镀覆该电路板，以用作印刷配线板。
因此，实施例的一个方面的目的是，提供一种可以改进与诸如母板的安装板和诸如半导体芯片的电子组件的连接可靠性的配线基板，和该配线基板的制造方法。
发明内容
根据实施例的一个方面，一种配线基板，包括：交替地层压的多个绝缘层和多个配线层，其中，在最外侧绝缘层中形成有开口部分，以将最外侧配线层的一部分暴露至外部；所述开口部分的侧壁的截面形状是凹入的且弯曲的，并且所述最外侧配线层在暴露至外部的一侧上具有凹部。
根据所公开的技术，可以提供一种可以改进与诸如母板的安装板和诸如半导体芯片的电子组件的连接可靠性的配线基板，和该配线基板的制造方法。
附图说明
图1是示例配线基板的截面图；
图2是示意性地例示引脚被插入到开口部分中的状态的截面图；
图3是实施例1的示例配线基板的截面图；
图4是例示图13的开口部分(凹部)和该开口部分附近的部分的放大截面图；
图5是例示通过激光处理方法形成的开口部分(凹部)和该开口部分附近的部分的放大截面图；
图6例示了实施例1的配线基板的示例制造处理的第一步骤；
图7例示了实施例1的配线基板的示例制造处理的第二步骤；
图8例示了实施例1的配线基板的示例制造处理的第三步骤；
图9例示了实施例1的配线基板的示例制造处理的第四步骤；
图10例示了实施例1的配线基板的示例制造处理的第五步骤；
图11例示了实施例1的配线基板的示例制造处理的第六步骤；
图12例示了实施例1的配线基板的示例制造处理的第七步骤；
图13例示了实施例1的配线基板的示例制造处理的第八步骤；
图14例示了实施例1的配线基板的示例制造处理的第九步骤；
图15是实施例1的修改例1的配线基板的截面图；
图16是实施例1的修改例2的配线基板的开口部分和该开口部分附近的部分的放大截面图；
图17是实施例1的修改例2的配线基板的开口部分和该开口部分附近的部分的截面图；
图18是实施例1的修改例3的配线基板中的开口部分和该开口部分附近的部分的平面图；
图19是实施例1的修改例3的配线基板的截面图；
图20是实施例2的示例配线基板的截面图；
图21是例示图20的开口部分(凹部)和该开口部分附近的部分的截面图；
图22是示例玻璃布的截面图；
图23是例示通过激光处理方法形成的玻璃布的开口部分(凹部)和该开口部分附近的部分的放大截面图；
图24是实施例3的半导体封装的截面图；
图25是实施例4的半导体封装的截面图；
图26是通过扫描电子显微镜(SEM)拍摄的实施例1的配线基板的开口部分及其附近的部分的电子显微镜照片；以及
图27是通过扫描电子显微镜(SEM)拍摄的比较例1的配线基板的开口部分及其附近的部分的电子显微镜照片。
具体实施方式
图1是示例配线基板的截面图。参照图1和图2，示例配线基板100具有其中顺序地层压第一绝缘层110、配线层120以及第二绝缘层130的结构。
第一绝缘层110是用于形成配线层120的层并且由非光敏绝缘树脂等形成。配线层120由铜(Cu)等形成。第二绝缘层130形成在第一绝缘层110上以覆盖配线层120。第二绝缘层130具有开口部分130x，并且在开口部分130x内部暴露配线层120的一部分。第二绝缘层130通常由光敏树脂制成，而该开口部分130x通常通过光刻方法形成。
存在其中配线层和绝缘层还层压在第一绝缘层110之下的情况。仅最上侧的第二绝缘层130通常由光敏绝缘树脂制成，而除了最上侧上的第二绝缘层130以外的其它绝缘层(包括第一绝缘层)通常可以由非光敏绝缘树脂制成。
图2是示意性地例示引脚被插入到开口部分中的状态的截面图。参照图2，将插座的引脚190插入到其中配线层120暴露至外部的开口部分130x中，作为所谓的连接盘格栅阵列(Land Grid Array)(LGA)的连接盘(land)。参照图2，由光刻方法形成的开口部分130x的侧壁的截面具有大致垂直于配线层120的上表面的直线形状。因此，难以将引脚190插入到开口部分130x中，并且引脚190几乎不能到达暴露至开口部分130x内部的配线层120。因此，存在引脚190无法充分地插入到开口部分130x中并且无法接触配线层120的问题。
而且，存在配线层120无法很好地接触第二绝缘层130并且接触面A因施加至配线层120与第二绝缘层130之间的接触面的力而破损的问题。
如上所述，当通过光刻方法形成该开口部分时，可能出现引脚插入到该开口部分中的故障、引脚的接触故障、开口部分附近的配线层与覆盖配线层的绝缘层之间的接触故障等。在这些情况下，配线板(安装板)与引脚之间的连接可靠性可能劣化。
将参照附图对本发明的优选实施例进行说明。
实施例1
实施例1描述了针对通过安装半导体芯片而成为半导体封装的配线基板的应用。
[实施例1的配线基板的结构]
首先，对实施例1的配线基板的结构进行描述。图3是实施例1的示例配线基板的截面图。参照图3，实施例1的配线基板10具有这样的结构，其中，顺序地层压了第一配线层11、第一绝缘层12、第二配线层13、第二绝缘层14、第三配线层15以及第三绝缘层16。
第一配线层11是配线基板10的最下侧层。第一配线层11包括第一层11a和第二层11b。第一层11a可以是依次顺序地层压金(Au)膜、钯(Pd)膜以及镍(Ni)膜同时将金(Au)层暴露至外部而形成的导电层。第二层11b是包括铜(Cu)等的导电层。
作为第一配线层11的一部分的第一层11a从第一绝缘层12暴露并且用作连接至半导体芯片(未例示)等的电极焊盘。第一配线层11的、从第一绝缘层12暴露的一部分的平面图可以采用圆形形状，并且该圆形的直径可以大约为40μm至120μm。第一配线层11的、从第一绝缘层12暴露的部分的节距可以大约为100μm到200μm。第一配线层11的厚度可以大约为10μm至20μm。
第一绝缘层12覆盖第一配线层11的上表面(连接至第二配线层13的通路配线(via wiring)的面)和侧表面。第一配线层11的下表面(与连接至该通路配线的表面相对的表面)暴露至外部。第一绝缘层12的材料可以是主要包含环氧树脂的非光敏绝缘树脂。该非光敏绝缘树脂可以是热固性树脂。第一绝缘层12的厚度可以大约为15μm到35μm。
第一绝缘层12包含诸如氧化硅(SiO2)的填充物。该填充物的含量可以大约为20vol％到70vol％。优选的是，该填充物的最小颗粒直径为0.1μm，该填充物的最大颗粒直径为5.0μm，而该填充物的平均颗粒直径为0.5μm到2.0μm。通过调节填充物的含量，可以调节第一绝缘层12的热膨胀系数。例如，通过增加填充物的含量，可以减小热膨胀系数。通过调节填充物的含量，使第一绝缘层12的热膨胀系数接近于铜(Cu)(其中，第二配线层13等由铜制成)的热膨胀系数(大约17ppm/℃)，可以减少配线基板10的翘曲。除了具体描述的情况以外，本说明书中描述的热膨胀系数针对25℃到150℃的范围。
第二配线层13形成在第一绝缘层12上。第二配线层13包括通路配线和形成在第一绝缘层12上的配线图案，所述通路配线贯穿第一绝缘层12并且设置在暴露第一配线层11的部分的上表面的第一通孔12x内部。第二配线层13电连接至向第一通孔12x内部暴露的第一配线层11。第二配线层13的材料可以是铜(Cu)等。第二配线层13的配线图案的厚度可以大约为10μm至20μm。
第二绝缘层14被形成为覆盖第一绝缘层12上的第二配线层13。第二绝缘层14的材料优选为具有和第一绝缘层12相同的结构的非光敏绝缘树脂。第二绝缘层14优选地包含具有和第一绝缘层12中所包含填充物相同的成分、大致相同量的填充物。这是为了减少配线基板10中造成的翘曲。第二绝缘层14的厚度可以大约为15μm到35μm。
第三配线层15设置为形成在第二绝缘层14上的最上侧配线层或最外侧配线层。第三配线层15包括通路配线和形成在第二绝缘层14上的配线图案，所述通路配线贯穿第二绝缘层14并且设置在暴露第二配线层13的上表面的第二通孔14x内部。第三配线层15电连接至向第二通孔14x暴露的第二配线层13。第三配线层15的材料可以是铜(Cu)等。第三配线层15的厚度可以大约为10μm至20μm。
第三绝缘层16是被形成为覆盖第二绝缘层14上的第三配线层15的最上侧绝缘层或最外侧绝缘层。第三绝缘层16的材料为具有和第一绝缘层12与第二绝缘层14相同的成分的非光敏绝缘树脂。第三绝缘层16优选地包含具有和第一绝缘层12与第二绝缘层14中所包含填充物相同的成分、大致相同量的填充物。这是为了减少配线基板10中造成的翘曲。第三绝缘层16的厚度可以大约为15μm到35μm。
第三绝缘层16包括开口部分16x，并且第三配线层15的凹部15x暴露至开口部分16x的底部。该凹部15x用作电连接至诸如母板的安装板(未例示)的电极焊盘。在需要时，可以将金属层等形成在凹部15x上。该金属层的一个示例是Au层、作为通过依次层压Ni层和Au层而形成的金属层的Ni/Au层、作为通过依次层压Ni层、Pd层以及Au层而形成的金属层的Ni/Pd/Au层等。
当在凹部15x上形成金属层等时，可以在该金属层上进一步形成诸如焊料球和导线引脚的外部连接端子。然而，可以在需要时形成外部连接端子。
形成在绝缘层12和14中的通孔12x和14x朝第三绝缘层16(最上侧绝缘层)开口。通孔12x和14x的底面由其它配线层11和13的表面形成。因而，该开口部分的面积变得大于所述底面的面积，由此以截头圆锥形状形成凹部。在该凹部内形成相应的通路配线。
图4是例示图3的开口部分16x和该开口部分附近的部分的放大截面图。参照图4，开口部分16x朝该开口部分16x的开口端加宽，并且侧壁的截面图采用凹入且弯曲的形状。该开口部分16x可以如半球那样形成。开口部分16x在它们的平面图中采用圆形形状，并且开口部分16x的开口部分直径可以大约为220μm到1100μm。该开口部分被形成为从最外侧配线层向最外侧绝缘层的上表面加宽。
凹部15x从底面向该凹部15x的开口端加宽，并且侧壁的截面图采用凹入且弯曲的形状。凹部15x的外边缘部分未侵入到第三绝缘层16的下部。凹部15x的侧壁的最外侧边缘部分从开口部分16x的侧壁的最内侧边缘部分连续形成。凹部15x的平面图可以类似于具有大约200μm到1000μm直径的圆形。凹部15x的节距可以大约为500μm到1200μm。凹部15x的、基于第三配线层15的上表面的深度可以大约为0.5μm到4μm。
开口部分16x的侧壁的截面形状如上所述采用凹入且弯曲形状，这是因为开口部分16x通过喷射处理(blasting process)形成。当形成开口部分16x时，随后通过喷射处理磨蚀(abrade)第三配线层15的上表面。由此，凹部15x从开口部分16x连续形成。
尽管可以使用激光处理方法来形成开口部分，但其不是优选的。下面，对其理由进行说明。图5是例示通过激光处理方法形成的开口部分(凹部)和该开口部分附近的部分的放大截面图。参照图5，开口部分16w的侧壁的截面图为直线性的并且大致垂直于第三配线层15的上表面设置。凹部15w形成在第三配线层15的、在开口部分16w内部暴露的部分处。凹部15w的外边缘部分侵入到第三绝缘层16的下部，如图5所示区域B的一部分，其不同于图4所示凹部15x。区域B是所谓的中空区。在第三配线层15与第三绝缘层16之间的接触面中存在接触故障。
该中空由以下处理造成。换言之，当通过激光处理方法形成开口部分16w时，第三绝缘层16的残留材料保留在第三配线层15的、向开口部分16w内部暴露的表面上。为了去除该残留物，可以提供去污(desmer)处理。然而，用于去污处理的蚀刻溶液溶解第三配线层15的一部分，由此形成凹部15w。该蚀刻溶液渗入第三配线层15与第三绝缘层16之间的、处于区域B中的接触面中。接着，将第三绝缘层16之下的第三配线层15溶解，由此造成中空。
当造成中空时，在第三配线层15与第三绝缘层16之间在区域B中出现接触故障。接着，第三配线层15与第三绝缘层16之间的接触面可能被剥离。如果该接触面剥离，则可能劣化配线基板10与安装板、电子部件等的连接的连接可靠性。
针对实施例1，开口部分16x通过喷射处理形成。在该喷射处理中，因没有使用在去污处理中所使用的蚀刻溶液，而未造成中空。因为开口部分16x和凹部15x通过喷射处理连续形成，所以凹部15x的外边缘部分没有侵入第三绝缘层16下，并且凹部15x的侧壁的最外侧边缘部分从凹部15x的开口部分16x的侧壁的最内侧边缘部分连续形成。换言之，在其截面形状中，凹部15x的侧壁的最外侧边缘部分从开口部分16x的侧壁的最内侧边缘部分连续弯曲。接下来，对开口部分16x和凹部15x的上述形状的效果进行描述。
与图2、图4以及图5相比，当暴露在开口部分内部的配线层的面积相同时，与在侧壁具有直线形状的开口部分130x和16w中相比，可通过绝缘层的上表面(开口端)接入的开口部分的有效面积在侧壁具有截面凹入且弯曲形状的开口部分16x中变得更大。因此，与插入到开口部分130x和开口部分16w中相比，更容易将用于LGA插座的引脚插入到开口部分16x中。因而，可以减少引脚插入故障和引脚接触故障的发生。
在开口部分16x中，在第三配线层15与第三绝缘层16之间的接触面中不会造成图5所示的中空。因此，可以防止第三配线层15与第三绝缘层16之间的接触故障。
凹部15x的底面与接触面未处于同一平面中。凹部15x的底面定位得低于第三配线层15与第三绝缘层16之间的接触面。因此，可以通过防止从用于LGA插座的引脚向第三配线层15与第三绝缘层16之间的接触面施加直接力来减少接触面的剥离。
凹部15w的底面和接触面不在同一平面中。凹部15w的底面定位得低于第三配线层15与第三绝缘层16之间的接触面。因为在图5中造成了因中空而造成的接触故障，所以不能减少凹部15w中接触面的剥离。
针对实施例1，开口部分的侧壁截面形状是凹入且弯曲的，并且将该凹部形成在配线层上、暴露至绝缘层的开口部分的一部分处。因此，不容易造成引脚插入到该开口部分中的插入故障和接触故障以及配线层与覆盖该配线层的绝缘层之间的接触故障。结果，可以改进在将配线基板连接到安装板、电子部件等时的连接可靠性。
[实施例1的配线基板的制造方法]
接下来，对实施例1的配线基板的制造方法进行描述。图6至图14例示了实施例1的配线基板的示例制造步骤。
参照图6，准备支承主体21。该支承主体21是硅板、玻璃板、金属板、金属箔等。在实施例1中，使用铜箔作为支承主体21。这是因为在下面描述的图8所示的步骤中将支承主体21用作用于电镀的电源层。支承主体21在下面描述的图14所示的步骤之后可以容易地去除。支承主体21的厚度可以大约为35μm至100μm。
在图7所示步骤中，在支承主体21的表面上形成具有与第一配线层11相对应的开口部分22x的抗蚀剂层22。具体来说，在支承主体21的表面上涂覆由包含环氧树脂、酰亚胺树脂等的光敏树脂成分制成的液体状或膏状抗蚀剂。另选的是，在支承主体21的表面上层压由包含环氧树脂、酰亚胺树脂等的光敏成分制成的、诸如干膜抗蚀剂的膜状抗蚀剂。通过利用光照射所涂覆或层压的抗蚀剂并显影所涂覆或层压的抗蚀剂，形成开口部分22x。这样，形成具有开口部分22x的抗蚀剂层22。可以在支承主体21的表面上层压预先具有开口部分22x的膜状抗蚀剂。
开口部分22x形成在与要在图8中例示的步骤中形成的第一配线层11相对应的位置处。然而，设置开口部分22x的节距可以大约为100μm到200μm。开口部分22x在其平面图中采用圆形形状，并且该开口部分22x的直径可以大约为40μm到120μm。
在图8所示的步骤中，通过利用支承主体21作为电源层进行电镀等，将包括第一层11a和第二层11b的第一配线层11形成在支承主体21的表面上的开口部分22x内部。
第一层11a具有通过依次顺序地层压金(Au)膜、钯(Pd)膜以及镍(Ni)膜而形成的结构。为了形成第一配线层11，通过利用支承主体21作为电源层进行电镀等而依次顺序地镀覆金(Au)膜、钯(Pd)膜以及镍(Ni)膜来形成第一层11a，然后通过利用支承主体21作为电源层进行电镀而在第一层11a上形成由铜(Cu)等制成的第二层11b。
参照图9，在去除图8所示的抗蚀剂层22之后，在支承主体21的表面上形成第一绝缘层12，以覆盖第一配线层11。第一绝缘层12的材料可以是主要包含环氧树脂的非光敏绝缘树脂。第一绝缘层12的厚度可以大约为15μm到35μm。第一绝缘层12包含诸如氧化硅(SiO2)的填充物。该填充物的目的及其含量如下所述。
当将主要成分为膜状的热固性环氧树脂的非光敏绝缘树脂用作第一绝缘层12的材料时，可以将膜状的第一绝缘层12层压在支承主体21的表面上，以覆盖第一配线层11。在按压层压的第一绝缘层12之后，在固化温度以上加热第一绝缘层12，并使其固化或硬化。可以通过在真空气氛下层压第一绝缘层12防止形成空隙。
当将主要成分为液体状或膏状热固性环氧树脂的非光敏绝缘树脂用作第一绝缘层12的材料时，可以将该液体状或膏状的第一绝缘层12涂覆在支承主体21的表面上，以覆盖第一配线层11。所涂覆的第一绝缘层12在固化温度以上加热以硬化第一绝缘层12。
参照图10，形成第一通孔12x，其穿透第一绝缘层12并且暴露第一配线层11的表面。第一通孔12x可以通过例如利用CO2激光器的激光处理方法来形成。当通过激光处理方法形成第一通孔12x时，执行去污处理，以去除第一绝缘层12的、粘附至第一配线层11向第一通孔12x的内部暴露的上表面的树脂残留物。
参照图11，在第一绝缘层12上形成第二配线层13。第二配线层13包括设置在第一通孔12x内部的通路配线和形成在第一绝缘层12上的配线图案。第二配线层13电连接至向第一通孔12x暴露的第一配线层11。第二配线层13的材料可以为铜(Cu)等。
第二配线层13可以通过各种配线形成方法(如半添加法和减法)来形成。作为示例，接下来，对利用半添加法来形成第二配线层13的方法进行描述。
首先，通过无电镀覆或溅射方法，在第一配线层11的、暴露在第一通孔12x内部的上表面上以及包括第一通孔12x的侧壁的第一绝缘层12上形成由铜(Cu)等制成的种子层(未例示)。此外，在该种子层上形成具有与第二配线层13相对应的开口部分的抗蚀剂层(未例示)。通过电镀在该抗蚀剂层的开口部分上形成由铜(Cu)制成的配线层(未例示)，其中在电镀中将种子层用作电源层。随后，在去除该抗蚀剂层之后，通过利用配线层作为掩模进行蚀刻来去除种子层的、没有被配线层覆盖的一部分。这样，第二配线层13包括设置在第一绝缘层12中的第一通孔12x内部的通路配线，以及形成在第一绝缘层12上的配线图案。
参照图12，通过重复上述处理，在第一绝缘层12上层压第二绝缘层14、第三配线层15以及第三绝缘层16。换言之，在第一绝缘层12上形成覆盖第二配线层13的第二绝缘层14之后，在设置在第二配线层13上的第二绝缘层14中形成第二通孔14x。
此外，经由第二通孔14x，在第二绝缘层14上形成要连接至第二配线层13的第三配线层15。第三配线层15的材料可以是铜(Cu)等。第三配线层15可以通过半添加法来形成。
此外，在第二绝缘层14上形成覆盖第三配线层15的第三绝缘层16。第二和第三绝缘层14和16的材料是具有和第一绝缘层12相同的成分的非光敏绝缘树脂。第二和第三绝缘层14和16优选地包含具有和第一绝缘层12中所包含填充物相同的成分、大致相同量的填充物。这是要减少在配线基板10中造成的翘曲。第二和第三绝缘层14和16的厚度可以大约为15μm到35μm。
如上所述，在支承主体21的一个表面上形成预定累积配线层。针对这个实施例，形成包括第二配线层13和第三配线层15的双层累积配线层，并且可以形成n层累积配线层(n是1以上的整数)。
参照图13，在第三绝缘层16上形成具有开口部分23x的抗蚀剂层23。具体来说，在第三绝缘层16上涂覆由包含环氧树脂、酰亚胺树脂等的光敏树脂成分制成的液体状或膏状抗蚀剂。另选的是，在第三绝缘层16上层压由包含环氧树脂、酰亚胺树脂等的光敏成分制成的、诸如干膜抗蚀剂的膜状抗蚀剂。通过利用光照射所涂覆或层压的抗蚀剂，并对所涂覆或层压的抗蚀剂进行显影，形成开口部分23x。这样，形成具有开口部分23x的抗蚀剂层23。可以在第三绝缘层16上层压预先具有开口部分23x的膜状抗蚀剂。
开口部分23x形成在与要在图14中例示的步骤中形成的开口部分16x相对应的位置处。然而，设置开口部分23x的节距可以大约为500μm到1200μm。该开口部分23x在其平面图中采用圆形形状，并且该开口部分23x的直径可以大约为220μm到1100μm。
抗蚀剂层23用作下述图14中所示处理中的喷射处理的掩模。抗蚀剂层23的表面的一部分可以通过喷射处理来去除。可以将抗蚀剂层23的厚度确定为使得能够在通过喷射处理去除抗蚀剂层23的表面的一部分时用作掩模。抗蚀剂层23的厚度可以大约为50μm。
在图14所示的处理中，使抗蚀剂层23沿箭头方向经受喷射处理。将开口部分16x形成在第三绝缘层16中，以使得第三配线层15的上表面的部分暴露至外部。此外，继续该喷射处理，并且在朝向第三配线层15的开口部分16x的内部的暴露部分处形成凹部15x。在使第三配线层15的上表面的部分暴露至外部之后，进一步继续喷射处理，以形成凹部15x。由此，可以防止第三绝缘层16的材料的残留物保留在开口部分16x内部。
如果在第三配线层15上、形成开口部分16x的部分处形成具有比该开口部分16x的底部直径大的直径的焊盘，则该焊盘在通过喷射处理形成开口部分16x时接纳磨蚀剂。因而，优选地，防止第二绝缘层14被喷射处理磨蚀。
通过喷射处理形成的开口部分16x和凹部15x具有图4所示的形状。这样，形成具有开口部分16x的第三绝缘层16。第三配线层15的、向开口部分16x的内部暴露的凹部15x用作电连接至诸如母板的安装板(未例示)的电极焊盘。
喷射处理通过利用高压向处理的材料吹送磨蚀剂而机械地调节处理的材料的表面粗糙度。该喷射处理包括气喷处理(air blastprocess)、喷丸处理(shot blast process)、湿法喷射处理(wet blastprocess)等。优选的是，使用湿法喷射处理。湿法喷射处理通过扩散诸如氧化铝磨粒和球形氧化硅磨粒的磨蚀剂来执行，以使该磨蚀剂撞入要处理的目标，由此磨蚀微小区域。
利用该湿法喷射处理，与气喷处理和喷丸处理相比，可以在不造成损坏的情况下非常精密地执行磨蚀。而且，因为磨蚀剂被扩散到诸如水的溶液中，所以该磨蚀剂不会作为微粒在空气中飞散，然而磨蚀剂在气喷处理和喷丸处理中作为微粒而在空气中飞散。
用于湿法喷射处理的诸如氧化铝磨粒或球形氧化硅磨粒的磨蚀剂的粒径大约为5μm到20μm。在诸如水的溶剂中，诸如氧化铝磨粒或球形氧化硅磨粒的磨蚀剂的浓度可以大约为14vol％。将其中扩散有磨蚀剂的诸如水的溶剂喷射到处理材料表面上的喷射压力可以为0.25MPa。
开口部分16x的侧壁的表面粗糙度Ra可以大约为150nm到600nm。第三绝缘层16的除了开口部分16x以外的上表面的表面粗糙度Ra可以大约为150nm或更小。这是因为第三绝缘层16的上表面通过抗蚀剂层23遮蔽，以防止磨蚀剂直接撞击到第三绝缘层16的上表面上。如上所述，仅使开口部分16x的侧壁变粗糙，而未使第三绝缘层16的除了开口部分16x以外的上表面变粗糙。当通过激光处理方法形成开口部分16x时，将开口部分16x的侧壁和第三绝缘层16的上表面蚀刻成具有大约500nm的表面粗糙度Ra。
在需要时，可以通过电镀在第三配线层15的、在开口部分16x内部暴露的凹部15x上形成金属层等。金属层的示例为Au层、作为通过依次层压Ni层和Au层而形成的金属层的Ni/Au层、作为通过依次层压Ni层、Pd层以及Au层而形成的金属层的Ni/Pd/Au层等。然而，可以在去除抗蚀剂层23之后形成金属层等。
如同通过激光处理方法和去污处理形成开口部分16x的情况，当第三绝缘层16的上表面的表面粗糙度大(Ra大约为500nm)时，金属层可能粘附至第三绝缘层16的上表面(异常淀积)。当通过喷射处理形成开口部分时，可以省略去污处理。因此，可以将第三绝缘层16的上表面的表面粗糙度Ra减小至大约150nm。于是，可避免上述粘附问题(异常淀积)。
而且，因为开口部分16x的侧壁的表面粗糙度大到大约150nm到600nm的程度，所以当在开口部分16x内部形成用于电连接至第三配线层15的焊料(例如，焊料球，或焊料突起)时，可以增强开口部分16x的侧壁与焊料之间的接触。
在图14所示的处理之后，去除图14所示的抗蚀剂层23，并且进一步去除图14所示的支承主体21。由此，完成图3和图4所示的配线基板10。由铜箔制成的支承主体21可以通过利用氯化铁水溶液、氯化铜水溶液、过硫酸氨水溶液等的湿法蚀刻来去除。这时，第一配线层11的从第一绝缘层12暴露的最外侧层11a是金(Au)膜。因此，可以仅选择性地蚀刻由铜箔制成的支承主体21。当第三金属层15由铜(Cu)制成时，可以将第三配线层15遮蔽，以防止第三配线层15与支承主体21一起被蚀刻。
参照图6至图14，在支承主体21上形成了配线基板10。然而，还可以在支承主体21上形成具有多个配线基板10的部件，并且通过单独地分离配线基板10和所述部件来获取多个配线基板10。在去除支承主体21之后，可以将作为外部连接端子的焊料球、导线引脚等连接至凹部15x。
根据实施例1，可以提供一种能够改进与诸如母板的安装板和诸如半导体芯片的电子组件的连接可靠性的配线基板，和该配线基板的制造方法。换言之，因为通过喷射处理形成最上侧绝缘层的开口部分，所以该最上侧绝缘层的开口部分从配线层侧向开口端(绝缘层的上表面)加宽，并且侧壁的截面形状是凹入且弯曲的。因此，如果配线层的、在开口部分内部暴露的上表面的面积相同，则在绝缘层16的上表面上具有凹入且弯曲的截面形状的侧壁的开口部分的面积变得大于绝缘层16的上表面上具有直线截面形状的侧壁的开口部分的面积。换言之，可接入面积不同。结果，与在日本特开专利公报No.2000-286362或No.2008-140886中描述的配线基板相比，可以容易地插入用于LGA插座的引脚，并且可以减少插入故障和接触故障。
此外，因为通过喷射处理形成绝缘层的开口部分，所以可以省略去污处理，并且不会出现中空。结果，可以防止开口部分16x附近的配线层15和覆盖配线层15的绝缘层16造成接触故障。
同时，凹部15x通过喷射处理形成在最上侧配线层15的、在最上侧绝缘层16的开口部分16x内部暴露的部分上，并且凹部15x的底面处于开口部分附近的配线层15与覆盖配线层15的绝缘层16之间的接触面之下的一个台阶。因此，直接力难于施加至配线层15与覆盖该配线层15的绝缘层16之间的接触面，由此，防止接触面剥离。
同时，可以使用具有和绝缘层12、14以及16的材料相同成分的非光敏绝缘树脂。此外，当绝缘层包含具有大致相同量的、相同成分的填充物时，可以将绝缘层的热膨胀系数调节成大致相同的值。因而，可以防止配线基板弯曲。此外，通过使绝缘层12、14以及16的热膨胀系数更接近于配线层11、13或15的热膨胀系数，可以进一步减少配线基板的翘曲。
对于将光敏绝缘树脂用于最上侧绝缘层的情况来说，这种效果是不可获得的。当增加光敏绝缘树脂中所包含的填充物的量时，不能执行曝光。因此，对于可以在光敏绝缘树脂中包含的填充物的量存在限制。难以自由地调节填充物的含量以获得希望热膨胀系数并且使该热膨胀系数大约为60ppm/℃或更小。因此，不能使绝缘层12、14以及16的热膨胀系数更接近于配线层热膨胀系数(例如，大约17ppm/℃的铜(Cu)的热膨胀系数)。另一方面，与光敏绝缘树脂相比，非光敏绝缘树脂在调节填充物的量的方面具有自由度。非光敏绝缘树脂的热膨胀系数可以在大约20ppm/℃到70ppm/℃的范围中调节。因此，可以使绝缘层的热膨胀系数更接近配线层的热膨胀系数(例如，大约17ppm/℃的铜(Cu)的热膨胀系数)。
此外，可以利用预定掩模通过喷射处理仅使开口部分的侧壁变粗糙。当在开口部分内部形成焊料、焊料球、焊料突起等时，可以通过固着效果(anchor effect)改进开口部分的侧壁与焊料之间的接触。而且，因为没有使在喷射处理中被掩模覆盖的最上侧绝缘层变粗糙，所以当通过在最上侧绝缘层的开口部分内部暴露的配线层上进行非电镀覆来形成金属层等时，可以防止金属层粘附至最上侧绝缘层的除开口部分的上表面。
实施例1的修改例
对于实施例1，开口部分内部暴露的最上侧绝缘层16的凹部用作要电连接至诸如母板的安装板的电极焊盘，并且最下侧配线层11用作从最下侧绝缘层12暴露并且电连接至半导体芯片的电极焊盘。
对于实施例1的修改例1，在开口部分16y内部暴露的、最上侧绝缘层16的凹部用作要电连接至半导体芯片等的电极焊盘，而最下侧配线层11用作从最下侧绝缘层12暴露并且电连接至诸如母板的安装板的电极焊盘。换言之，在最上侧配线层中的、向最上侧绝缘层的开口部分暴露的凹部的节距比在修改例1中最下侧配线层11的、从最下侧绝缘层12暴露的部分更窄。下面，省略了对和在实施例1中所描述的部分相同的部分的描述，而主要描述不同的部分。
图15是实施例1的修改例1的示例配线基板的截面图。参照图15，实施例1的修改例1的配线基板10A与配线基板10(参见图3)的不同之处在于：第一配线层11用第一配线层11A代替，凹槽15x用凹槽15y代替，并且开口部分16x用开口部分16y代替。
在配线基板10A中，第一配线层11A位于配线基板10A的最下侧层中。第一配线层11A包括第一层11c和第二层11d。第一层11c可以是通过依次顺序层压金(Au)膜、钯(Pd)膜以及镍(Ni)膜，同时将金(Au)层暴露至配线基板10A的外部而形成的导电层。第二层11d是包括铜(Cu)等的导电层。
作为第一配线层11A的一部分的第一层11c具有从第一绝缘层12暴露的部分，该部分用作连接至诸如母板的安装板(未例示)的电极焊盘。第一配线层11A的层11c的从第一绝缘层12暴露的部分的平面图可以采用圆形形状，并且该圆形形状的直径可以大约为200μm到1000μm。从第一绝缘层11暴露的第一配线层11A的层11c的节距可以大约为500μm到1200μm。第一配线层11A的厚度可以大约为10μm至20μm。
第三绝缘层16包括开口部分16y。该开口部分16y向开口部分16y的开口端加宽，并且侧壁的截面图采用凹入且弯曲的形状。该开口部分16y在其平面图中采用圆形形状，并且开口部分16y的直径可以大约为50μm到130μm。开口部分16y可以被形成为像半球形。
在相应开口部分16y内部暴露第三配线层15的凹部15y。该凹部15y从该凹部15y的底面向开口端加宽，并且侧壁的截面图采用凹入且弯曲的形状。凹部15y的外边缘部分未侵入到第三绝缘层16的下部中。凹部15y的侧壁的最外侧边缘部分从开口部分16y的侧壁的最内侧边缘部分连续形成。换言之，在其截面形状中，凹部15y的侧壁的最外侧边缘部分从开口部分16y的侧壁的最内侧边缘部分连续弯曲。凹部15y的平面图可以类似具有大约40μm到120μm的直径的圆形。凹部15y的节距可以大约为100μm到200μm。凹部15y的、基于第三配线层15的上表面的深度可以大约为0.5μm到4μm。
凹部15y用作连接至半导体芯片(未例示)等的电极焊盘。在需要时，可以在凹部15y上形成金属层等。该金属层的示例为Au层、作为通过依次层压Ni层和Au层而形成的金属层的Ni/Au层、作为通过依次层压Ni层、Pd层以及Au层而形成的金属层的Ni/Pd/Au层等。
可以在凹部15y上形成诸如焊料球和焊料突起的外部连接端子。当在凹部15y上形成金属层等时，可以在该金属层上进一步形成诸如焊料球和焊料突起的外部连接端子。然而，外部连接端子可以在需要时形成。
开口部分16y和凹部15y可以以和开口部分16x与凹部15x相似的方式通过喷射处理形成。因为配线基板10A的制造处理类似于配线基板10的制造处理，所以省略了对该制造处理的描述。
通过实施例1的修改例1，可获得与实施例1相似的效果。此外，可获得下面的效果。与第一配线层11的、从第一绝缘层12暴露的部分的节距相比，通过将在最上侧绝缘层16的开口部分16y内部暴露的凹部15y的节距变窄，可以在凹部15y的一侧上安装半导体芯片等。
实施例1的修改例2
对于实施例1，开口部分16x通过喷射处理形成。对于实施例1的修改例2，在通过喷射处理(即，第一喷射处理)形成开口部分16x之后，在开口部分16x附近提供第二喷射处理。下面，省略了对和实施例1相同的部分的描述，而主要描述不同的部分。
图16是实施例1的修改例2的配线基板的开口部分16x和该开口部分16x附近的部分的放大截面图。参照图16，修改例2的配线基板的开口部分16x的角部C和凹部15x的截面图采用突出且弯曲的形状。该突出且弯曲的形状通过在图14所示的第一喷射处理之后去除抗蚀剂层23并提供第二喷射处理形成。
提供第二喷射处理以在非常短的时间内进行微量磨蚀。因此，如果第二喷射处理在没有设置抗蚀剂层作为掩模的情况下执行，可以保持第三绝缘层16的、除了开口部分16x以外的上表面的表面粗糙度Ra为150nm或更小。然而，可以设置具有比第三绝缘层16上的开口部分16x大的开口部分的抗蚀剂层并经由该抗蚀剂层执行喷射处理，使得角部C从该抗蚀剂层的开口部分暴露，以将该角部C整形成突出且弯曲的形状。
图17是实施例1的修改例2的配线基板的开口部分和该开口部分附近的部分的截面图。参照图17，因为在该截面图中，开口部分16x的角部C采用突出且弯曲的形状，所以即使通过粗略地定位诸如焊料球的导电球31也可以稳定地设置该导电球31。这种稳定的设置还可以在粗略地定位导线引脚等(代替导电球31)时实现。
通过实施例2的修改例2，可获得与实施例1类似的效果。此外，可获得下面的效果。通过在截面图中将开口部分的角部形成为突出且弯曲的形状，可以容易地设置诸如导电球和导线引脚的连接端子。
实施例1的修改例3
对于实施例1，通过喷射处理在最上侧绝缘层16中形成在其平面图中具有大致圆形形状的开口部分16x。对于实施例1的修改例3，通过喷射处理形成在其平面图中具有大致矩形形状的开口部分16z。下面，省略了对和实施例1相同的部分的描述，而主要描述不同的部分。
图18是实施例1的修改例3的配线基板中的开口部分16z和该开口部分16z附近的部分的放大平面图。图19是实施例1的修改例3的具有安装在配线基板中的芯片电容器的配线基板的截面图。参照图18和图19，开口部分16z的截面形状从第三配线层15向开口端加宽，并且侧壁的截面形状采用凹入且弯曲的形状。该开口部分被形成为从最外侧配线层向最外侧绝缘层的上表面加宽。开口部分16z的平面图可以大致为具有弯曲角部的矩形。开口部分16z的尺寸可以为650μm(X方向)和1400μm(Y方向)。
在平面图中，开口部分16z的凹部15z可以大致为具有弯曲角部的矩形。凹部15z的尺寸可以为550μm(X方向)和1300μm(Y方向)。相邻凹部15z的节距可以根据安装的部件的节距适当地确定。凹部15z的、基于第三配线层15的上表面的深度可以大约为0.5μm到4μm。
在相邻凹部15z中通过焊料41安装电容器42。然而，安装的部件不限于电容器，并且可以安装诸如电阻器、电感器以及晶体管的各种电子部件。开口部分16z和凹部15z的尺寸和节距可以根据安装的电子部件的尺寸和节距适当地确定。
利用喷射处理，可以在极短的时间内形成较大的开口部分16z。同时，当通过激光处理形成较大的开口部分16z时，提供若干次照射，由此增加处理时间。
因为在平面图中具有大致矩形形状的开口部分16z用于各种电子部件，所以开口部分16z可以设置在在平面图中具有大致圆形形状的开口部分16x旁边。换言之，开口部分16x和开口部分16z都可以存在于同一配线基板上。然而，电极焊盘和电极焊盘的开口部分可以大致成形为类似于矩形。例如，根据要插入到开口部分中的插座引脚的形状，可以通过设置大致为矩形的电极焊盘、形成用于电极焊盘的大致矩形的开口部分，以及在沿引脚的纵向设置开口部分的纵向的同时将引脚插入到开口部分中获得插入引脚时的可使用性改进的效果。
对于实施例1的修改例3，可获得和实施例1相似的效果。而且，可获得下面的效果。与激光处理方法相比，利用喷射处理，不仅在平面图中具有大致圆形形状的开口部分16x而且在平面图中具有大致矩形形状的开口部分16z在相对较短处理时间中形成。结果，可以容易地形成用于安装诸如电容器的各种电子部件的相对较大的开口部分。
实施例2
对于实施例1的示例，最上侧绝缘层由非光敏绝缘树脂制成。对于实施例2的示例，最上侧绝缘层由通过用非光敏绝缘树脂注入玻璃布所形成的材料制成。下面，省略对和实施例1相同的部分的描述，而主要描述不同的部分。
图20是实施例2的示例配线基板的截面图。图21是例示图20的开口部分56x和该开口部分附近的部分的放大截面图。参照图20和图21，实施例2的配线基板50通过用第三绝缘层56替换实施例1的图3所示的配线基板10的第三绝缘层16而形成。
第三绝缘层56可以通过用其中环氧树脂为主要成分的非光敏绝缘树脂注入玻璃布来形成。第三绝缘层56的材料为具有和第一绝缘层12和第二绝缘层14的相同成分的非光敏绝缘树脂。第三绝缘层56优选地包含具有和第一绝缘层12和第二绝缘层14中所包含填充物相同的成分且和该填充物大致相同的量的填充物。这是为了减少在配线基板50中造成的翘曲。第三绝缘层56的厚度可以大约为25μm到75μm。
参照图22，玻璃布51通过平坦地编织彼此平行的沿X方向排列的玻璃纤维束和彼此平行的沿Y方向排列的玻璃纤维束来形成。玻璃布51是格栅状网。玻璃布51是通过编织格栅状网的玻璃纤维束所形成的加强部件的代表性示例。玻璃纤维束51a和51b中的每一个都通过包扎具有大约几μm宽度的玻璃纤维来形成，从而具有大约几百μm的宽度。玻璃纤维束51a和51b的厚度大约为10μm到15μm。
该加强部件不限于上述玻璃纤维束(簇)而可以是诸如碳纤维束、聚酯纤维束、季酮类(tetronic)纤维束、尼龙纤维束、芳族聚酰胺纤维束等的纤维束。该纤维束可以不是平织的，而可以是缎织的、斜织的等。除了成品织物以外，还可以使用非编织物。
作为形成配线基板50的绝缘层的材料，可以使用具有相同成分的非光敏绝缘树脂。当所有绝缘层包含具有大致相同量的相同成分的填充物时，可以减少在配线层50中造成的翘曲。然而，通常用作电极焊盘的配线层(实施例2中的第三配线层15)具有比其它配线层更低的铜面积比率(例如，占用面积相对于整个铜箔区域的比率)。配线基板易于因铜面积比率的差异而弯曲。因此，通过在第三绝缘层56内部靠近第三配线层15设置玻璃布51，可以获得与其中第三配线层15的铜面积比率增加的情况相似的效果，由此进一步减少配线基板中造成的翘曲。
同时，参照图23，当通过激光处理方法在其中设置有玻璃布51的第三绝缘层56中形成开口部分56x时，玻璃布51的边缘部分从开口部分56x的侧壁突出。当玻璃布51的边缘部分从开口部分56x的侧壁突出并且通过非电镀覆方法在第三配线层15上形成诸如Au层的金属层时，造成了第三配线层15上的镀覆膜的厚度变小的问题。而且，可能造成使得连接引脚难以插入或无法插入的问题。而且，可能造成使得作为外部连接端子的焊料球、导线引脚等难以在开口部分56x中设置的问题。
同时，参照实施例2的图21，玻璃布51的边缘部分被磨蚀剂磨蚀，并且不从开口部分56x的侧壁突出。结果，不出现上述问题。
对于实施例2，可获得和实施例1相似的效果。此外，可获得下面的效果。通过利用玻璃布被注入的绝缘树脂，可以使最上侧绝缘层的热膨胀系数达到铜的热膨胀系数。因此，可以进一步减少配线基板的翘曲。可以利用诸如玻璃布的加强部件使配线基板的强度变高。
通过喷射处理，玻璃布的端部不从侧壁突出。因此，容易在开口部分内部暴露的配线层上提供镀覆，并且在开口部分内部布置连接引脚、连接焊料球、连接导线引脚等。
可以以和实施例1的修改例1到3相似的方式来修改实施例2。
实施例3
对于实施例3，对其中在实施例1的图3所示的配线基板10中安装半导体芯片的半导体封装的示例进行描述。下面，省略对和实施例1相同的部分的描述，而主要描述不同的部分。
图24是实施例3的半导体封装的截面图。参照图24，半导体封装70包括图3所示的配线基板10、半导体芯片71、焊料突起74，以及底部填充(underfill)树脂75。图24是通过将图3所示的配线基板10颠倒过来而例示的配线基板10的截面图。
半导体芯片71包括主体72和电极焊盘73。主体72通过在薄化且由硅等制成的半导体基板(未例示)上设置半导体集成电路(未例示)来形成。电极焊盘73形成在主体72上。电极焊盘73电连接至半导体集成电路(未例示)。电极焊盘73的材料可以是Au等。
突起74将半导体芯片71的电极焊盘73电连接至第一配线层11的、从配线基板10的第一绝缘层12暴露的第一层11a。突起74可以是焊料突起。焊料突起的材料可以是含Pb的合金、含Sn和Cu的合金、含Sn和Ag的合金、含Sn、Ag以及Cu的合金等。底部填充树脂75设置在配线基板10的表面与半导体芯片71之间。
如上所述，可以实现其中在实施例1的配线基板上安装半导体芯片的半导体封装。
实施例4
对于实施例4，对其中在实施例1的修改例1的图15中所示的配线基板10A中安装半导体芯片的半导体封装的示例进行描述。下面，省略对和实施例1相同的部分的描述，而主要描述不同的部分。
图25是实施例4的半导体封装的截面图。参照图25，半导体封装80包括图15所示的配线基板10A、半导体芯片81、突起84，以及底部填充树脂85。
半导体芯片81包括主体82和电极焊盘83。主体82通过在薄化且由硅等制成的半导体基板(未例示)上设置半导体集成电路(未例示)来形成。电极焊盘83形成在主体82上。电极焊盘83电连接至半导体集成电路(未例示)。电极焊盘83的材料可以是Au等。
突起84将半导体芯片81的电极焊盘83电连接至配线基板10A的第三配线层15的、从第三绝缘层16的开口部分16y暴露的凹部15y。突起84可以是焊料突起。焊料突起的材料可以是含Pb的合金、含Sn和Cu的合金、含Sn和Ag的合金、含Sn、Ag以及Cu的合金等。底部填充树脂85设置在配线基板10A的表面与半导体芯片81之间。
如上所述，可以实现其中在实施例1的修改例1的配线基板上安装半导体芯片的半导体封装。
比较例1
图26是通过扫描电子显微镜(SEM)拍摄的实施例1的配线基板的开口部分和该开口部分附近的部分的电子显微镜照片。实施例1的配线基板通过图6到14所示的方法来制造。第三配线层15由铜(Cu)制成。第三绝缘层16由非光敏环氧树脂形成。开口部分16x和凹部15x通过湿法喷射处理形成，其中，磨蚀剂的微粒直径大约为5μm到20μm，磨蚀剂的浓度大约为14vol％，并且喷射压力大约为0.25MPa。
参照图26，通过湿法喷射处理形成的开口部分16向开口部分16x的开口端加宽，并且侧壁的截面图采用凹入且弯曲的形状，如虚线所示。而且，可以确认，如虚线所示，凹部15x形成在开口部分16x内部。第三配线层15的上表面用实线表示。
图27是通过扫描电子显微镜(SEM)拍摄的比较例1的配线基板的开口部分和该开口部分附近的部分的电子显微镜照片。比较例1的配线基板的配线层120由铜(Cu)制成。而且，第二绝缘层130由光敏环氧树脂形成，并且开口部分130x通过光刻方法来形成。参照图27，开口部分130x侧壁的截面图采用用虚线表示的直线形状，并且在开口部分130x内部没有形成凹部。配线层120的上表面用实线表示。
如上所述，通过喷射处理形成的开口部分不同于通过光刻方法形成的开口部分。可以确认通过喷射处理形成的开口部分侧壁的截面图采用凹入且弯曲的形状，并且在开口部分内部暴露的最上侧配线层具有凹部。
在上述实施例和修改例中，“最上侧配线层”还可以称为最外侧配线层，而“最下侧绝缘层”还可以称为最内侧绝缘层。换言之，实施例和修改例的开口部分形成在覆盖配线基板的最外侧绝缘层中的一个的最外侧绝缘层上。
对于这些实施例和修改例，可以通过累积制造方法来制造无内核配线基板。然而，本发明不限于此，而是可应用至各种配线基板。具体来说，本发明可以应用至具有内核并且通过累积制造处理制造的配线基板、通过通路连接配线层的贯通型多层配线基板、或使用间隙通孔(IVH)连接特定配线层的间隙通孔IVH多层配线基板等。
对于这些实施例和修改例，通过累积制造处理将配线层和绝缘层层压在支承主体的表面(侧面)上，并且去除该支承主体以制造无内核配线基板。然而，可以通过累积制造方法将配线层和绝缘层层压在支承主体的两个表面上，并且最终去除支承主体，由此制造无内核配线基板。
本文记载的所有的示例和条件性语言旨在为了帮助读者理解本发明和发明人相对于现有技术作出贡献的构思的教导目的，并且将被解释为不限于记载的这些具体的示例和条件，而且，本说明书中的这些示例的组织与显示本发明的优势和劣势无关。虽然已经详细地描述了本发明的实施例，但是应该理解，在不脱离本发明的精神和范围的情况下，可以对本发明进行各种改变、替换和变更。

Claims (14)

1.一种配线基板，包括：
多个绝缘层；和
多个配线层，所述多个绝缘层和多个配线层交替地层压，
其中，在最外侧绝缘层中形成有开口部分，以将最外侧配线层的一部分暴露至外部；
所述开口部分的侧壁的截面形状是凹入且弯曲的，并且
所述最外侧配线层在暴露至外部的一侧上具有凹部。
2.根据权利要求1所述的配线基板，
其中，在其截面形状中，所述凹部的侧壁的最外侧边缘部分从所述开口部分的侧壁的最内侧边缘部分连续弯曲。
3.根据权利要求1所述的配线基板，
其中，所述多个层压绝缘层由具有相同成分的绝缘树脂制成，并且包含具有相同成分的填充物。
4.根据权利要求1所述的配线基板，
其中，所述开口部分的侧壁的表面粗糙度大于所述最外侧绝缘层的上表面的表面粗糙度。
5.根据权利要求1所述的配线基板，
其中，所述最外侧绝缘层除了绝缘树脂以外还包括加强部件。
6.根据权利要求1所述的配线基板，
其中，所述开口部分从所述最外侧配线层向所述最外侧绝缘层的上表面加宽。
7.一种配线基板的制造方法，包括：
交替地层压多个绝缘层和多个配线层，
通过第一喷射处理在最外侧绝缘层中形成开口部分，以将最外侧配线层的一部分暴露至外部，
通过第二喷射处理在所述最外侧配线层中、通过所述开口部分暴露至外部的一侧上形成凹部。
8.根据权利要求7所述的配线基板的制造方法，
其中，在层压中，将所述多个配线层和所述多个绝缘层交替地层压在支承主体上，
在通过所述第二喷射处理形成所述凹部之后，去除所述支承主体。
9.根据权利要求7所述的配线基板的制造方法，还包括：
在所述第一喷射处理之前，设置掩模，所述掩模暴露在所述最外侧绝缘层的上表面上形成所述开口部分的部分，
其中，所述第一喷射处理经由所述掩模在所述最外侧绝缘层的上表面上执行，以形成所述开口部分。
10.根据权利要求7所述的配线基板的制造方法，还包括：
在通过所述第二喷射处理在所述开口部分上形成所述凹部之后，执行第三喷射处理，以形成所述开口部分和所述凹部的角部，以使其具有突出且弯曲的形状。
11.根据权利要7所述的配线基板的制造方法，
其中，所述最外侧绝缘层除了绝缘树脂以外还包括加强部件，并且
通过所述第一喷射处理形成所述开口部分来防止所述加强部件的端部在所述开口部分中凸出。
12.根据权利要求7所述的配线基板的制造方法，
其中，所述第一喷射处理、所述第二喷射处理或所述第一与第二喷射处理中的一种是湿法喷射处理。
13.根据权利要求7所述的配线基板的制造方法，
其中，所述开口部分的侧壁的截面形状被形成为凹入且弯曲的。
14.根据权利要求7所述的配线基板的制造方法，
其中，所述开口部分被形成为从所述最外侧配线层向所述最外侧绝缘层的上表面加宽。
CN201110143968.6A 2010-06-04 2011-05-31 配线基板及其制造方法 Active CN102270624B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-128983 2010-06-04
JP2010128983A JP5479233B2 (ja) 2010-06-04 2010-06-04 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
CN102270624A true CN102270624A (zh) 2011-12-07
CN102270624B CN102270624B (zh) 2016-03-23

Family

ID=45052862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110143968.6A Active CN102270624B (zh) 2010-06-04 2011-05-31 配线基板及其制造方法

Country Status (3)

Country Link
US (1) US20110297425A1 (zh)
JP (1) JP5479233B2 (zh)
CN (1) CN102270624B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104508810A (zh) * 2012-08-24 2015-04-08 日本特殊陶业株式会社 布线基板
CN105590915A (zh) * 2014-11-18 2016-05-18 矽品精密工业股份有限公司 半导体封装件及其制法
CN105935844A (zh) * 2015-03-03 2016-09-14 发那科株式会社 基板、具备该基板的电动机以及焊接方法
CN106604539A (zh) * 2015-10-19 2017-04-26 南昌欧菲光电技术有限公司 电路板
CN108738233A (zh) * 2017-04-20 2018-11-02 株式会社村田制作所 印刷布线基板和开关稳压器
CN110880457A (zh) * 2018-09-05 2020-03-13 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN113994770A (zh) * 2019-05-31 2022-01-28 凸版印刷株式会社 多层配线基板及其制造方法
US11309294B2 (en) 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641724A (ja) * 1992-07-28 1994-02-15 Ulvac Japan Ltd 透明導電膜の製造装置
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
JP5793849B2 (ja) * 2010-11-02 2015-10-14 大日本印刷株式会社 サスペンション用基板、サスペンション、ヘッド付サスペンション、およびハードディスクドライブ、並びにサスペンション用基板の製造方法
US20140284081A1 (en) * 2012-08-24 2014-09-25 Ngk Spark Plug Co., Ltd. Wiring substrate
JP6105316B2 (ja) * 2013-02-19 2017-03-29 京セラ株式会社 電子装置
JP6161380B2 (ja) * 2013-04-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6392140B2 (ja) * 2015-02-18 2018-09-19 新光電気工業株式会社 配線基板及び半導体パッケージ
JP6608108B2 (ja) 2015-12-25 2019-11-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
WO2018163859A1 (ja) * 2017-03-06 2018-09-13 株式会社村田製作所 多層基板、電子機器および多層基板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597983A (en) * 1994-02-03 1997-01-28 Sgs-Thomson Microelectronics, Inc. Process of removing polymers in semiconductor vias
US20030178229A1 (en) * 2001-03-14 2003-09-25 Yukihiko Toyoda Multilayered printed wiring board
US6674017B1 (en) * 1998-12-24 2004-01-06 Ngk Spark Plug Co., Ltd. Multilayer-wiring substrate and method for fabricating same
CN101540311A (zh) * 2008-03-19 2009-09-23 新光电气工业株式会社 多层配线基板以及制造多层配线基板的方法
TW200945989A (en) * 2008-02-27 2009-11-01 Ajinomoto Kk Process for producing multilayer printed wiring board
CN101631423A (zh) * 2001-03-14 2010-01-20 Ibiden股份有限公司 多层印刷电路板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5344893A (en) * 1991-07-23 1994-09-06 Ibiden Co., Ltd. Epoxy/amino powder resin adhesive for printed circuit board
JPH10107435A (ja) * 1996-09-27 1998-04-24 Ibiden Co Ltd プリント配線板とその製造方法およびめっきレジスト組成物
JPH10275980A (ja) * 1997-03-28 1998-10-13 Tokyo Ohka Kogyo Co Ltd 多層配線板の製造方法、および多層配線板
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
JP2002290022A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板およびその製造方法ならびに電子装置
JP2008140886A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597983A (en) * 1994-02-03 1997-01-28 Sgs-Thomson Microelectronics, Inc. Process of removing polymers in semiconductor vias
US6674017B1 (en) * 1998-12-24 2004-01-06 Ngk Spark Plug Co., Ltd. Multilayer-wiring substrate and method for fabricating same
US20030178229A1 (en) * 2001-03-14 2003-09-25 Yukihiko Toyoda Multilayered printed wiring board
CN101631423A (zh) * 2001-03-14 2010-01-20 Ibiden股份有限公司 多层印刷电路板
TW200945989A (en) * 2008-02-27 2009-11-01 Ajinomoto Kk Process for producing multilayer printed wiring board
CN101540311A (zh) * 2008-03-19 2009-09-23 新光电气工业株式会社 多层配线基板以及制造多层配线基板的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104508810A (zh) * 2012-08-24 2015-04-08 日本特殊陶业株式会社 布线基板
CN105590915A (zh) * 2014-11-18 2016-05-18 矽品精密工业股份有限公司 半导体封装件及其制法
CN105935844A (zh) * 2015-03-03 2016-09-14 发那科株式会社 基板、具备该基板的电动机以及焊接方法
CN105935844B (zh) * 2015-03-03 2020-02-21 发那科株式会社 基板、具备该基板的电动机以及焊接方法
CN106604539A (zh) * 2015-10-19 2017-04-26 南昌欧菲光电技术有限公司 电路板
CN108738233A (zh) * 2017-04-20 2018-11-02 株式会社村田制作所 印刷布线基板和开关稳压器
US10952326B2 (en) 2017-04-20 2021-03-16 Murata Manufacturing Co., Ltd. Printed wiring board and switching regulator
CN108738233B (zh) * 2017-04-20 2021-05-25 株式会社村田制作所 印刷布线基板和开关稳压器
CN110880457A (zh) * 2018-09-05 2020-03-13 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
US11309294B2 (en) 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
CN113994770A (zh) * 2019-05-31 2022-01-28 凸版印刷株式会社 多层配线基板及其制造方法

Also Published As

Publication number Publication date
JP5479233B2 (ja) 2014-04-23
JP2011258590A (ja) 2011-12-22
CN102270624B (zh) 2016-03-23
US20110297425A1 (en) 2011-12-08

Similar Documents

Publication Publication Date Title
CN102270624A (zh) 配线基板及其制造方法
US6598291B2 (en) Via connector and method of making same
JP5578962B2 (ja) 配線基板
KR100719287B1 (ko) 인쇄된 배선판 및 이의 제조 방법
TWI246753B (en) Package substrate for electrolytic leadless plating and manufacturing method thereof
US8528200B2 (en) Printed wiring board and method for manufacturing printed wiring board
TWI590391B (zh) 配線基板
JP2006261246A (ja) 配線基板および配線基板の製造方法
JP3934104B2 (ja) ボールグリッドアレイ基板の作製方法
CN103369874A (zh) 布线基板的制造方法以及布线基板
US6303881B1 (en) Via connector and method of making same
KR101167464B1 (ko) 인쇄회로기판의 제조방법
TW201414380A (zh) 配線基板及其製造方法
JP5444136B2 (ja) 配線基板
JP5432800B2 (ja) 配線基板の製造方法
JP2010087018A (ja) 配線基板およびその製造方法
JP2002185145A (ja) 多層プリント配線板およびその製造方法
JP2003209359A (ja) コア基板およびその製造方法
JP3991588B2 (ja) プリント配線板の製造方法
JP2008243909A (ja) 印刷配線板及びその製造方法、半導体パッケージ
KR101197783B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
TW201316864A (zh) 印刷電路板及其製造方法
JP2002299784A (ja) 基板の接続構造とその製造方法
JPH1051118A (ja) プリント配線板
WO2000059276A1 (en) A via connector and method of making same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant