JP5444136B2 - 配線基板 - Google Patents
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Description
第1の実施の形態では、本発明を、半導体チップを搭載することにより半導体パッケージとなる配線基板に適用する例を示す。
始めに、第1の実施の形態に係る配線基板の構造について説明する。図5は、第1の実施の形態に係る配線基板を例示する断面図である。図5を参照するに、第1の実施の形態に係る配線基板10は、第1配線層11、第1絶縁層12、第2配線層13、第2絶縁層14、第3配線層15、第3絶縁層16、第4配線層17、第4絶縁層18が順次積層された構造を有する。
続いて、第1の実施の形態に係る配線基板の製造方法について説明する。図9〜図16は、第1の実施の形態に係る配線基板の製造工程を例示する図である。
第1の実施の形態では、外部接続端子側の最上層の絶縁層(第4絶縁層)の下側に隣接する絶縁層(第3絶縁層)にガラスクロス等の補強部材を設ける例を示した。第2の実施の形態では、外部接続端子側の最上層の絶縁層(第4絶縁層)にガラスクロスを設ける例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
始めに、第2の実施の形態に係る配線基板の構造について説明する。図17は、第2の実施の形態に係る配線基板を例示する断面図である。図17を参照するに、第2の実施の形態に係る配線基板50は、第3絶縁層16、第4配線層17、及び第4絶縁層18が、それぞれ第3絶縁層56、第4配線層57、及び第4絶縁層58に置換されている点が、第1の実施の形態に係る配線基板10(図5参照)と相違する。
続いて、第2の実施の形態に係る配線基板の製造方法について説明する。図19〜図21は、第2の実施の形態に係る配線基板の製造工程を例示する図である。
第3の実施の形態では、第1の実施の形態に係る配線基板10(図5参照)に半導体チップを搭載した半導体パッケージの例を示す。以下、第1の実施の形態と同一構成部分の説明は極力省略し、第1の実施の形態と異なる部分を中心に説明する。
図5において第1絶縁層12と第2絶縁層14との間に更に絶縁層と配線層を各5層交互に積層形成した、全部で9層の絶縁層と配線層を有する配線基板(配線基板Aとする)について、反りのシミュレーションを実行した。又、配線基板Aにおいて第3絶縁層16にガラスクロス19を設けない構成の配線基板(配線基板Bとする)について、反りのシミュレーションを行った。
11 第1配線層
11a 第1層
11b 第2層
12 第1絶縁層
12x 第1ビアホール
13 第2配線層
14 第2絶縁層
14x 第2ビアホール
15 第3配線層
16、56 第3絶縁層
16x、56x 第3ビアホール
17、57 第4配線層
17x、57x 凹部
18、58 第4絶縁層
18x、22x、23x、58x 開口部
19 ガラスクロス
19a、19b ガラス繊維束
21 支持体
22、23 レジスト層
27 はんだボール
28 はんだ
29 リードピン
70 半導体パッケージ
71 半導体チップ
72 本体
73 電極パッド
74 バンプ
75 アンダーフィル樹脂
Claims (10)
- 複数の配線層と、同一組成の絶縁性樹脂から構成された複数の絶縁層とが交互に積層され、第1の主面及びその反対面である第2の主面を有する配線基板であって、
前記第1の主面を形成する第1の絶縁層から露出する第1のピッチで配置された第1の電極パッドと、
前記第2の主面を形成する第2の絶縁層に隣接する第3の絶縁層上に設けられ、前記第2の絶縁層の開口部から露出する、前記第1のピッチよりも広い第2のピッチで配置された第2の電極パッドと、
前記第3の絶縁層に設けられ、前記第2の電極パッドと前記第3の絶縁層が被覆する配線層とを電気的に接続する導体が形成された貫通孔と、を有し、
前記貫通孔の前記第2の電極パッド側の径は、前記貫通孔の前記第3の絶縁層が被覆する配線層側の径よりも大きく、
前記第2の絶縁層は、補強部材を備えていることを特徴とする配線基板。 - 前記開口部の側壁の断面は凹型R形状であり、
前記開口部の底部に露出する前記第2の電極パッド部分に凹部が設けられている請求項1記載の配線基板。 - 前記凹部の側壁の断面は凹型R形状であり、
前記凹部の側壁の最外縁部は、前記開口部の側壁の最内縁部と一致している請求項2記載の配線基板。 - 前記開口部の側壁の面粗度は、前記最上層の絶縁層の上面の面粗度よりも大きい請求項2又は3記載の配線基板。
- 複数の配線層と、同一組成の絶縁性樹脂から構成された複数の絶縁層とが交互に積層され、第1の主面及びその反対面である第2の主面を有する配線基板であって、
前記第1の主面を形成する第1の絶縁層から露出する第1のピッチで配置された第1の電極パッドと、
前記第2の主面を形成する第2の絶縁層に隣接する第3の絶縁層上に設けられ、前記第2の絶縁層の開口部から露出する、前記第1のピッチよりも広い第2のピッチで配置された第2の電極パッドと、
前記第3の絶縁層に設けられ、前記第2の電極パッドと前記第3の絶縁層が被覆する配線層とを電気的に接続する導体が形成された貫通孔と、を有し、
前記貫通孔の前記第2の電極パッド側の径は、前記貫通孔の前記第3の絶縁層が被覆する配線層側の径よりも大きく、
前記第3の絶縁層は、補強部材を備えていることを特徴とする配線基板。 - 複数の配線層と、複数の絶縁層とが交互に積層され、第1の主面及びその反対面である第2の主面を有する配線基板であって、
前記第1の主面を形成する第1の絶縁層から露出する第1のピッチで配置された第1の電極パッドと、
前記第2の主面を形成する第2の絶縁層に隣接する第3の絶縁層上に設けられ、前記第2の絶縁層の開口部から露出する、前記第1のピッチよりも広い第2のピッチで配置された第2の電極パッドと、
前記第3の絶縁層に設けられ、前記第2の電極パッドと前記第3の絶縁層が被覆する配線層とを電気的に接続する導体が形成された貫通孔と、を有し、
前記貫通孔の前記第2の電極パッド側の径は、前記貫通孔の前記第3の絶縁層が被覆する配線層側の径よりも大きく、
前記第2の絶縁層は感光性の絶縁性樹脂から構成され、その他の絶縁層は非感光性の同一組成の絶縁性樹脂から構成され、
前記第3の絶縁層のみが補強部材を備えていることを特徴とする配線基板。 - 絶縁層を貫通し、上下に隣接する配線層同士を電気的に接続する導体が形成された貫通孔が、垂直方向に積み重なり相互接続された構造を有する請求項1乃至6の何れか一項記載の配線基板。
- 前記貫通孔には、前記導体が充填されている請求項7記載の配線基板。
- 前記補強部材は、繊維束を格子状に織り込んだ構造を有する請求項1乃至8の何れか一項記載の配線基板。
- 前記同一組成の絶縁性樹脂から構成された絶縁層は、同一組成のフィラーを含有している請求項1乃至9の何れか一項記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010139664A JP5444136B2 (ja) | 2010-06-18 | 2010-06-18 | 配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010139664A JP5444136B2 (ja) | 2010-06-18 | 2010-06-18 | 配線基板 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012004440A JP2012004440A (ja) | 2012-01-05 |
JP2012004440A5 JP2012004440A5 (ja) | 2013-06-27 |
JP5444136B2 true JP5444136B2 (ja) | 2014-03-19 |
Family
ID=45536067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010139664A Active JP5444136B2 (ja) | 2010-06-18 | 2010-06-18 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5444136B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013229526A (ja) * | 2012-04-26 | 2013-11-07 | Ngk Spark Plug Co Ltd | 多層配線基板及びその製造方法 |
WO2013175927A1 (ja) | 2012-05-24 | 2013-11-28 | 富士フイルム株式会社 | 偏光板及び液晶表示装置 |
JP5990421B2 (ja) * | 2012-07-20 | 2016-09-14 | 新光電気工業株式会社 | 配線基板及びその製造方法、半導体パッケージ |
JP5952153B2 (ja) * | 2012-09-28 | 2016-07-13 | 京セラ株式会社 | 積層配線基板およびそれを用いた実装構造体 |
US10424547B2 (en) * | 2017-08-30 | 2019-09-24 | Advanced Semiconductor Engineering Inc. | Semiconductor device package and a method of manufacturing the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04322451A (ja) * | 1991-04-23 | 1992-11-12 | Hitachi Ltd | 半導体装置 |
JP2000244127A (ja) * | 1998-12-24 | 2000-09-08 | Ngk Spark Plug Co Ltd | 配線基板および配線基板の製造方法 |
JP2000286362A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Gas Chem Co Inc | 極薄bgaタイプ半導体プラスチックパッケージ用プリント配線板 |
JP2000294677A (ja) * | 1999-04-05 | 2000-10-20 | Fujitsu Ltd | 高密度薄膜配線基板及びその製造方法 |
JP2001284809A (ja) * | 2000-04-03 | 2001-10-12 | Ibiden Co Ltd | 多層回路基板および、その製造方法 |
JP3760101B2 (ja) * | 2001-02-13 | 2006-03-29 | 富士通株式会社 | 多層プリント配線板およびその製造方法 |
JP2002290022A (ja) * | 2001-03-27 | 2002-10-04 | Kyocera Corp | 配線基板およびその製造方法ならびに電子装置 |
JP4070193B2 (ja) * | 2002-10-01 | 2008-04-02 | 京セラ株式会社 | 配線基板および電子部品実装構造体 |
JP4072176B2 (ja) * | 2005-08-29 | 2008-04-09 | 新光電気工業株式会社 | 多層配線基板の製造方法 |
JP4806279B2 (ja) * | 2006-03-17 | 2011-11-02 | 三菱樹脂株式会社 | ガラスクロス含有絶縁基材 |
JP4929784B2 (ja) * | 2006-03-27 | 2012-05-09 | 富士通株式会社 | 多層配線基板、半導体装置およびソルダレジスト |
JP2008028302A (ja) * | 2006-07-25 | 2008-02-07 | Sumitomo Bakelite Co Ltd | 多層回路基板及び該多層回路基板を用いた半導体装置 |
JP2008041932A (ja) * | 2006-08-07 | 2008-02-21 | Toray Ind Inc | 配線基板の製造方法 |
JP5092547B2 (ja) * | 2007-05-30 | 2012-12-05 | 凸版印刷株式会社 | 印刷配線板の製造方法 |
JP5096855B2 (ja) * | 2007-09-27 | 2012-12-12 | 新光電気工業株式会社 | 配線基板の製造方法及び配線基板 |
JP2009224461A (ja) * | 2008-03-14 | 2009-10-01 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP5295596B2 (ja) * | 2008-03-19 | 2013-09-18 | 新光電気工業株式会社 | 多層配線基板およびその製造方法 |
JP5302635B2 (ja) * | 2008-11-13 | 2013-10-02 | パナソニック株式会社 | 多層配線基板 |
-
2010
- 2010-06-18 JP JP2010139664A patent/JP5444136B2/ja active Active
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Publication number | Publication date |
---|---|
JP2012004440A (ja) | 2012-01-05 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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A621 | Written request for application examination |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
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