JPH04322451A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04322451A JPH04322451A JP9194691A JP9194691A JPH04322451A JP H04322451 A JPH04322451 A JP H04322451A JP 9194691 A JP9194691 A JP 9194691A JP 9194691 A JP9194691 A JP 9194691A JP H04322451 A JPH04322451 A JP H04322451A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- land portion
- land
- base substrate
- lead pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000008188 pellet Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 5
- 239000012790 adhesive layer Substances 0.000 abstract description 8
- 239000011800 void material Substances 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 description 12
- 239000010410 layer Substances 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000010953 base metal Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のピンの接続
技術、特に、ＰＧＡ構造の半導体装置にあって、そのベ
ース基板とリードピンを接続するために用いて効果のあ
る技術に関するものである。
技術、特に、ＰＧＡ構造の半導体装置にあって、そのベ
ース基板とリードピンを接続するために用いて効果のあ
る技術に関するものである。
【０００２】
【従来の技術】セラミックＰＧＡ（ピン・グリッド・ア
レイ：Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装
置は、ベース基板に半導体ペレットを搭載し、この半導
体ペレットを密封する空間（キャビティ）を確保しなが
ら半導体ペレットを覆うようにしてキャップをベース基
板に接合すると共に、リードピンがベース基板の下面に
接続された構成がとられている。ベース基板には、リー
ドピン及び半導体ペレットの各々の間を接続するメタラ
イズ配線が形成されている。
レイ：Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装
置は、ベース基板に半導体ペレットを搭載し、この半導
体ペレットを密封する空間（キャビティ）を確保しなが
ら半導体ペレットを覆うようにしてキャップをベース基
板に接合すると共に、リードピンがベース基板の下面に
接続された構成がとられている。ベース基板には、リー
ドピン及び半導体ペレットの各々の間を接続するメタラ
イズ配線が形成されている。
【０００３】図３は従来のＰＧＡ方式の半導体装置のリ
ードピンの接続部の詳細を示す断面図である。
ードピンの接続部の詳細を示す断面図である。
【０００４】リードピン１は、その一端に鍔が設けられ
ており、この端部がベース基板２のランド部３（垂直な
壁面を有する凹部）に埋め込まれ、この部分がＡｇろう
などの接着層４（接合材）によって接続される。さらに
、リードピンには、フラックスが塗布された後、はんだ
ディップを行ってリードピン表面をはんだ層５で覆って
いる。なお、６はリードピン１に接続されるメタライズ
配線である。
ており、この端部がベース基板２のランド部３（垂直な
壁面を有する凹部）に埋め込まれ、この部分がＡｇろう
などの接着層４（接合材）によって接続される。さらに
、リードピンには、フラックスが塗布された後、はんだ
ディップを行ってリードピン表面をはんだ層５で覆って
いる。なお、６はリードピン１に接続されるメタライズ
配線である。
【０００５】
【発明が解決しようとする課題】本発明者の検討によれ
ば、垂直な側壁面を有するランド部にリードピンを埋め
込む構造の半導体装置によれば、はんだディップ時には
リードピンを下向きにしたままベース基板をはんだ槽に
進入させているためにボイドが生じ易く、ボイド部から
のフラックス漏出によってリードピン腐食（製造後、１
日乃至数週後に発生する）や隣接のリードピンとの間に
電気的リークを生じさせる問題のあることが本発明者に
よって見出された。
ば、垂直な側壁面を有するランド部にリードピンを埋め
込む構造の半導体装置によれば、はんだディップ時には
リードピンを下向きにしたままベース基板をはんだ槽に
進入させているためにボイドが生じ易く、ボイド部から
のフラックス漏出によってリードピン腐食（製造後、１
日乃至数週後に発生する）や隣接のリードピンとの間に
電気的リークを生じさせる問題のあることが本発明者に
よって見出された。
【０００６】そこで、本発明の目的は、ランド部におけ
るボイドの発生を防止できるようにする技術を提供する
ことにある。
るボイドの発生を防止できるようにする技術を提供する
ことにある。
【０００７】本発明の前記ならびに他の目的と新規な特
徴は、本明細書の記述及び添付図面から明らかになるで
あろう。
徴は、本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【０００９】すなわち、半導体ペレットを搭載するベー
ス基板のランド部に外部接続用のリードピンの一端を挿
入し、これを接合材によって固着する半導体装置であっ
て、前記ランド部を表面に向かって径の大きくなる傾斜
を設ける形状にしている。
ス基板のランド部に外部接続用のリードピンの一端を挿
入し、これを接合材によって固着する半導体装置であっ
て、前記ランド部を表面に向かって径の大きくなる傾斜
を設ける形状にしている。
【００１０】
【作用】上記した手段によれば、ランド部が傾斜を有し
ていることにより、はんだ槽へのベース基板の進入角度
が小さくても、ランド部内のボイドは容易に抜け出る。
ていることにより、はんだ槽へのベース基板の進入角度
が小さくても、ランド部内のボイドは容易に抜け出る。
【００１１】したがって、ランド部におけるボイドの発
生を防止し、リードピンの腐食や隣接のリードピンとの
間の電気的リークなどを防止することができる。
生を防止し、リードピンの腐食や隣接のリードピンとの
間の電気的リークなどを防止することができる。
【００１２】
【実施例１】図１は本発明による半導体装置の一実施例
を示す断面図である。なお、本実施例においては、図３
と同一であるものには同一引用数字を用いたので、以下
においては重複する説明を省略する。
を示す断面図である。なお、本実施例においては、図３
と同一であるものには同一引用数字を用いたので、以下
においては重複する説明を省略する。
【００１３】放熱性に優れるセラミックなどを用いたベ
ース基板２の上面の中央部には、接着材９によって半導
体ペレット７が固着されている。この半導体ペレット７
のパッドとメタライズ配線６の間は、ボンディングワイ
ヤ８によって接続されている。ベース基板２の下面には
、内部を貫通するメタライズ配線６の延長線上にランド
部１０が形成されている。ランド部１０は、すり鉢形を
成し、その内面は下地金属層が施され、底部はメタライ
ズ配線６の端部に接続されている。各リードピン１の端
部は、少量の接着層４によってランド部１０の内底面に
固着されている。また、ベース基板２の上面には、接着
層１１を介してキャップ１２が固着されている。キャッ
プ１２は、半導体ペレット７を囲む部分にキャビティ１
４を有しており、キャップ１２が半導体ペレット７及び
ボンディングワイヤ８に接触しないように配慮されてい
る。
ース基板２の上面の中央部には、接着材９によって半導
体ペレット７が固着されている。この半導体ペレット７
のパッドとメタライズ配線６の間は、ボンディングワイ
ヤ８によって接続されている。ベース基板２の下面には
、内部を貫通するメタライズ配線６の延長線上にランド
部１０が形成されている。ランド部１０は、すり鉢形を
成し、その内面は下地金属層が施され、底部はメタライ
ズ配線６の端部に接続されている。各リードピン１の端
部は、少量の接着層４によってランド部１０の内底面に
固着されている。また、ベース基板２の上面には、接着
層１１を介してキャップ１２が固着されている。キャッ
プ１２は、半導体ペレット７を囲む部分にキャビティ１
４を有しており、キャップ１２が半導体ペレット７及び
ボンディングワイヤ８に接触しないように配慮されてい
る。
【００１４】このような半導体装置の組み立ては、次の
工程に従って行われる。
工程に従って行われる。
【００１５】（１）．メタライズ配線６が形成済のベー
ス基板２に、Ａｇろうなどを用いた接着層４を用いてリ
ードピン１を仮止めをする。
ス基板２に、Ａｇろうなどを用いた接着層４を用いてリ
ードピン１を仮止めをする。
【００１６】（２）．ベース基板２上に半導体ペレット
７を接着材９によって固着する。
７を接着材９によって固着する。
【００１７】（３）．ボンディングワイヤ８によって半
導体ペレット７のパッドとベース基板２上のメタライズ
配線６とを接続する。
導体ペレット７のパッドとベース基板２上のメタライズ
配線６とを接続する。
【００１８】（４）．接着層１１によってキャップ１２
をベース基板２上に固着する。
をベース基板２上に固着する。
【００１９】（５）．はんだ層５をリードピン１の表面
に施す。
に施す。
【００２０】この（５） の工程では、はんだディップ
法によってリードピン１にフラックスを塗布の後、ラン
ド部１０を含めたリードピン１の全面がはんだ層５で覆
われる。
法によってリードピン１にフラックスを塗布の後、ラン
ド部１０を含めたリードピン１の全面がはんだ層５で覆
われる。
【００２１】この際、ランド部１０は表面に向かって開
口径が広くなるように構成されているので、はんだディ
ップ時にランド部１０の空気溜まり（ボイド）が抜け易
くなる。この結果、ボイド部からのフラックス漏出によ
るリードピン１の腐食、或いは隣接リードピンとの間の
電気的リーク不良を防止することができる。
口径が広くなるように構成されているので、はんだディ
ップ時にランド部１０の空気溜まり（ボイド）が抜け易
くなる。この結果、ボイド部からのフラックス漏出によ
るリードピン１の腐食、或いは隣接リードピンとの間の
電気的リーク不良を防止することができる。
【００２２】
【実施例２】図２は本発明による他の実施例を示す主要
部の断面図である。
部の断面図である。
【００２３】上記実施例がランド部１０の傾斜断面を直
線にしていたのに対し、本実施例は内側へ膨出する曲面
にしたものである。このようにすれば、前記実施例より
もボイド発生領域を小さくすることができるので、ボイ
ド抜け効果を更に高めることができる。
線にしていたのに対し、本実施例は内側へ膨出する曲面
にしたものである。このようにすれば、前記実施例より
もボイド発生領域を小さくすることができるので、ボイ
ド抜け効果を更に高めることができる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２５】例えば、上記実施例においては、ランド部
１０の外径形状を直円にしたが、楕円形、長方形などと
してもよい。少なくとも２方向に傾斜面を有する形状と
すれば本発明の目的は達成される。
１０の外径形状を直円にしたが、楕円形、長方形などと
してもよい。少なくとも２方向に傾斜面を有する形状と
すれば本発明の目的は達成される。
【００２６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００２７】すなわち、半導体ペレットを搭載するベー
ス基板のランド部に外部接続用のリードピンの一端を挿
入し、これを接合材によって固着する半導体装置であっ
て、前記ランド部を表面に向かって径の大きくなる傾斜
を設ける形状にしたので、ランド部におけるボイドの発
生を防止し、リードピンの腐食や隣接のリードピンとの
間の電気的リークなどを防止することができる。
ス基板のランド部に外部接続用のリードピンの一端を挿
入し、これを接合材によって固着する半導体装置であっ
て、前記ランド部を表面に向かって径の大きくなる傾斜
を設ける形状にしたので、ランド部におけるボイドの発
生を防止し、リードピンの腐食や隣接のリードピンとの
間の電気的リークなどを防止することができる。
【図１】本発明による半導体装置の一実施例を示す断面
図である。
図である。
【図２】本発明による他の実施例を示す主要部の断面図
である。
である。
【図３】従来のＰＧＡ方式の半導体装置のリードピンの
接続部の詳細を示す断面図である。
接続部の詳細を示す断面図である。
１ リードピン
２ ベース基板
３ ランド部
４ 接着層（接合部材）
５ はんだ層
６ メタライズ配線
７ 半導体ペレット
８ ボンディングワイヤ
９ 接着材
１０ ランド部
１１ 接着層
１２ キャップ
１４ キャビティ
Claims (3)
- 【請求項１】 半導体ペレットを搭載するベース基板
のランド部に外部接続用のリードピンの一端を挿入し、
これを接合材によって固着する半導体装置であって、前
記ランド部を表面に向かって径の大きくなる傾斜を設け
る形状にしたことを特徴とする半導体装置。 - 【請求項２】 前記ランド部の内面に膨出する曲面を
設けたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ランド部の開口形状が、直円、楕
円形または長方形に類するものであることを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194691A JPH04322451A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194691A JPH04322451A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322451A true JPH04322451A (ja) | 1992-11-12 |
Family
ID=14040756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194691A Pending JPH04322451A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322451A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224461A (ja) * | 2008-03-14 | 2009-10-01 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| JP2012004440A (ja) * | 2010-06-18 | 2012-01-05 | Shinko Electric Ind Co Ltd | 配線基板 |
| JP2012009606A (ja) * | 2010-06-24 | 2012-01-12 | Shinko Electric Ind Co Ltd | 配線基板 |
-
1991
- 1991-04-23 JP JP9194691A patent/JPH04322451A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224461A (ja) * | 2008-03-14 | 2009-10-01 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| JP2012004440A (ja) * | 2010-06-18 | 2012-01-05 | Shinko Electric Ind Co Ltd | 配線基板 |
| JP2012009606A (ja) * | 2010-06-24 | 2012-01-12 | Shinko Electric Ind Co Ltd | 配線基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8169067B2 (en) | Low profile ball grid array (BGA) package with exposed die and method of making same | |
| US20070273023A1 (en) | Integrated circuit package having exposed thermally conducting body | |
| US6411507B1 (en) | Removing heat from integrated circuit devices mounted on a support structure | |
| US8592968B2 (en) | Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method | |
| US4797787A (en) | Lead frame and electronic device | |
| KR0185607B1 (ko) | 볼 그리드 어레이 타입의 반도체 장치 | |
| JPH01217993A (ja) | 半導体装置 | |
| KR100214544B1 (ko) | 볼 그리드 어레이 반도체 패키지 | |
| JPH04207061A (ja) | 半導体装置 | |
| JPH04322451A (ja) | 半導体装置 | |
| US20050127487A1 (en) | Semiconductor package with improved solder joint reliability | |
| US20020190366A1 (en) | Micro BGA package | |
| US20010040300A1 (en) | Semiconductor package with heat dissipation opening | |
| JPH03228355A (ja) | 混成集積回路基板 | |
| JPH1032300A (ja) | リードフレーム，半導体装置及び半導体装置の製造方法 | |
| JPH08222655A (ja) | 電子部品の電極構造とその製造方法 | |
| JPH09321168A (ja) | 半導体パッケージ及び半導体装置 | |
| JPH03161958A (ja) | プラスチックピングリッドアレイ型半導体パッケージ構造 | |
| JPH1197569A (ja) | 半導体パッケージ | |
| JPS60165742A (ja) | 半導体装置 | |
| JP2970595B2 (ja) | Ｂｇａ型半導体装置 | |
| JP2009099749A (ja) | 半導体パッケージ | |
| JPH08204048A (ja) | 半導体チップの封止構造 | |
| JPH05259344A (ja) | 半導体装置 | |
| KR20010002704A (ko) | 볼 그리드 어레이 패키지와 그 제조 방법 |