JPH1197569A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH1197569A JPH1197569A JP25074297A JP25074297A JPH1197569A JP H1197569 A JPH1197569 A JP H1197569A JP 25074297 A JP25074297 A JP 25074297A JP 25074297 A JP25074297 A JP 25074297A JP H1197569 A JPH1197569 A JP H1197569A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- wiring board
- bga
- solder balls
- adhesive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 BGA型の半導体パッケージの接続信頼性を
向上させる。 【解決手段】 BGA半田付けパッド4に装着された複
数のはんだボール2と、BGA半田付けパッド4に設け
られ半導体パッケージ3と配線基板7とを機械的に固定
するための複数の接着剤用パッド1とを含んで構成され
る。
向上させる。 【解決手段】 BGA半田付けパッド4に装着された複
数のはんだボール2と、BGA半田付けパッド4に設け
られ半導体パッケージ3と配線基板7とを機械的に固定
するための複数の接着剤用パッド1とを含んで構成され
る。
Description
【0001】
【発明の属する技術分野】本発明は半導体パッケージ、
特に、ボール・グリッド・アレイ(以下BGAという)
型の半導体パッケージに関する。
特に、ボール・グリッド・アレイ(以下BGAという)
型の半導体パッケージに関する。
【0002】
【従来の技術】従来の半導体パッケージについて図面を
参照して詳細に説明する。
参照して詳細に説明する。
【0003】図2は従来の一例を示す断面図である。図
2に示す半導体パッケージ101は、LSIチップ10
3が封止樹脂105により封止されはんだボール107
により配線基板と電気的接続を行う。(例えば、国際公
開番号 WO95−26047を参照)LSIチップ1
03のパッドと半導体パッケージの配線102とは、例
えばワイヤーボンデイングにより電気的接続を行う。
2に示す半導体パッケージ101は、LSIチップ10
3が封止樹脂105により封止されはんだボール107
により配線基板と電気的接続を行う。(例えば、国際公
開番号 WO95−26047を参照)LSIチップ1
03のパッドと半導体パッケージの配線102とは、例
えばワイヤーボンデイングにより電気的接続を行う。
【0004】図3(a),(b)は従来の一使用例を示
す平面図および側面図である。図3(a)は、はんだボ
ール107が半田付け全面あるいは外周部に多数配列さ
れたBGA型の半導体パッケージ101の下面を示し、
図3(b)は配線基板7のパッド108にはんだボール
107が溶融接合された実装状態を示す。
す平面図および側面図である。図3(a)は、はんだボ
ール107が半田付け全面あるいは外周部に多数配列さ
れたBGA型の半導体パッケージ101の下面を示し、
図3(b)は配線基板7のパッド108にはんだボール
107が溶融接合された実装状態を示す。
【0005】
【発明が解決しようとする課題】上述した従来の半導体
パッケージは、大型化が進むにつれ実装後の装置動作次
に生じる熱ストレスで、BGA(ベアチップに直接はん
だボールを装着したものも同じ名前で呼ばれることがあ
る)や配線基板のソリや熱膨張差により半導体パッケー
ジの外周部になるほど、はんだボールに大きなストレス
がかかるので、接続信頼性が低下するという欠点があっ
た。
パッケージは、大型化が進むにつれ実装後の装置動作次
に生じる熱ストレスで、BGA(ベアチップに直接はん
だボールを装着したものも同じ名前で呼ばれることがあ
る)や配線基板のソリや熱膨張差により半導体パッケー
ジの外周部になるほど、はんだボールに大きなストレス
がかかるので、接続信頼性が低下するという欠点があっ
た。
【0006】
【課題を解決するための手段】第1の発明の半導体パッ
ケージは、BGA半田付けパッドに装着された複数のは
んだボールと、前記BGA半田付けパッドに設けられ配
線基板に半導体パッケージを機械的に固定するための複
数の接着用パッドとを含んで構成される。
ケージは、BGA半田付けパッドに装着された複数のは
んだボールと、前記BGA半田付けパッドに設けられ配
線基板に半導体パッケージを機械的に固定するための複
数の接着用パッドとを含んで構成される。
【0007】第2の発明の半導体パッケージは、第1の
発明において、前記接着用パッドが前記半導体パッケー
ジのBGA半田付けパッド面がある底面の四隅に設けら
る。
発明において、前記接着用パッドが前記半導体パッケー
ジのBGA半田付けパッド面がある底面の四隅に設けら
る。
【0008】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【0009】図1(a),(b)は本発明の一実施形態
を示す平面図および側面図である。図1(a),(b)
に示す半導体パッケージ3は、BGA半田付けパッド4
に装着された複数のはんだボール2と、BGA半田付け
パッド4に設けられ半導体パッケージ3と配線基板7と
を機械的に固定するための複数の接着用パッド1とを含
んで構成される。
を示す平面図および側面図である。図1(a),(b)
に示す半導体パッケージ3は、BGA半田付けパッド4
に装着された複数のはんだボール2と、BGA半田付け
パッド4に設けられ半導体パッケージ3と配線基板7と
を機械的に固定するための複数の接着用パッド1とを含
んで構成される。
【0010】接着用パッド1は例えば、半導体パッケー
ジ3のBGA半田付けパッド4の四隅に設けられる。
ジ3のBGA半田付けパッド4の四隅に設けられる。
【0011】半導体パッケージ3は、通常プラスチック
BGAとも呼ばれ、エポキシ系の材料を用い、内部にL
SIチップを封止してあり、一面にはんだボール2を一
定の間隔で有している。はんだボール2は共晶の半田を
用いて形成される。
BGAとも呼ばれ、エポキシ系の材料を用い、内部にL
SIチップを封止してあり、一面にはんだボール2を一
定の間隔で有している。はんだボール2は共晶の半田を
用いて形成される。
【0012】接着用パッド1は、半田付けには関係がな
いので、半導体パッケージ3と同等の材料にするか、ま
たは、金属物質のメタライズ(メッキによりパッドを形
成)などで形成される。
いので、半導体パッケージ3と同等の材料にするか、ま
たは、金属物質のメタライズ(メッキによりパッドを形
成)などで形成される。
【0013】半導体パッケージ3を配線基板7に搭載す
る場合、クリームハンダ印刷後ボンドティスンサー等を
用い、配線基板7側の配線基板側接着剤塗布用パッド8
に接着剤5を供給する。接着剤5は半導体パッケージ3
と配線基板7の互の熱による収縮および反りを軽減でき
るエポキシ系の接着剤およびシリコン系の樹脂を用い
る。
る場合、クリームハンダ印刷後ボンドティスンサー等を
用い、配線基板7側の配線基板側接着剤塗布用パッド8
に接着剤5を供給する。接着剤5は半導体パッケージ3
と配線基板7の互の熱による収縮および反りを軽減でき
るエポキシ系の接着剤およびシリコン系の樹脂を用い
る。
【0014】接着剤5が塗布された配線基板7に半導体
パッケージ3を乗せてはんだをリフローすると、接着剤
5も一緒に硬化できる。
パッケージ3を乗せてはんだをリフローすると、接着剤
5も一緒に硬化できる。
【0015】また、リフローした後半導体パッケージ3
と配線基板7との間隙から接着剤5を供給し、はんだに
影響のないような硬化方法(例えば常温放置や100℃
未満の低温で熱硬化)で接着することもできる。
と配線基板7との間隙から接着剤5を供給し、はんだに
影響のないような硬化方法(例えば常温放置や100℃
未満の低温で熱硬化)で接着することもできる。
【0016】
【発明の効果】本発明の半導体パッケージは、接着用パ
ッドを追加したため、半導体パッケージと配線基板とを
両者の熱膨張係数の差を補償するような接着剤で接着で
きるため、接続信頼性を向上できるという効果がある。
ッドを追加したため、半導体パッケージと配線基板とを
両者の熱膨張係数の差を補償するような接着剤で接着で
きるため、接続信頼性を向上できるという効果がある。
【図1】(a),(b)は本発明の一実施形態を示す平
面図および側面図である。
面図および側面図である。
【図2】従来の一例を示す断面図である。
【図3】(a),(b)は従来の一使用例を示す平面図
および側面図である。
および側面図である。
1 接着用パッド 2 はんだボール 3 半導体パッケージ 5 接着剤 7 配線基板 8 配線基板側接着剤塗布用パッド
Claims (2)
- 【請求項1】 BGA半田付けパッドに装着された複数
のはんだボールと、前記BGA半田付けパッドに設けら
れ配線基板に半導体パッケージを機械的に固定するため
の複数の接着用パッドとを含むことを特徴とする半導体
パッケージ。 - 【請求項2】 前記接着用パッドが前記半導体パッケー
ジのBGA半田付けパッド面がある底面の四隅に設けら
れた請求項1記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25074297A JPH1197569A (ja) | 1997-09-16 | 1997-09-16 | 半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25074297A JPH1197569A (ja) | 1997-09-16 | 1997-09-16 | 半導体パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1197569A true JPH1197569A (ja) | 1999-04-09 |
Family
ID=17212372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25074297A Pending JPH1197569A (ja) | 1997-09-16 | 1997-09-16 | 半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1197569A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6724076B1 (en) | 1999-11-15 | 2004-04-20 | Infineon Technologies Ag | Package for a semiconductor chip |
DE10347320A1 (de) * | 2003-10-08 | 2005-05-19 | Infineon Technologies Ag | Anordnung eines auf einem Substrat aufbauenden Chip-Packages und Substrat zur Herstellung desselben |
JP2006294656A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
DE102007045630A1 (de) * | 2007-09-25 | 2009-04-09 | Siemens Home And Office Communication Devices Gmbh & Co. Kg | Verfahren und Anordnung zum Sicherstellen einer Vibrationsfestigkeit |
WO2022054411A1 (ja) * | 2020-09-09 | 2022-03-17 | ソニーセミコンダクタソリューションズ株式会社 | 面発光レーザ装置、電子機器及び面発光レーザ装置の製造方法 |
-
1997
- 1997-09-16 JP JP25074297A patent/JPH1197569A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6724076B1 (en) | 1999-11-15 | 2004-04-20 | Infineon Technologies Ag | Package for a semiconductor chip |
DE10347320A1 (de) * | 2003-10-08 | 2005-05-19 | Infineon Technologies Ag | Anordnung eines auf einem Substrat aufbauenden Chip-Packages und Substrat zur Herstellung desselben |
JP2006294656A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4562579B2 (ja) * | 2005-04-06 | 2010-10-13 | パナソニック株式会社 | 半導体装置 |
DE102007045630A1 (de) * | 2007-09-25 | 2009-04-09 | Siemens Home And Office Communication Devices Gmbh & Co. Kg | Verfahren und Anordnung zum Sicherstellen einer Vibrationsfestigkeit |
WO2022054411A1 (ja) * | 2020-09-09 | 2022-03-17 | ソニーセミコンダクタソリューションズ株式会社 | 面発光レーザ装置、電子機器及び面発光レーザ装置の製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |