JP2011003842A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】有機半導体材料からなる半導体層のパターンをその端部での突起の発生を抑制しつつ、高精細に形成することができる薄膜トランジスタの製造方法を提供する。
【解決手段】基板１１上にゲート電極１２、ゲート絶縁膜１３および撥液層１７を形成する。撥液層１７に開口１７Ａ（第１開口）を形成すると共にゲート絶縁膜１３に同じ大きさの窪み１８を形成したのち、開口１７Ａを拡幅して開口１７Ｂ（第２開口）を形成する。これら窪み１８および開口１７Ｂ内に液体状の有機半導体からなる半導体層１４を形成し、この半導体層１４を乾燥させる。半導体層１４の端部近傍が相対的に薄くなることにより、乾燥工程での突起の発生を抑制することができ、ソース・ ドレイン電極の断線を防止できる。
【選択図】図６

Description

本発明は、有機半導体材料からなる半導体層を有する薄膜トランジスタおよびその製造方法に関する。

近年、フレキシブルなフィルムディスプレイへの応用を進めるために、有機物半導体材料からなる半導体層（チャネル層）を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）の開発が盛んに行われている。

アモルファスシリコンやポリシリコンを用いたＴＦＴでは、真空成膜法によって基板全体に成膜された膜をフォトリソグラフィー法によってエッチングして使用しており、これがコスト高の要因となっていた。有機半導体を用いると、半導体層を液体として扱うことが可能であり、印刷などの低コストプロセスを利用できるため、コストを大幅に低減できる。液体半導体の印刷方法としては、インクジェット法やスクリーン印刷法、インクスライド法などが挙げられる。

インクジェット法では、表面がフッ素化されたバンク（土手）と呼ばれる撥液性の構造物をゲート絶縁膜上に形成し、微細なパターニングを補助する方法が知られている（特許文献１参照）。

特開２００６−１６７６９６号公報 特開２００７−２５０８４２号公報

ところが、実際には上記のインクジェット法などでは、高精細なパターンを精度よく形成することが困難であった。半導体のパターン形状を良好とするには、バンク部分の内側のゲート絶縁膜に対して液体状の有機半導体の濡れ性が十分によい必要があり、さらに表面張力が乾燥・アニール工程に渡って低く保たれている必要がある。でなければ有機半導体のパターン端部の形状が不鮮明となり、所望の形状を得ることができない。これに対して、特許文献２ではゲート絶縁膜の一部を変形させて窪みを形成し、この窪み部分に有機半導体層を形成することにより、良好なパターン形状を得る技術が開示されている。

しかしながら、このようにゲート絶縁膜に窪み部分を形成し、この窪み部分に有機半導体層を形成した場合、有機半導体層の乾燥工程において、その有機半導体層の端部（周縁部分）に突起が発生し、その上に形成されるソース・ドレイン電極の断線を引き起こすという問題がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、有機半導体材料からなる半導体層のパターンを、その端部での突起の発生を抑制しつつ高精細に形成することができる薄膜トランジスタの製造方法および薄膜トランジスタを提供することにある。

本発明の第１の薄膜トランジスタの製造方法は、ボトムゲート型の薄膜トランジスタを製造するためのものであり、以下の工程を備えている。
（Ａ１）基板上にゲート電極およびゲート絶縁膜をこの順に形成する工程
（Ｂ１）ゲート絶縁膜上に撥液層を形成した後、撥液層に第１開口を形成すると共に、ゲート絶縁膜に第１開口と同じ大きさの窪みを形成する工程
（Ｃ１）撥液層の第１開口を拡幅して第２開口を形成する工程
（Ｄ１）ゲート絶縁膜の窪みおよび撥液層の第２開口内に有機半導体からなる半導体層を形成する工程
（Ｅ１）半導体層を乾燥させた後、撥液層を除去する工程
（Ｆ１）撥液層を除去した後、半導体層に接するように一対のソース・ ドレイン電極を形成する工程

本発明の第２の薄膜トランジスタの製造方法は、トップゲート型の薄膜トランジスタを製造するためのものであり、以下の工程を備えている。
（Ａ２）基板上に絶縁材料からなるバッファ層を形成する工程
（Ｂ２）バッファ層上に撥液層を形成した後、撥液層に第１開口を形成すると共に、バッファ層に第１開口と同じ大きさの窪みを形成する工程
（Ｃ２）撥液層の第１開口を拡幅して第２開口を形成する工程
（Ｄ２）バッファ層の窪みおよび撥液層の第２開口内に有機半導体からなる半導体層を形成する工程
（Ｅ２）半導体層を乾燥させた後、撥液層を除去する工程
（Ｆ２）撥液層を除去した後、バッファ層および半導体層上にゲート絶縁膜を形成する工程
（Ｇ２）ゲート絶縁膜に半導体層に達する一対の貫通孔を形成した後、貫通孔を介して半導体層に接するように一対のソース・ ドレイン電極を形成する工程

本発明の第１または第２の薄膜トランジスタの製造方法では、ゲート絶縁膜（またはバッファ層）上に撥液層が形成された後、ゲート絶縁膜（またはバッファ層）に窪みが形成されると共に、撥液層の開口（第１開口）が窪みより大きくなる（第２開口）。従って、その後に形成される半導体層の厚みが、内側領域が厚く、端部近傍（周縁部分）では相対的に薄くなる。また、窪みの側面および底面と窪みの周囲の第２開口内の領域がゲート絶縁膜（またはバッファ層）による親液性領域、その他の領域が撥液層による撥液性領域となる。よって、親液性領域の平面形状に対応した半導体層のパターンが形成されると共に、半導体層の乾燥工程において、半導体層の端部での突起の発生が抑制される。

本発明の薄膜トランジスタは上記本発明の方法により形成されたものである。すなわち、基板上に設けたゲート電極と、有機半導体により形成されると共に、チャネル領域を構成する半導体層と、ゲート電極と半導体層との間のゲート絶縁膜と、半導体層に電気的に接続された一対のソース・ ドレイン電極とを備えており、半導体層の基板側の面の端部近傍を除く内側領域に、基板側に向けて突出する突部を有している。

より具体的に、本発明の薄膜トランジスタがボトムゲート型である場合には、基板の側から順にゲート電極、ゲート絶縁膜および半導体層が設けられると共に、ゲート絶縁膜の半導体層との対向部分に窪みが設けられ、窪み内に半導体層の突部が設けられる。トップゲート型である場合には、基板の側から順にバッファ層、半導体層、ゲート絶縁膜およびゲート電極が設けられると共に、バッファ層の半導体層との対向部分に窪みが設けられ、窪み内に半導体層の突部が設けられる。

本発明の薄膜トランジスタの製造方法では、ゲート絶縁膜（またはバッファ層）上に撥液層を形成した後、ゲート絶縁膜（またはバッファ層）に窪みを形成すると共に、撥液層の開口（第１開口）を窪みより大きくするようにした（第２開口）。よって、その後に形成される半導体層の厚みを、内側領域が厚く、端部近傍では相対的に薄くなるようにすることができる。よって、半導体層として親液性領域の平面形状に対応したパターンが形成されると共に、半導体層の乾燥工程において、半導体層の端部での突起の発生が抑制される。これにより半導体層上に形成されるソース・ドレンイン電極の断線が防止され、優れたスイッチング特性を得ることができると共に、歩留まりを向上させることが可能となる。

本発明の第１の実施の形態に係る薄膜トランジスタの断面図である。 薄膜トランジスタの半導体層の底面から見た構造を表す図である。 比較例としての薄膜トランジスタの断面図である。 親液性領域の高さと突起の高さとの関係を表す特性図である。 図１の薄膜トランジスタの製造方法の一工程を表す断面図である。 図２に続く工程を表す断面図である。 図３に続く工程を表す断面図である。 本発明の第２の実施の形態に係る薄膜トランジスタの断面図である。 図８の薄膜トランジスタの製造方法の一工程を表す断面図である。 図９に続く工程を表す断面図である。 変形例１に係る薄膜トランジスタの断面図である。 変形例２に係る撥液層の形成方法を表す断面図である。 変形例３に係る撥液層の形成方法を表す断面図である。 表示装置の構成例を表す図である。 図１０に示した画素駆動回路の一例を表す等価回路図である。 上記表示装置を含むモジュールの概略構成を表す平面図である。 上記表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

以下、本発明の実施の形態について図面を参照して説明する。説明の順序は以下の通りである。
１．第１の実施の形態
（１−１）ボトムゲート型薄膜トランジスタ
（１−２）ボトムゲート型薄膜トランジスタの製造方法
２．第２の実施の形態
（２−１）トップゲート型薄膜トランジスタ
（２−２）トップゲート型薄膜トランジスタの製造方法

［１．第１の実施の形態］
（１−１）ボトムゲート型薄膜トランジスタ
図１は本発明の第１の実施の形態に係るボトムゲート型薄膜トランジスタ（ＴＦＴ）１の断面構成を表したものである。このＴＦＴ１は、基板１１上にゲート電極１２、ゲート絶縁膜１３、チャネル層１４Ａを含む半導体層１４、ソース・ ドレイン電極１５（１５Ａ，１５Ｂ）および保護膜１６を備えたものである。

基板１０は例えばガラス基板であるが、その他、合成石英、シリコン、金属、樹脂または樹脂フィルムなどの材料からなる基板でもよい。

ゲート電極１２は、ＴＦＴ１に印加されるゲート電圧によりチャネル層１４Ａ中の電子密度を制御するものであり、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）またはアルミニウム（Ａｌ）などの金属により形成されている。

ゲート絶縁膜１３は例えばシリコン（Ｓｉ）を含む絶縁膜材料により形成されている。このゲート絶縁膜１３はゲート電極１２を覆うものであり、ここでは窒化シリコン（ＳｉＮｘ）をからなるゲート絶縁膜１３がゲート電極１２上を含む基板１１１の表面全体に渡って形成されている。ゲート電極１２に対向するゲート絶縁膜１３の上面の領域には断面が矩形状の窪み１８が設けられている。この窪み１８の深さＨは例えば２００ｎｍであるが、これに限らず１０〜１０００ｎｍの範囲内であればよい。

半導体層１４に含まれるチャネル層１４Ａは窪み１８を含めてその周辺領域を覆うように形成されている。チャネル層１４Ａはゲート絶縁膜１３を間にしてゲート電極１２に対応する位置にある。チャネル層１４Ａの上にはコンタクト層１４Ｂが設けられている。コンタクト層１４Ｂはエッチングにより左右２つの領域に分離されており、それぞれソース・ ドレイン電極１５Ａ，１５Ｂが電気的に接続されている。チャネル層１４Ａのうちソース・ ドレイン電極１５Ａ，１５Ｂ間がチャネル領域１４Ｃとなる。

チャネル層１４Ａは液体状の有機半導体材料を例えばインクスライド法により層状に塗布形成したのち乾燥させたものである。有機半導体材料としては、例えばシクロペンタシラン（ＣＰＳ）を含む液体状のシリコン材料が用いられるが、これに限るものではない。

コンタクト層１４Ｂは、例えばリン（Ｐ）ドープのアモルファスシリコンなどを用いて形成される。なお、ここではチャネル層１４Ａとコンタクト層１４Ｂを積層して半導体層１４としたが、チャネル層１４Ａおよびコンタクト層１４Ｂは同じ層中に形成してもよい。

半導体層１４のチャネル層１４Ａが窪み１８内にも含まれることにより、本実施の形態では、半導体層１４の基板１１側の面（底面）の内側領域が基板１１側に突出する突部１４ａとなっている。ここに「内側領域」とは、半導体層１４の底面のうち端部近傍を除く領域をいい、「端部近傍」とは、半導体層１４の端面から一定の距離、具体的には例えば端面から内側に１μｍ〜５μｍ幅の領域を指す。このように内側領域に突部１４ａを設けるのは、後述の半導体層１４の乾燥工程での、半導体層１４の端部における突起の発生を抑制し、ソース・ドレイン領域１５Ａ，１５Ｂの断線を防止するためである。よって、ここでの「端部近傍」としては、半導体層１４の底面のうち少なくともソース・ドレイン領域１５Ａ，１５Ｂの接触領域に対向する領域を含めばよい。すなわち「端部近傍」は半導体層１４の底面の周縁部の一部としてもよく、勿論全周にわたるものとしてもよい。

図２は半導体層１４を底面から見た状態を表したものである。ここでは、矩形状の半導体層１４の底面の内側領域に同じく矩形状の突部１４ａを有するものである。このような突部１４ａ（言い換えればゲート絶縁膜１３の窪み１８）を形成することにより、半導体層１４の厚みを、内側領域が厚く、端部近傍（周縁部分）では相対的に薄くなるようにしている。これにより本実施の形態では、半導体層１４の乾燥工程において、半導体層１４の端部で突起が発生することを抑制するものである。詳細については後述する。

ソース・ ドレイン電極１５（１５Ａ，１５Ｂ）は、ゲート絶縁膜１３上に半導体層１４の一部（チャネル層１４Ａ）と接するよう設けられている。ソース・ドレイン電極１５Ａ, １５Ｂは例えばクロム（Ｃｒ）を用いて形成されるが、その他にモリブデン（Ｍｏ），アルミニウム（Ａｌ），チタン（Ｔｉ）等の金属あるいはそれらの多層膜により構成してもよい。

保護膜１６は、例えば上記ゲート絶縁膜１３と同一材料を用いてソース・ ドレイン電極１５Ａ，１５Ｂおよびチャネル領域１４Ｃ上に成膜されたものである。

このような構成を有する本実施の形態のＴＦＴ１では、親液性のゲート絶縁膜１３に窪み１８が設けられ、チャネル層１４Ａを含む半導体層１４がこの窪み１８内およびその周辺領域に形成されている。そのため、窪み１８およびその周辺領域からなる親液性領域での表面張力の働きをパターン形状の形成に役立てることができ、製造歩留りが向上すると共に、膜厚分布の均一性が向上する。

ここで、窪み１８内にのみ半導体層を形成した場合を比較例として、本実施の形態による半導体層１４の端部での突起発生の抑制効果を説明する。

この種のＴＦＴの製造過程では、液体状の有機半導体を形成した後に乾燥工程（焼成工程）が施されるが、このとき窪み１８内にのみ半導体層を形成した比較例の場合には、窪み１８の端部近傍に突起が生ずることが、本発明者らの実験により明らかとなった。この突起は半導体層１４の上部にソース・ドレイン電極を形成する際に断線の原因となる。

具体的に、ゲート絶縁膜１３に形成される窪み１８の形状と半導体層１４の乾燥プロセスとの関係について図３および図４を参照しつつ説明する。

液体状の有機半導体材料のパターン形状を良好にするためには、図３（Ａ）に示したように半導体層１４の形成工程において、ゲート絶縁膜１３上に土手として表面がフッ素化された撥液層１７が形成される。その後、撥液層１７のエッチングを行い開口１７Ａを形成すると共に、ゲート絶縁膜１３のエッチングを行うことにより窪み１８を形成する。この窪み１８の側面および底面はゲート絶縁膜１３による親液性領域となる。ここで「撥液」とは液体半導体材料との親和性が低いことをいい、例えば表面自由エネルギーが３０ｍＪ／ｍ² 以下のことをいう。これに対して、Ｓｉを含む絶縁膜材料により形成されたゲート絶縁膜１３は、撥液層１７よりも液体半導体材料よりも親和性が高く、例えば表面自由エネルギーが５０ｍＪ／ｍ²以上である。従ってゲート絶電膜１３は液体半導体材料に対して親液性である。

このように窪み１８の底面および側面に親液性領域、窪み１８の周囲に撥液性領域を設けることによって、窪み１８の平面形状に対応した高精度な液体半導体材料のパターンが形成される。因みに、インクスライド法では窪み１８の親液性領域の側面の高さは、高いほうがパターニング特性を向上させることができる。しかし、親液性領域の側面を高くする（すなわち窪み内の半導体層を厚くする）ことによって、図３（Ｂ）に示したように半導体層１４の端部に突起１９が発生する。

図４は、窪み１８の深さ（親液性領域の高さ）と半導体層１４の端部に生じる突起１９の高さとの関係を表したものである。この図から、親液性領域の高さが高くなるに従って半導体層１４の端面に生じる突起１９の高さが高くなる傾向があることがわかる。これは、一般に「コーヒー染み」現象として知られる現象に起因している。すなわち窪み１８に塗布した液体半導体は、この乾燥過程において、その端部における乾燥が速く、その結果未乾燥の液体半導体が外周方向へ流動する。流動した液体半導体はすでに固化した半導体表面を覆うように流動するため親液性領域の高さ（窪みの深さ）を超え、撥液性領域にまで厚膜化する。これにより突起１９が発生し、この突起１９が半導体層１４の上部にソース・ドレイン電極１５Ａ, １５Ｂを形成する際に断線の原因となる。

これに対して本実施の形態では、このような突起１９の発生を効果的に抑制しつつ良好なパターニング形状を実現できるものである。すなわち上記のように親液性領域の厚みが厚くなるに従って半導体層１４の端部に生じる突起が高くなる傾向に鑑み、半導体層１４に対向するゲート絶縁膜１３の厚みを半導体層１４の内側領域で薄く、端部近傍において相対的に厚くしたものである。言い換えれば、窪み１８を、比較例が半導体層１４の底面の全体に対向する位置に設けるのに対し、本実施の形態では半導体層１４の内側領域に対向する位置にのみ形成するようにしたものである。これにより本実施の形態では、乾燥工程においての突起の発生を抑制しつつ、液体半導体材料を良好にパターニングすることが可能となる。

（１−２）ボトムゲート型薄膜トランジスタの製造方法
以下、図５〜図７を参照してＴＦＴ１の製造方法を具体的に説明する。

まず、図５（Ａ）に示したように、ガラス基板１１上に、例えば厚さ２００ｎｍのクロムよりなるゲート電極１２を形成する。具体的には、ガラス基板１１の一面に、例えばスパッタリング法により厚さ２００ｎｍのクロムよりなる膜を形成し、そののち、例えばフォトリソグラフィ法およびエッチング法を用いてクロムよりなる膜を所定の形状（島状）にする。

続いて、ガラス基板１１上にゲート電極１２を覆うように、例えばプラズマＣＶＤ法により窒化シリコン（ＳｉＮｘ）からなる厚さ５００ｎｍのゲート絶縁膜１３を形成する（図５（Ｂ））。次いで、ゲート絶縁膜１３上に、例えばＣＹＴＯＰなどのフッ素樹脂からなる厚さ３００ｎｍの撥液層１７を形成した後、酸素プラズマによる反応性イオンエッチング（ＲＩＥ）によって撥液層１７の表面を粗化する（図５（Ｃ））。

次いで、撥液層１７上に、ゲート電極１２に対応する開口を有するレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクにした、例えば酸素プラズマによる反応性イオンエッチングによって、撥液層１７を選択的に除去する。これにより撥液層１７にゲート電極１２と対向した開口１７Ａ（第１開口）が形成され、この開口１７Ａ内にゲート絶縁膜１３の表面が露出する（図５（Ｄ））。

続いて、同じレジストパターンをマスクにした、ＣＦ₄、酸素およびアルゴンからなるプラズマによってゲート絶縁膜１３を例えば２００ｎｍの深さまで除去することにより窪み１８を形成する（図６（Ａ））。その後、レジストパターンを除去したのち、撥液層１７の粗化された上面の撥水性を回復させるために、撥液層１７に対して加熱処理（例えば１５０℃程度、１０分間）を施す。これにより窪み１８の底面および側壁に対応する領域に親液性領域Ａ、窪み１８を取り囲む領域に撥液層１７からなる撥水性領域Ｂがそれぞれ形成された構造となる。

続いて、撥液層１７の開口１７Ａの大きさを窪み１８よりも大きくし、ゲート絶縁膜１３の窪み１８の周囲を露出させ、親液性領域Ａを拡げる（図６（Ｂ））。具体的には開口１７Ａよりも大きな開口を有するレジストパターンを用いる以外は上記撥液層１７に開口１７Ａを形成する工程と同様の手順を経ることにより、開口１７Ａよりも大きな開口１７Ｂ（第２開口）を形成する。開口１７Ｂの大きさは、例えば窪み１８の端部から横方向に１μｍ以上、好ましくは５μｍだけ拡がった大きさとする。この後、レジストパターンを除去し、加熱処理（例えば１５０℃程度、１０分間）を施して撥液層１７の粗化された上面の撥水性を回復させる。

次に、撥液層１７により囲まれた窪み１８および開口１７Ｂ内に半導体層１４（チャネル層１４Ａ，コンタクト層１４Ｂ）を形成する（図６（Ｃ））。具体的には、例えば液体半導体材料としてシクロペンタシラン（ＣＰＳ）を用い、波長３６５ｎｍの紫外線を照射して分子量を５０００〜１００００００の範囲に調整する。このＣＰＳを濃度３０重量％になるように希釈したＣＰＳモノマー溶液を用いて印刷する。印刷方法としては例えばインクスライド法を用いる。このとき液体半導体は、撥液層１７に接する領域でははじかれて殆ど取り除かれ、ゲート絶縁膜１３が露出した窪み１８およびその周辺領域を含む親液性領域Ａに塗布されることになる。

以上の工程を経て、窪み１８およびその周辺領域を含む親液性領域Ａの平面形状に対応した液体シリコン材料のパターンが形成される。この後、例えば４００℃の温度で１時間の乾燥処理を施すことにより、厚さ２００ｎｍのアモルファスシリコンからなるチャネル層１４Ａが形成される。続いて、チャネル層１４Ａ上に、例えばプラズマＣＶＤ法によりリンがドープされたアモルファスシリコンからなる厚さ５０ｎｍのコンタクト層１４Ｂを形成する。そののち酸素プラズマによる反応性イオンエッチングによって撥液層１７を除去する。

続いて、コンタクト層１４Ｂの周縁部およびゲート絶縁膜１３を覆うように一対のソース・ドレイン電極１５（１５Ａ，１５Ｂ）を形成する。具体的には、コンタクト層１４Ｂおよびゲート絶縁膜１３の全体を覆うように、スパッタリング法により厚さ２００ｎｍのクロム膜を形成し、その後、例えばフォトリソグラフィ法およびエッチング法を用いてクロム膜に開口を形成し、コンタクト層１４Ｂを露出させる（図７（Ａ））。次に、ソース・ドレイン電極１５の間に露出したコンタクト層１４Ｂを、ＣＦ₄、酸素およびアルゴンからなるプラズマによって除去することによりチャネル領域１４Ｃを形成する（図７（Ｂ））。

続いて、ソース・ドレイン電極１５およびチャネル領域１９上に保護膜１６を形成する（図７（Ｃ））。具体的には、例えばプラズマＣＶＤ方によりＳｉＮｘからなる厚さ３００ｎｍのＳｉＮｘ膜を形成する。この後、例えばフォトリソグラフィ法およびドライエッチング法を用いてＳｉＮｘ膜を所定の形状とする。これにより図１に示したボトムゲート型のＴＦＴ１が完成する。

このように本実施の形態では、ゲート絶縁膜１３のゲート電極１２に対向する位置に窪み１８を設けると共に、この窪み１８およびその周辺領域を含む領域に親液性領域Ａ、この親液性領域Ａを取り囲む領域に撥液層１７からなる撥液性領域Ｂをそれぞれ形成した。これにより、窪み１８を含む親液性領域Ａの平面形状に対応して、半導体層１４のパターンを高精度に形成することができる。

加えて、本実施の形態では、ゲート絶縁膜１３の窪み１８を半導体層１４の内側領域に対向する領域に設け、乾燥過程（図６（Ｃ））における半導体層１４の厚みを内側領域で厚く、端部近傍（周縁部分）で相対的に薄くしている。その結果、チャネル層１４Ａの端部近傍での突起の発生を抑制することが可能となる。よって、半導体層１４上に形成されるソース・ドレンイン電極１５Ａ，１５Ｂの断線が防止され、優れたスイッチング特性を有するＴＦＴ１を得ることができると共に、歩留まりを向上させることが可能となる。因みに、上記ＴＦＴ１は、移動度が０．０１ｃｍ／Ｖｓ，オン／オフ比が１０⁷である良好なスイッチング特性を示した。

次に、第２の実施の形態として、トップゲート型ＴＦＴおよびその製造方法について説明するが、上記実施の形態と同一構成部分については同一符号を付してその説明は省略する。

［２．第２の実施の形態］
（２−１）トップゲート型薄膜トランジスタ
本実施の形態のトップゲート型のＴＦＴ２は、図８に示したように基板１１上にバッファ層（絶縁膜）２０、半導体層１４、ゲート絶縁膜１３、一対のソース・ドレイン電極１５（１５Ａ，１５Ｂ）およびゲート電極１２をこの順に備えたものである。ここで、ソース・ドレイン電極１５Ａ，１５Ｂはゲート絶縁膜１３を貫通し半導体層１４のコンタクト層１４Ｂに接している。バッファ層２０は例えば第１の実施の形態におけるゲート絶縁膜１３と同じ材料により形成されている。

このＴＦＴ２においては、窪み１８は半導体層１４の下のバッファ層２０に設けられており、半導体層１４の底面の内側領域が基板１１側に突出する突部１４ａとなっている。これにより、本実施の形態においても、窪み１８およびその周辺領域を含む領域が親液性領域Ａ、この親液性領域Ａを取り囲む領域が撥液層１７からなる撥液性領域Ｂとなる。よって、親液性領域Ａの平面形状に対応した半導体層１４のパターンを高精度に形成することができると共に、乾燥工程でのチャネル層１４Ａの端部近傍での突起の発生を抑制することが可能となる。

（２−２）トップゲート型薄膜トランジスタの製造方法
まず、図９（Ａ）に示したように、ガラスよりなる基板１１上に例えばスパッタ法により、例えば上記ゲート絶縁膜１３と同様の材料からなる膜厚５００ｎｍのバッファ層２０を形成する。次に、バッファ層２０上に、例えばＣＹＴＯＰなどのフッ素樹脂からなる厚さ３００ｎｍの撥液層１７を形成した後、酸素プラズマによる反応性イオンエッチングによって撥液層１７の表面を粗化する。

次いで、撥液層１７上に、後述のゲート電極１２に対応する開口を有するレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクにした、例えば酸素プラズマによる反応性イオンエッチングによって、撥液層１７を選択的に除去する。これにより撥液層１７にゲート電極１２と対向した開口１７Ａが形成され、この開口１７Ａ内にバッファ層２０の表面が露出する（図９（Ｂ））。

続いて、同じくレジストパターンをマスクにした、ＣＦ₄、酸素およびアルゴンからなるプラズマによってバッファ層２０を例えば２００ｎｍの深さまで除去することによりバッファ層２０に窪み１８を形成する。その後、レジストパターンを除去したのち、撥液層１７の粗化された上面の撥水性を回復させるために、撥液層１７に対して加熱処理（例えば１５０℃程度、１０分間）を施す。これにより窪み１８の底面および側壁に対応する領域に親液性領域Ａ、窪み１８を取り囲む領域に撥液層１７からなる撥水性領域Ｂがそれぞれ形成された構造となる（図９（Ｃ））。

続いて、撥液層１７の開口１７Ａの大きさを窪み１８よりも大きくし、バッファ層２０の窪み１８の周囲を露出させ、親液性領域Ａを拡げる（図１０（Ａ））。具体的には開口１７Ａよりも大きな開口を有するレジストパターンを用いる以外は上記撥液層１７に開口１７Ａを形成する工程と同様の手順を経ることにより、開口１７Ａよりも大きな開口１７Ｂを形成する。開口１７Ｂの大きさは、例えば窪み１８の端部から横方向に１μｍ以上、好ましくは５μｍだけ拡がった大きさとする。この後、レジストパターンを除去し、加熱処理（例えば１５０℃程度、１０分間）を施して撥液層１７の粗化された上面の撥水性を回復させる。

次に、第１の実施の形態と同様の材料およびプロセスを経て、窪み１８および開口１７Ｂ内に半導体層１４（チャネル層１４Ａ，コンタクト層１４Ｂ）を形成する（図１０（Ｂ））。

以上の工程を経て、窪み１８およびその周辺領域を含む親液性領域Ａの平面形状に対応した液体シリコン材料のパターンが形成される。この後、例えば４００℃の温度で１時間の加熱処理を施すことにより、厚さ２００ｎｍのアモルファスシリコンからなるチャネル層１４Ａが形成される。

続いて、チャネル層１４Ａ上に、例えばプラズマＣＶＤ法によりリンがドープされたアモルファスシリコンからなる厚さ５０ｎｍのコンタクト層１４Ｂを形成する。そののち酸素プラズマによる反応性イオンエッチングによって撥液層１７を除去する。

続いて、半導体層１４およびバッファ層２０の上にゲート絶縁膜１３を形成した後、このゲート絶縁膜１３に半導体層１４のコンタクト層１４Ｂに達する一対の貫通孔１３ａ，１３ｂを形成する。続いて、これら貫通孔１３ａ，１３ｂを介してコンタクト層１４Ｂと電気的に接続されるよう一対のソース・ドレイン電極１５（１５Ａ，１５Ｂ）を形成する。次に、ゲート絶縁膜１３上の半導体層１４に対向する領域にゲート電極１２を形成することにより、図９に示したトップゲート型のＴＦＴ２が完成する。

本実施の形態では、窪み１８をバッファ層２０に設けることを除いて第１の実施の形態と同様に、ゲート電極１２に対応する位置に窪み１８を設けると共に、この窪み１８およびその周辺領域を含む領域に親液性領域Ａ、この親液性領域Ａを取り囲む領域に撥液層１７からなる撥液性領域Ｂをそれぞれ形成した。これにより、窪み１８を含む親液性領域Ａの平面形状に対応した半導体層１４のパターンを高精度に形成することができる。

加えて、バッファ層２０の窪み１８を半導体層１４の内側領域に対応する領域に設け、乾燥過程（図１０（Ｂ））での半導体層１４の厚みを内側領域で厚く、端部近傍（周縁部分）で相対的に薄くするようにしたので、第１の実施の形態と同様に、チャネル層１４Ａの端部近傍での突起の発生を抑制することが可能となる。よってソース・ドレンイン電極１５Ａ，１５Ｂの断線が防止され、優れたスイッチング特性を有するＴＦＴ２を得ることができると共に、歩留まりを向上させることが可能となる。

以上、第１，第２の実施の形態を挙げて本発明の薄膜トランジスタについて説明したが、本発明は上記実施の形態に限定されるものではなく、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。例えば、半導体層１４の突部１４ａの形状、言い換えれば，ゲート絶縁膜１３またはバッファ層２０に設ける窪み１８の形状は、断面矩形状のものに限らず、図１１（Ａ），（Ｂ）に示したようにしてもよい。

すなわち、ゲート絶縁膜１３（図１１（Ａ））、バッファ層２０（図１１（Ｂ））の各窪み１８の端部近傍に１または２以上の段差２２を設けるものである。これにより半導体層１４の突部１４ａの形状も端部近傍に段差を有するものとなる。このようにすることで、より高精細な半導体層１４のパターンを形成することが可能になる。

また、窪み１８の形成方法としては、上述のようなエッチング法に限らず、図１２（Ａ）〜（Ｄ）に示したようにエンボス法を用いて形成することも可能である。具体的には、ゲート絶縁膜１３上に撥液層１７を形成し、加熱した多段式のモールド２３を押圧させることにより撥液層１７に凹凸を形成する。次いで、不要な残渣をドライエッチングにより除去した後、撥液層１７をマスクとしてゲート絶縁膜１３をＲＩＥによるエッチングにより窪み１８を形成する。

更にまた、図１３（Ａ）〜（Ｄ）に示したようにゲート絶縁膜１３上の撥液層１７上にレジスト層２４を形成し、加熱した多段式のモールド２３を押圧させてレジスト層２４に凹凸を形成する。次に、この凹凸を有するレジスト層２４をマスクとして撥液層１７およびゲート絶縁膜１３を順にＲＩＥによるエッチングにより、任意の段差を有する窪み１８を形成する。

以下、上記ＴＦＴ１（ＴＦＴ２）の適用例について説明する。

図１４は極薄型の有機発光カラーディスプレイとして用いられる表示装置の構成を表すものである。この表示装置は、例えば、後述するＴＦＴ基板１に、表示素子として後述する複数の有機発光素子１０Ｒ，１０Ｇ，１０Ｂよりなる画素ＰＸＬＣがマトリクス状に配置されてなる表示領域１１０を有する。この表示領域１１０の周辺には、信号部である水平セレクタ（ＨＳＥＬ）１２１と、スキャナ部であるライトスキャナ（ＷＳＣＮ）１３１および電源スキャナ（ＤＳＣＮ）１３２とが形成されている。

表示領域１１０において、列方向には信号線ＤＴＬ１０１〜１０ｎが配置され、行方向には走査線ＷＳＬ１０１〜１０ｍおよび電源ラインＤＳＬ１０１〜１０ｍが配置されている。各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、有機発光素子ＰＸＬＣ（赤色、青色および緑色のいずれか一つ（サブピクセル））を含む画素回路１４０が設けられている。各信号線ＤＴＬは、水平セレクタ１２１に接続され、この水平セレクタ１２１から信号線ＤＴＬに映像信号が供給される。各走査線ＷＳＬは、ライトスキャナ１３１に接続されている。各電源ラインＤＳＬは、電源ラインスキャナ１３２に接続されている。

図１５は、画素回路１４０の一例を表したものである。画素回路１４０は、サンプリング用トランジスタ３Ａおよび駆動用トランジスタ３Ｂと、保持容量３Ｃと、有機発光素子ＰＸＬＣよりなる発光素子３Ｄとを有するアクティブ型の駆動回路である。これらトランジスタ３Ａ，３Ｂは上記本発明のＴＦＴ１（ＴＦＴ２）により構成されている。

サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬ１０１に接続され、そのソースおよびドレインの一方が対応する信号線ＤＴＬ１０１に接続され、他方が駆動用トランジスタ３Ｂのゲートｇに接続されている。駆動用トランジスタ３Ｂは、そのドレインｄが対応する電源線ＤＳＬ１０１に接続され、ソースｓが発光素子３Ｄのアノードに接続されている。発光素子３Ｄのカソードは接地配線３Ｈに接続されている。なお、この接地配線３Ｈは全ての画素ＰＸＬＣに対して共通に配線されている。保持容量３Ｃは駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されている。

サンプリング用トランジスタ３Ａは、走査線ＷＳＬ１０１から供給される制御信号に応じて導通し、信号線ＤＴＬ１０１から供給された映像信号の信号電位をサンプリングして保持容量３Ｃに保持するものである。駆動用トランジスタ３Ｂは、第１電位にある電源線ＤＳＬ１０１から電流の供給を受け、保持容量３Ｃに保持された信号電位に応じて駆動電流を発光素子３Ｄに供給するものである。発光素子３Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。

この表示装置では、走査線ＷＳＬから供給される制御信号に応じてサンプリング用トランジスタ３Ａが導通し、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされて保持容量３Ｃに保持される。また、第１電位にある電源線ＤＳＬから駆動用トランジスタ３Ｂに電流が供給され、保持容量３Ｃに保持された信号電位に応じて、駆動電流が発光素子３Ｄ（赤色、青色および緑色の各有機発光素子）に供給される。各発光素子３Ｄは供給された駆動電流により映像信号の信号電位に応じた輝度で発光する。

（モジュールおよび適用例）
続いて表示装置の適用例について説明する。上記表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（モジュール）
例えば、図１６に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板７１および接着層６０から露出した領域２１０を設け、この露出した領域２１０に、信号線駆動回路１２０および走査線駆動回路１３０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

（適用例１）
図１７は上記表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記各実施の形態に係る表示装置により構成されている。

（適用例２）
図１８は上記表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記各実施の形態に係る表示装置により構成されている。

（適用例３）
図１９は上記表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記各実施の形態に係る表示装置により構成されている。

（適用例４）
図２０は上記表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は上記表示装置により構成されている。

（適用例５）
図２１は上記表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記表示装置により構成されている。

１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、１４…半導体層、１４Ａ…チャネル層、１４Ｂ…コンタクト層、１４ａ…突部、１５（１５Ａ，１５Ｂ）…ソース・ドレイン電極、１６…保護膜、１８…窪み、Ａ…親液性領域、Ｂ…撥液性領域

Claims (8)

1. 基板上に設けたゲート電極と、
   有機半導体により形成されると共に、チャネル領域を構成する半導体層と、
   前記ゲート電極と前記半導体層との間のゲート絶縁膜と、
   前記半導体層に電気的に接続された一対のソース・ ドレイン電極とを備え、
   前記半導体層の前記基板側の面の端部近傍を除く内側領域に、前記基板側に向けて突出する突部を有する
   薄膜トランジスタ。
2. 前記基板の側から順に前記ゲート電極、前記ゲート絶縁膜および前記半導体層が設けられると共に、前記ゲート絶縁膜の前記半導体層との対向部分に窪みが設けられ、前記窪み内に前記半導体層の突部を有する
   請求項１記載の薄膜トランジスタ。
3. 前記基板の側から順にバッファ層、前記半導体層、前記ゲート絶縁膜および前記ゲート電極が設けられると共に、前記バッファ層の前記半導体層との対向部分に窪みが設けられ、前記窪み内に前記半導体層の突部を有する
   請求項１記載の薄膜トランジスタ。
4. 前記半導体層は有機半導体からなるチャネル層の上にコンタクト層を有し、前記コンタクト領域に前記一対のソース・ ドレイン電極が接触している
   請求項２または３に記載の薄膜トランジスタ。
5. 基板上にゲート電極およびゲート絶縁膜をこの順に形成する工程と、
   前記ゲート絶縁膜上に撥液層を形成した後、前記撥液層に第１開口を形成すると共に、前記ゲート絶縁膜に第１開口と同じ大きさの窪みを形成する工程と、
   前記撥液層の第１開口を拡幅して第２開口を形成する工程と、
   前記ゲート絶縁膜の窪みおよび前記撥液層の第２開口内に液体状の有機半導体からなる半導体層を形成する工程と、
   前記半導体層を乾燥させた後、前記撥液層を除去する工程と、
   前記撥液層を除去した後、前記半導体層に接するように一対のソース・ ドレイン電極を形成する工程と
   を含む薄膜トランジスタの製造方法。
6. 基板上に絶縁材料からなるバッファ層を形成する工程と、
   前記バッファ層上に撥液層を形成した後、前記撥液層に第１開口を形成すると共に、前記バッファ層に第１開口と同じ大きさの窪みを形成する工程と、
   前記撥液層の第１開口を拡幅して第２開口を形成する工程と、
   前記バッファ層の窪みおよび前記撥液層の第２開口内に液体状の有機半導体からなる半導体層を形成する工程と、
   前記半導体層を乾燥させた後、前記撥液層を除去する工程と、
   前記撥液層を除去した後、前記バッファ層および半導体層上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜に前記半導体層に達する一対の貫通孔を形成した後、前記貫通孔を介して前記半導体層に接するように一対のソース・ ドレイン電極を形成する工程と
   を含む薄膜トランジスタの製造方法。
7. 前記撥液層に形成する第２開口の第１開口からの拡幅量を１μｍ以上とする、請求項５または請求項６に記載の薄膜トランジスタの製造方法。
8. 前記撥液層を塗布可能なフッ素樹脂により形成する、請求項５または請求項６に記載の薄膜トランジスタの製造方法。

Images