JPWO2016067591A1 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
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Abstract
トランジスタ特性の均一性が高い薄膜トランジスタアレイを提供する。ゲート絶縁層上に形成されたソース電極およびドレイン電極と、ゲート絶縁層上であってソース電極およびドレイン電極の間に形成された半導体層とを含む複数の薄膜トランジスタを基板上にマトリクス状に配置した薄膜トランジスタアレイであって、半導体層は、複数の薄膜トランジスタにまたがりストライプ形状に形成され、ストライプの長軸方向とトランジスタのチャネル幅方向が一致しており、ストライプの短軸方向の断面膜厚形状において膜厚が半導体ストライプの中央から外側に向かって徐々に薄くなっている形状である。
Description
本発明は、薄膜トランジスタアレイおよびその製造方法に関する。
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。
現在半導体材料の主流はシリコン系であり、製造方法としてはフォトリソグラフィーを用いたものが一般的である。
近年、印刷技術を用いて電子部材を製造するプリンタブルエレクトロニクスが注目されている。印刷技術を用いることで、フォトリソグラフィーよりも装置や製造コストが下がり、真空や高温を必要としないことからプラスチック基板が利用できるなどのメリットが挙げられる。また、印刷法は材料利用効率が高いこと、現像やエッチング工程を用いないために廃液が少ないなどの特長を有し、環境負荷が少ないプロセスであると言える。
しかしながら、印刷法はフォトリソグラフィーと比較してパターン内の膜厚均一性が低いことが多い。例えば特許文献１のようにトランジスタにおける半導体層を印刷法で形成する場合、特許文献１に記載はないが、印刷条件によって様々な印刷状態を呈し、それに伴ってトランジスタ特性も様々なものが得られる。また、トランジスタアレイにおいては半導体膜厚により電流値が異なり、それぞれのトランジスタ特性の均一性が低くなる場合がある。
本発明は上記の事情を鑑みてなされたものであり、その目的は、トランジスタ特性の均一性が高い薄膜トランジスタアレイを提供することである。
上記課題を解決するための本発明の一局面は、ゲート絶縁層上に形成されたソース電極およびドレイン電極と、ゲート絶縁層上であってソース電極およびドレイン電極の間に形成された半導体層とを含む複数の薄膜トランジスタを基板上にマトリクス状に配置した薄膜トランジスタアレイであって、半導体層は、複数の薄膜トランジスタにまたがりストライプ形状に形成され、ストライプの長軸方向とトランジスタのチャネル幅方向が一致しており、ストライプの短軸方向の断面膜厚形状において膜厚が半導体ストライプの中央から外側に向かって徐々に薄くなっている形状である、薄膜トランジスタアレイである。
また、半導体層のストライプの短軸方向の断面形状は、膜厚が最も厚い部分と前記チャネル領域のチャネル長方向の中心との距離が１０μｍ以下であってもよい。
また、半導体層の膜厚が最も厚い部分の厚さが、２５ｎｍ以上１５０ｎｍ以下であってもよい。
また、半導体層のストライプの短軸方向の断面形状は、膜厚が中央から外側に向かって徐々に薄くなり、さらに半導体層の両端に中心部の膜厚よりも薄いサブピークを有していてもよい。
また、半導体層の両端のサブピークは、平面視においてソース電極およびドレイン電極と重なり合っていてもよい。
本発明の他の局面は、半導体層を、凸版印刷法により形成する工程を含む、上述の薄膜トランジスタアレイの製造方法である。
本発明によれば、ストライプ状半導体層の断面膜厚形状において最も膜厚が厚い部分とチャネルの中心とを概略重ね合わせることにより、薄膜トランジスタアレイにおけるトランジスタ特性の均一性および特性の高い薄膜トランジスタアレイを提供することが可能となる。
本発明の一実施形態に係る薄膜トランジスタアレイについて、図面を参照して説明する。
図１は、薄膜トランジスタアレイ１を示す平面模式図である。図２は、薄膜トランジスタアレイ１を構成する薄膜トランジスタの一例に係る薄膜トランジスタ２の平面模式図およびそのａ−ｂ間の断面模式図である。
薄膜トランジスタ２は、図２に示すように、ゲート電極２１、ゲート配線２２およびキャパシタ電極２３と、これらの上に形成されたゲート絶縁層１１と、ゲート絶縁層１１上に形成された画素電極２５、ドレイン電極２６、ソース電極２７およびソース配線２８と、ゲート絶縁層１１上のソース電極２７およびドレイン電極２６の間に形成された半導体層１２１とを含む。薄膜トランジスタアレイ１は、図１に示すように、複数の薄膜トランジスタ２を絶縁性の基板１０上にマトリクス状に配置して形成される。また、ゲート電極２１およびゲート配線２２、ソース電極２７およびソース配線２８、画素電極２５およびドレイン電極２６は、それぞれ接続されている。
半導体層１２１は、図１、図２に示すように、複数の薄膜トランジスタ２にまたがりストライプ状に形成され、ストライプの長軸方向とトランジスタのチャネル幅方向が一致しており、ストライプ半導体層の短軸方向における半導体層１２１の膜厚が最も厚い部分（厚膜部）１２Ｍとチャネルの中心２９との平面視における距離ｄが１０μｍ以下となるように形成される。
このように構成された薄膜トランジスタ２は、半導体層１２１を形成する際に、半導体層１２１がチャネル長と同程度の位置ずれがあったとしても半導体層１２１の厚膜部がチャネル領域に一致するため、高いトランジスタ特性が得られる。特に半導体層１２１の膜厚と所定の電圧におけるトランジスタのオン電流値との関係をプロットした場合、所定の膜厚ｄ１を境にオン電流値が飽和する傾向があり、チャネル領域の半導体層１２１の膜厚がその閾値（膜厚ｄ１）よりも厚い場合には、薄膜トランジスタアレイにおけるトランジスタ特性の均一性が向上する。また、半導体層１２１の膜厚とオフ電流値の関係をプロットした場合、所定の膜厚ｄ２を超えるとオフ電流値が上昇する傾向がある。
また、ストライプ状半導体層１２１の短軸方向における断面形状は、図２の（ｂ）に示すように、膜厚が半導体ストライプ領域の中央から両方向に向かって徐々に薄くなっていてもよい。なお、ここでいう半導体層１２１の膜厚は、半導体層１２１の高さではない。即ち、ソース電極２７・ドレイン電極２６上での半導体層１２１の膜厚は、半導体層１２１の高さからソース電極２７またはドレイン電極２６の高さを差し引いたものである。図２の（ｂ）では半導体層１２１の膜厚の最大値１２Ｍはソース電極２７・ドレイン電極２６の膜厚より大きく記載されているが、半導体層１２１の膜厚の最大値１２Ｍはソース電極２７・ドレイン電極２６の膜厚より小さくてもよいし、同等でもよい。
このように構成された薄膜トランジスタ２は、チャネル領域以外のドレイン電流に直接寄与しない半導体層１２１を薄くすることが出来るため、使用量が少なくコストを低減することが可能になる。ただしチャネル領域以外のソース電極２７・ドレイン電極２６上の半導体層１２１は、ソース電極２７・ドレイン電極２６とコンタクトする役割を有し、間接的にドレイン電流に寄与しており、ある程度の幅（例えば１５μｍ以上）で重なっていることが望ましい。
図３は、薄膜トランジスタアレイ１を構成する薄膜トランジスタの一例に係る薄膜トランジスタ３の平面模式図およびそのｃ−ｄ間の断面模式図である。なお、薄膜トランジスタ２と同一の構成要素には、同一の参照符号を付して適宜説明を省略する。
薄膜トランジスタ３のストライプ状半導体層１２２の短軸方向における断面形状は、図３の（ｂ）に示すように、膜厚が半導体ストライプ領域のチャネル長方向の中央から両方向に向かって徐々に薄くなり、さらに半導体層１２２の両端において中心部の膜厚１２Ｍよりは薄いサブピーク１３を有している。
このように構成された薄膜トランジスタ３は、半導体層１２２形成時にチャネル長と同程度の位置ずれがあったとしても半導体層１２２の厚膜部がチャネル領域に一致するため、高いトランジスタ特性が得られる。
また、サブピーク１３は、図３の（ｂ）に示すように、平面視においてソース電極２７およびドレイン電極２６と重なり合っていてもよい。
このように構成された薄膜トランジスタ３は、半導体層１２２とソース電極２７およびドレイン電極２６との接触抵抗を低減させることが出来るため、高いトランジスタ特性を得ることが出来る。例えば、コンタクト幅（半導体層１２２がソース電極２７またはドレイン電極２６の表面と接触する長さ）を５μｍ程度にしても良好な特性が得られる。
半導体層１２１、１２２の断面形状を図４に示す。図４の（ａ）、（ｂ）は、薄膜トランジスタ２の半導体層１２１の例である。いずれも、膜厚が、短軸方向の幅方向（図４の紙面左右方向）に向かって徐々に薄くなっている。図４の（ｃ）は、薄膜トランジスタ３の半導体層１２２の例である。半導体層１２２は、膜厚が短軸方向の幅方向（図４の紙面左右方向）に向かって徐々に薄くなり、両端において膜厚が増加し、中心部の膜厚（ｈ１）よりも薄い（ｈ２）サブピーク１３を有している。
絶縁性の基板１０としてはフレキシブルな基板を用いることが望ましい。一般的に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が挙げられる。石英などのガラス基板やシリコンウェハなども絶縁性の基板１０として用いることは可能であるが、薄型化、軽量化、フレキシブル化を考慮するとプラスチック基板が好ましい。また、各製造プロセスに用いられる温度などを考慮すると、基板１０としてＰＥＮやポリイミドなどを用いることが望ましい。
各電極に用いられる材料は特に限定されるものではないが、一般的に用いられる材料には金、白金、ニッケル、インジウム錫酸化物などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀などの金属粒子を導電材料として用いた厚膜ペーストなどがある。また、電極の形成方法としては特に限定されるものではなく、蒸着やスパッタなどの乾式成膜法であってもよい。しかしながら、フレキシブル化、低コスト化などを考慮するとスクリーン印刷、反転オフセット印刷、凸版印刷、インクジェット法などの湿式成膜法により形成することが望ましい。
ゲート絶縁層１１に用いられる材料は特に限定されるものではないが、一般的に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。また、ＰＥＴやＰＥＮ、ＰＥＳなどの薄膜フィルムをゲート絶縁層１１として用いてもよい。
半導体層１２１、１２２に用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子系有機半導体材料を用いてもよい。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。有機半導体層を形成する印刷方法としては、グラビア印刷、オフセット印刷、スクリーン印刷およびインクジェット法など、公知の方法を用いることが出来る。一般的に、上記の有機半導体材料は、溶媒に対する溶解度が低いため、低粘度溶液の印刷に適した凸版印刷、反転オフセット印刷、インクジェット法、ディスペンサを用いることが望ましい。特に凸版印刷は、印刷時間が短くインク使用量が少ないのでインキの使用効率を上げることでコストを低減することができ、フォトリソグラフィーと比較して環境負荷を低減することができ好ましく、且つ、ストライプの形状を有する半導体層１２１、１２２の印刷に適している。また、半導体層１２１、１２２をストライプ形状とすることで、アニロックスの凹凸による膜厚のばらつきの分布がストライプ形状内では平均化されて半導体層１２１、１２２の膜厚が一定となり、ＴＦＴ特性を均一化できる。また、凸版印刷法を用いて印刷条件を最適化することで半導体層１２１、１２２の断面膜厚形状を容易に得ることが出来る。
尚、本発明の薄膜トランジスタアレイ１には、必要に応じて封止層３０やガスバリア層（図示せず）、平坦化膜（図示せず）、層間絶縁膜３１、上部画素電極３２などを形成してもよい（図６）。図６は、図２に示す薄膜トランジスタ２上に、さらに半導体層１２１を覆う封止層３０、画素電極２５上に開口を有する層間絶縁膜３１、該開口を介して画素電極２５に接続された上部画素電極３２を有する薄膜トランジスタ５である。平面模式図およびそのｇ−ｈ間の断面模式図を示している。特に半導体層１２１、１２２として有機半導体材料を用いる場合には、層間絶縁膜３１の材料によっては半導体層１２１、１２２が溶剤などによりダメージを受けることがあるため、半導体層１２１、１２２と層間絶縁膜３１（半導体層１２１、１２２、ソース電極２７、ドレイン電極２６上に形成する絶縁膜層）の間に封止層３０を設けることが好ましい。
図６は図２の薄膜トランジスタ２上に封止層３０、層間絶縁膜３１、上部画素電極３２を有する例であるが、図３の薄膜トランジスタ３上に封止層３０、層間絶縁膜３１、上部画素電極３２を設けてもよい。また、図２、図３、図６のような薄膜トランジスタアレイと、対向電極を有する対向基板との間に表示媒体を挟みこんでディスプレイとすることができ、図２や図３では画素電極２５が表示媒体に電圧を印加して表示に寄与し、図６では上部画素電極３２が表示媒体に電圧を印加して表示に寄与する。この場合、図２や図３の薄膜トランジスタアレイは、さらに封止層３０を有し、該封止層３０は半導体層１２１だけでなくソース電極２７やソース配線２８も覆っていることが望ましい。あるいは図２や図３の薄膜トランジスタアレイは、さらに封止層３０および層間絶縁膜３１を有し、該封止層３０は少なくとも半導体層１２１を覆い、層間絶縁膜３１はソース電極２７やソース配線２８を覆っていることが望ましい。
また、薄膜トランジスタアレイにおいて、ソース・ドレインの呼称は便宜上のものであり、逆に呼んでもよい。本発明においては、ソース配線に接続された電極をソース電極とし、画素電極に接続された電極をドレイン電極と呼んでいる。
以下、実施例を説明する。
なお、本発明において、電子ペーパー等の表示装置の電子デバイスに十分適用できるキャリア移動度［ｃｍ２／Ｖｓ］は目安としては０．１以上を有することが好ましい。またオン電流０．５μＡ以上、オフ電流０．５ｐＡ以下が望ましい。
なお、本発明において、電子ペーパー等の表示装置の電子デバイスに十分適用できるキャリア移動度［ｃｍ２／Ｖｓ］は目安としては０．１以上を有することが好ましい。またオン電流０．５μＡ以上、オフ電流０．５ｐＡ以下が望ましい。
実施例１について説明する。本実施例では、図１、図２（拡大図、断面図）に示すようなボトムゲート・ボトムコンタクト型薄膜トランジスタ２を用いた薄膜トランジスタアレイを製造した。基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。銀ナノ粒子を分散させたインキを用い基板１０上に、インクジェット法でゲート電極２１、ゲート配線２２、キャパシタ電極２３、キャパシタ配線２４を形成した。ゲート絶縁層１１として、ポリイミドをダイコーターにより塗布し、１８０℃で１時間乾燥させてゲート絶縁層１１を形成した。次に銀ナノ粒子を分散させたインキを用いゲート絶縁層１１上に、インクジェット法でソース電極２７、ドレイン電極２６およびソース配線２８、画素電極２５を形成した。半導体材料として、ポリ［２、５−ビス（３−テトラデシルチオフェン−２−イル）チエノ［３、２−ｂ］チオフェン］を用いた。予備実験としてスピンコート法により膜厚を変化させて半導体層を形成した薄膜トランジスタのドレイン電流を測定したところ、半導体層の膜厚の増加に伴いドレイン電流が増加したが、５０ｎｍ以上でドレイン電流が飽和した。次に、ジクロロベンゼンに０．５重量％で溶解させたものをインキとして用いた。また凸版として感光性樹脂凸版を用いて凸版印刷によりストライプ形状の半導体を印刷し、１８０℃で６０分乾燥させて半導体層１２１を形成した。このとき、ストライプ状半導体層１２１の断面膜厚形状は中央部が厚く両側に向かって徐々に薄くなる形状であり、最も膜厚が厚い部分１２Ｍの厚さは７０ｎｍであった。また、ストライプ状半導体層の最も膜厚が厚い部分１２Ｍとチャネル領域の中心２９との平面視における距離ｄは５μｍであった。その結果、高いトランジスタ特性が得られたとともに、薄膜トランジスタアレイにおけるトランジスタ特性の均一性も高かった。
実施例１と同様の方法によって、ストライプ半導体層１２１（中央部が厚く両側に向かって徐々に薄くなる形状）の素子を作製した。チャネル長１０μｍ、半導体層の幅１００μｍ、最大膜厚を１５ｎｍ、２５ｎｍ、５０ｎｍ、７０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、最大膜厚部とチャネルの中心との距離ｄ＝０μｍの場合の、Ｖｄ＝−１５Ｖ、Ｖｇ＝−２０ＶでのＩｄをオン電流、Ｖｄ＝−１５Ｖ、Ｖｇ＝＋２０ＶでのＩｄをオフ電流とした時、それらの値をプロットしたのが、図７である。最大膜厚２５ｎｍ以上でオン電流が０．５μＡ以上になり、最大膜厚１５０ｎｍ以下でオフ電流が０．５ｐＡ以下になっている。いずれもトランジスタ特性の均一性は高かった。
実施例１と同様の方法によって、ストライプ半導体層１２１（中央部が厚く両側に向かって徐々に薄くなる形状）の素子を作製した。チャネル長１０μｍ、最大膜厚７０ｎｍ、半導体層の幅を５０μｍ、７０μｍ、１００μｍ、１５０μｍ、最大膜厚部とチャネルの中心との距離ｄ＝０μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍの場合の、移動度をプロットしたのが、図８である。最大膜厚部とチャネル中心との距離ｄが１０μｍ以下で移動度０．１ｃｍ２／Ｖｓ以上が得られている。いずれもトランジスタ特性の均一性は高かった。
実施例１と同様の方法によって、ストライプ半導体層１２１（中央部が厚く両側に向かって徐々に薄くなる形状）の素子を作製した。最大膜厚７０ｎｍ、半導体層の幅を１００μｍ、チャネル長を５μｍ、１０μｍ、２０μｍ、３０μｍ、４０μｍとし、最大膜厚部とチャネルの中心との距離ｄ＝０μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍの場合の、移動度をプロットしたのが、図９である。最大膜厚部とチャネル中心との距離ｄが１０μｍ以下で移動度０．１ｃｍ２／Ｖｓ以上が得られている。いずれもトランジスタ特性の均一性は高かった。
実施例５について説明する。本実施例では、図１、図３（拡大図、断面図）に示すようなボトムゲート・ボトムコンタクト型薄膜トランジスタ３を用いた薄膜トランジスタアレイを製造した。半導体層１２２形成時においてインキが基板１０に転写される状態からの押し込み量を実施例１よりも２０μｍ大きくした以外は実施例１と同様である。このとき、ストライプ状半導体層１２２の断面膜厚形状は中央部が厚く両側に向かって徐々に薄くなり、さらにサブピーク１３を有する形状であって、最も膜厚が厚い部分１２Ｍの厚さは７０ｎｍ、ストライプ状半導体層のチャネル長方向断面の両端におけるサブピークの膜厚は４０ｎｍであった。また、最も膜厚が厚い部分１２Ｍとチャネル領域の中心２９との平面視における距離ｄは５μｍであった。その結果、高いトランジスタ特性が得られたとともに、薄膜トランジスタアレイにおけるトランジスタ特性の均一性も高かった。
実施例５と同様の方法によって、ストライプ半導体層１２２（中央部が厚く両側に向かって徐々に薄くなり、さらにサブピークを有する形状）の素子を作製した。チャネル長１０μｍ、最大膜厚７０ｎｍ、サブピーク膜厚４０ｎｍ、半導体層の幅が５０μｍまたは１００μｍ、最大膜厚部とチャネルの中心との距離ｄ＝０μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍの場合の、移動度をプロットしたのが、図８の白抜きである。ソース・ドレイン電極と半導体層幅の重なりが５μｍ〜１５μｍにて、実施例３よりも高移動度が得られている。いずれもトランジスタ特性の均一性は高かった。
（比較例）
比較例について説明する。本比較例は、実施例１において、印刷条件を変更して、半導体層の断面膜厚形状が、中央部から両側に向かって薄くならず、サブピークも形成されないようにした以外は、実施例１と同様である。このような印刷条件では、半導体層の膜厚が不均一で、チャネル部の電流特性がばらつき、本比較例においては、トランジスタ特性の均一性が低かった。
比較例について説明する。本比較例は、実施例１において、印刷条件を変更して、半導体層の断面膜厚形状が、中央部から両側に向かって薄くならず、サブピークも形成されないようにした以外は、実施例１と同様である。このような印刷条件では、半導体層の膜厚が不均一で、チャネル部の電流特性がばらつき、本比較例においては、トランジスタ特性の均一性が低かった。
以上の結果から、実施例に係る薄膜トランジスタアレイのトランジスタ特性の均一性をを確認できた。また、とくに、半導体層の膜厚が最も厚い部分とチャネル領域のチャネル長方向の中心との距離が１０μｍ以下であれば、より高いトランジスタ特性が得られることも確認できた。
本発明に係る薄膜トランジスタアレイに有用であり、これを用いた電気泳動ディスプレイ、液晶ディスプレイ等に有用である。
１ 薄膜トランジスタアレイ
２、３、４ 薄膜トランジスタ
１０ 基板
１１ ゲート絶縁層
１２１、１２２、１２３ 半導体層
１２Ｍ 半導体層の膜厚の最大部
１３ サブピーク
２１ ゲート電極
２２ ゲート配線
２３ キャパシタ電極
２４ キャパシタ配線
２５ 画素電極
２６ ドレイン電極
２７ ソース電極
２８ ソース配線
２９ チャネルの中心線
３０ 封止層
３１ 層間絶縁膜
３２ 上部画素電極
２、３、４ 薄膜トランジスタ
１０ 基板
１１ ゲート絶縁層
１２１、１２２、１２３ 半導体層
１２Ｍ 半導体層の膜厚の最大部
１３ サブピーク
２１ ゲート電極
２２ ゲート配線
２３ キャパシタ電極
２４ キャパシタ配線
２５ 画素電極
２６ ドレイン電極
２７ ソース電極
２８ ソース配線
２９ チャネルの中心線
３０ 封止層
３１ 層間絶縁膜
３２ 上部画素電極
Claims (6)
- ゲート絶縁層上に形成されたソース電極およびドレイン電極と、
前記ゲート絶縁層上であって前記ソース電極および前記ドレイン電極の間に形成された半導体層とを含む複数の薄膜トランジスタを基板上にマトリクス状に配置した薄膜トランジスタアレイであって、
前記半導体層は、複数の前記薄膜トランジスタにまたがりストライプ形状に形成され、ストライプの長軸方向とトランジスタのチャネル幅方向が一致しており、ストライプの短軸方向の断面膜厚形状において膜厚が半導体ストライプの中央から外側に向かって徐々に薄くなっている形状である、薄膜トランジスタアレイ。 - 半導体層の膜厚が最も厚い部分と前記チャネル領域のチャネル長方向の中心との距離が１０μｍ以下である、請求項１記載の薄膜トランジスタアレイ。
- 前記半導体層の膜厚が最も厚い部分の厚さが、２５ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１または２記載の薄膜トランジスタアレイ。
- 前記半導体層のストライプの短軸方向の断面形状は、膜厚が中央から外側に向かって徐々に薄くなり、前記半導体層の両端に中心部の膜厚よりも薄いサブピークをさらに有している、請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ。
- 前記半導体層の両端の前記サブピークは、平面視において前記ソース電極および前記ドレイン電極と重なり合っている、請求項４に記載の薄膜トランジスタアレイ。
- 請求項１乃至５のいずれかに記載の薄膜トランジスタアレイの製造方法であって、前記半導体層を、凸版印刷法により形成する工程を含む、薄膜トランジスタアレイの製造方法。
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