KR101432733B1 - 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및디스플레이 장치 - Google Patents

박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및디스플레이 장치 Download PDF

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Abstract

기판 상에 유기 반도체층, 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터의 제조 방법에 대해 개시하며, 상기 박막 트랜지스터의 제조 방법은, 인쇄법(printing)에 의해, 상기 게이트 절연막 상에 게이트 전극 재료를 패턴 도포하는 공정; 및 열처리를 행함으로써, 패턴 도포된 상기 게이트 전극 재료를 건조 고체화하여 이루어지는 상기 게이트 전극을 형성하는 공정을 포함한다
유기 반도체층, 게이트 절연막, 게이트 전극, 게이트 전극 재료

Description

박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및 디스플레이 장치{MANUFACTURING METHOD OF THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR, AND DISPLAY}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법에 관한 실시예를 설명하기 위한 제조 공정 단면도이다.
도 2는 박막 트랜지스터에서의 게이트 전압과 소스 전류 또는 드레인 전류와의 관계를 나타낸 그래프이다.
도 3은 본 발명의 실시예에 따른 디스플레이의 배면 측 기판에 설치된 회로도이다.
도 4a는 본 발명의 실시예에 따른 디스플레이를 설명하기 위한 1화소 분의 평면도이다.
도 4b는 도 4a의 A-A＇단면도이다.
도 5a는 본 발명의 실시예에 따른 디스플레이의 변형예 1을 설명하기 위한 1화소 분의 평면도이다.
도 5b는 도 a의 B-B＇단면도이다.
도 6은 본 발명의 실시예에 따른 디스플레이의 변형예1에서의 디스플레이 디바이스의 등가 회로도이다.
본 발명은 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및 디스플레이에 관한 것이다. 보다 상세하게는, 본 발명은 채널 층으로서 유기 반도체층을 사용한 탑 게이트형의 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및 이것을 사용한 디스플레이 장치에 관한 것이다.
박막 트랜지스터(Thin Film Transistor(TFT)는, 전자 회로, 특히는 액티브 매트릭스형의 플랫 패널 디스플레이에서 화소 트랜지스터로서 널리 사용되고 있다.
현재, 대부분의 박막 트랜지스터는, 반도체층으로서 아몰퍼스 실리콘 또는 다결정 실리콘을 사용하는 Si계 무기 반도체 트랜지스터이다. 이것의 제조는, 반도체층의 형성에 화학적 기상 증착법(Chemical Vapor Deposition; CVD)과 같은 진공 처리실을 필요로 하는 성막 방법을 이용하므로, 프로세스 비용이 높다. 또, 고온에서의 열처리가 필요하기 때문에, 기판에 내열성이 요구된다.
이에 대하여, 유기 반도체를 이용한 박막 트랜지스터에서는, 채널 층으로 되는 유기 반도체층을 저온에서 도포하여 성막할 수 있다. 이 때문에, 저비용화에 유리할 뿐만 아니라, 플라스틱과 같이 내열성이 낮은 플렉시블 기판 상에의 형성도 가능하다.
상기 박막 트랜지스터 중에서도, 특히, 전자 페이퍼와 같은 디스플레이 디바이스에 있어서의 액티브 매트릭스형의 구동 디바이스로서, 탑 게이트형의 박막 트 랜지스터가 연구되고 있다. 탑 게이트 구조(top gate structure)의 경우는 보텀 게이트 구조(bottom gate structure)의 경우에 비하여, 채널 층이 게이트 전극보다 배면 측 기판 측에 배치되므로, 화소 전극의 전위에 의한 채널 층에의 영향을 작게 할 수 있다는 이점이 있다. 전자의 경우, 게이트 전극의 형성 방법으로서는, 예를 들면, 기상 증착법에 의해, 금(gold)과 같은 금속을 섀도 마스크를 통하여 패턴 형성하고 있는 예가 많다(예를 들면, Advanced Function Materials, (미국) 2003년, Vol. 13, p.199; 및 Applied Physics Letters, (미국) 2002년, Vol. 81, p.1735 (비특허문헌 1 및 2)를 참조하라).
그러나 섀도 마스크를 통한 기상 증착법에서는, 100μm 이하의 미세한 패턴을 대면적에 형성하는 것이 어렵고, 양산의 스루풋(throughput of mass production)이 악화 될 뿐만 아니라, 비용도 높아지기 쉽다는 문제가 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명은, 양산에 적절하고, 저비용으로 제조 가능한 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 및 이것을 사용한 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 기판 상에 유기 반도체층, 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터의 제조 방법이 제공되며, 다음과 같은 공정을 차례로 행한다. 먼저, 인쇄법에 의해, 게이트 절연막 상에 게이트 전극 재료를 패턴 도포하는 공정을 행한다. 이어서, 열처리를 행함으로써, 패턴 도포된 게이트 전극 재료를 건조 고체화하여 얻어지는 게이트 전극 을 형성한다.
또, 본 발명의 일실시예에 따르면, 기판 상에 유기 반도체층, 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터가 제공되며, 상기 게이트 전극은, 인쇄법에 의해 패턴 도포된 게이트 전극 재료에 열처리를 행함으로써 형성하여 이루어진다.
전술한 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 의하면, 인쇄법에 의해 게이트 전극 재료를 패턴 도포하므로, 통상의 리소그라피 기술을 사용하여 게이트 전극을 패턴 형성하는 경우와 비교하여 저비용이며, 또 양산에 적합하다. 또한, 패턴 도포된 게이트 전극 재료를 건조 고체화하여 이루어지는 게이트 전극을 가지는 박막 트랜지스터는, "양호한 실시예에 대한 상세한 설명"에서 상세하게 설명하는 바와 같이, 섀도 마스크를 사용한 증착법에 의해 형성된 게이트 전극을 가지는 박막 트랜지스터와 비교하여, 서브임계(subthreshold) 특성이 개선되는 동시에, 온/오프 비가 증대하는 것이 확인되었다.
또, 본 발명의 일실시예에 따르면, 기판 위에 유기 반도체층, 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터와, 이 박막 트랜지스터에 접속된 디스플레이 소자를 기판 위에 배열 형성하여 이루어지는 디스플레이를 제공하며, 상기 게이트 전극은, 인쇄법에 의해 패턴 도포된 게이트 전극 재료에 열처리를 행함으로써 형성하여 이루어진다.
이와 같은 디스플레이에 의하면, 전술한 박막 트랜지스터를 구비하고 있으므로, 박막 트랜지스터의 서브임계 특성이 개선되는 동시에 온/오프 비가 증대한다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 의하면, 저비용일 뿐만 아니라, 양산에도 적절하므로, 생산성을 향상시키는 것이 가능하다. 또, 박막 트랜지스터의 서브임계 특성이 개선될 뿐만 아니라, 온/오프 비가 증대하므로, 전기적 특성이 우수한 박막 트랜지스터를 얻을 수 있다.
또, 본 발명의 실시예에 따른 디스플레이 장치에 의하면, 박막 트랜지스터의 서브임계 특성이 개선되는 동시에 온/오프 비가 증대하므로, 저소비 전력화를 도모할 수 있다.
양호한 실시예에 대한 상세한 설명
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
＜박막 트랜지스터의 제조 방법 및 박막 트랜지스터＞
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법과 관계되는 실시예의 일례를 도 1a 내지 도 1d의 제조 공정 단면도에 의해 설명한다. 본 발명의 실시예에 따른 박막 트랜지스터는 탑 게이트형의 박막 트랜지스터(스태거형(stagger type))이다. 본 실시예에 있어서는, 탑 게이트/보텀 컨택트형의 박막 트랜지스터의 구성을 제조 공정 차례로 설명한다.
먼저, 도 1a에 나타낸 바와 같이, 기판(11) 상에 소스 전극(12)과 드레인 전극(13)을 패턴 형성한다. 이 경우에는, 예를 들면, 스핀 코팅법에 의해, 폴리에테르 술폰(PES)으로 이루어지는 플라스틱제의 기판(11) 상에, 은 잉크(silver ink)를 도포하고, 150℃로 열처리함으로써, 은으로 이루어지는 도전성 막(도시하지 않음)을 30nm의 두께로 성막한다. 이어서, 포토리소그래피 법에 의해, 소스 전극(12) 및 드레인 전극(13)의 패턴이 설치된 레지스트 패턴을, 도전성 막 상에 형성한다. 이어서, 은 에칭액을 사용한 습식 에칭에 의해, 소스 전극(12) 및 드레인 전극(13)을 패턴 형성한다.
여기서는, 기판(11)으로서 PES를 사용하고 하지만, 기판(11)으로서는, 유리나, 폴리에틸렌 나프탈레이트(PEN), 폴리이미드(PI), 폴리카보네이트(PC), 폴리 아크릴레이트(PAR) 등의 내열성이 높은 플라스틱을 사용할 수 있다.
또, 소스 전극(12) 및 드레인 전극(13)으로서는, 은 외에 p형 반도체와 양호한 오믹 접촉을 가지는 금속(예를 들어, 금, 백금, 파라듐)이나, 폴리(3,4-에틸렌디옥시티오펜)/폴리(4-스틸렌술폰)［PEDOT/PSS］및 폴리아닐린(PANI)으로 이루어지는 도전성 유기 재료를 사용할 수도 있다.
또, 소스 전극(12) 및 드레인 전극(13)의 형성 공정에 있어서, 에칭의 마스크에 사용하는 레지스트 패턴의 형성 방법으로서, 잉크젯법(ink jetting), 스크린 인쇄법(screen printing), 레이저 묘화법(laser plotting)을 이용해도 된다. 또한, 잉크젯법, 스크린 인쇄법, 마이크로컨택트 프린팅법에 따르는 직접 패터닝을 사용할 수도 있다. 그렇지만, 후속 공정에 있어서, 소스 전극(12) 및 드레인 전극(13)을 덮는 상태로, 기판(11) 상에 유기 반도체층을 형성한 후, 유기 반도체층 상에 게이트 절연막을 형성한다. 따라서, 양호한 유기 반도체층과 게이트 절연막의 계면을 형성하기 위해서는, 소스 전극(12) 및 드레인 전극(13)의 표면은 평탄하 고, 또한, 두께가 100nm 이하로 가능한 한 얇은 것이 바람직하다. 표면이 평탄화된 100nm 이하의 두께의 소스 전극(12) 및 드레인 전극(13)을 형성하는 데는, 전술한 스핀 코팅법을 이용하는 것이 바람직하다. 이 외에, 그라비어 코팅법(gravure coating), 롤 코팅법(roll coating), 키스 코팅법(kiss coating), 나이프 코팅법(knife coating), 다이 코팅법(die coating), 슬릿 코팅법(slit coating), 블레이드 코팅법(blade coating)을 이용할 수도 있다.
다음에, 도 1b에 나타낸 바와 같이, 소스 전극(12) 및 드레인 전극(13)을 덮는 상태로, 기판(11) 상에, 유기 반도체층(14)을 형성한다. 여기서는, 예를 들면, 스핀 코팅법에 의해, 펜타센 유도체(pentacene derivative)의 1wt% 톨루엔 용액을 도포한 후, 100℃에서 용매를 휘발시켜 50nm의 유기 반도체층(14)을 형성한다.
여기서, 유기 반도체층(14)으로서는, 상기 펜타센 유도체 외에, 고분자 재료(예를 들어, 폴리티오펜, 플루오렌-티오펜 코폴리머(fluorene-thiophene copolymers), 폴리아릴아민) , 및 저분자 재료(예를 들어, 루브렌(rubrene), 티오펜 올리고머(thiophene oligomers), 및 나프타센 유도체(naphthacene derivatives)를 사용해도 된다.
또, 유기 반도체층(14)의 형성 방법으로서는, 상기 스핀 코팅법 외에, 잉크젯법, 분배자법(dispenser method), 철판 인쇄법(flexography), 그라비어 인쇄법, 오프셋 인쇄법 등의 인쇄 방법에 의해 형성해도 된다. 그리고 여기서는, 유기 반도체층(14)을 고체 막 상태로 형성하는 예에 대하여 설명하지만, 각종 인쇄법에 의해 유기 반도체층(14)을 각 디바이스마다 패터닝 해도 되고, 섀도 마스크를 사용한 진공 증착법에 의해 유기 반도체층(14)을 패턴 형성해도 된다.
이어서, 도 1c에 나타낸 바와 같이, 유기 반도체층(14) 상에 게이트 절연막(15)을 형성한다. 여기서, 게이트 절연막(15)은, 유기 반도체층(14)과 접하는 면이 발수성 재료로 구성되는 것이 바람직하다. 이로써, 후속 공정에서, 인쇄법에 의해 게이트 절연막(15) 상에 게이트 전극 재료를 패턴 도포하고, 열처리를 행할 때, 게이트 전극 재료를 건조 고체화하여, 게이트 전극을 형성하는 동안, 유기 반도체층(14)과 게이트 절연막(15) 사이의 계면 특성(interfacial characteristic)이 향상된다. 발수성 재료로서는, 플루오르 수지(fluorocarbon resins), 및 퍼플루오르 알킬기(perfluoroalkyl group), 알키 시릴기(alkysilyl group) 등의 발수성 표면 처리제를 함유하는 수지를 사용할 수 있다. 여기서는, 예를 들면, 스핀 코팅법에 의해, 유기 반도체층(14) 상에, 플루오르 수지인 비정질의 퍼플루오르 수지(예를 들면, 아사히 유리사(Asahi Glass Co., Ltd)제 CYTOP 809M)을 도포한 후, 100℃으로 용매를 휘발시켜, 게이트 절연막(15)을 4μm의 두께로 형성한다. 그 후, 발수성 재료로 이루어지는 게이트 절연막(15)의 표면에 산소 애싱(oxygen ashing)을 행하고, 표면 상태를 개질함으로써, 상층에 형성하는 게이트 전극과의 밀착성을 향상시킨다.
그리고 여기서는, 게이트 절연막(15)을 발수성 재료로 이루어지는 단층막으로 구성하는 예에 대하여 설명하지만, 2종류 이상의 절연막의 적층막으로 구성해도 된다. 예를 들면, 전술한 발수성 재료로 이루어지는 제1 절연층 상에, 폴리비닐 페놀(PVP) 등의 가교성 고분자 재료로 이루어지는 제2 절연층을 적층시켜 게이트 절연막(15)을 형성하는 것이 보다 바람직하다. 이 경우에는, 제1 절연층의 표면에 산소 애싱을 행한 후, 제2 절연층을 형성한다. 이로써, 후술하는 게이트 전극 측이 가교성 고분자 재료로 덮인 상태의 게이트 절연막(15)으로 되므로, 리크 전류를 확실하게 방지하는 것이 가능해진다. 전술한 바와 같은 가교성 고분자 재료로서는, 상기 PVP 외에, 폴리메타크릴산메틸(polymethyl methacrylate)(PMMA), 폴리이미드(polyimide), 폴리비닐 알코올(polyvinyl alcohol)(PVA), 폴리불화비닐리덴(polyvinylidene fluoride)(PVDF), 폴리이소부틸렌(polyisobutylene)(PIB), 폴리스티렌(polystyrene)(PS), 폴리염화비닐(polyvinyl chloride)(PVC), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)(PET), 폴리카보네이트(polycarbonate)(PC), 벤조시크로브텐(benzocyclobutene)(BCB) 등을 사용할 수 있다.
다음에, 도 1d에 나타낸 바와 같이, 게이트 절연막(15) 상에 게이트 전극(16)을 형성한다. 이 경우에는, 예를 들면, 스크린 인쇄법에 의해, 게이트 절연막(15) 상에, 은 페이스트(silver paste)로 이루어지는 게이트 전극 재료를 패턴 도포한다. 이어서, 열처리를 행함으로써, 상기 은 페이스트를 건조 고체화하여, 은으로 이루어지는 게이트 전극(16)을 형성한다. 여기서, 상기 열처리는, 게이트 전극 재료 중에 포함되는 산화 금속을 환원해서 메탈화하는 온도보다, 또한 상기 유기 반도체층(14)이 열화되지 않는 온도보다 높은 온도의 범위에서 행하는 것이 바람직하고, 예를 들면 100℃ 이상 150℃보다 낮은 온도 범위에서 행한다. 여기서는, 120℃로 열처리를 행하는 것으로 한다. 이로써, 은 페이스트 중에 포함되는 산화은이 환원되어 메탈화하여, 저항값이 낮은 게이트 전극(16)을 형성할 수 있는 동시에, 유기 반도체층(14)의 열화가 방지된다. 또, 전술한 바와 같이, 인쇄법에 의해 게이트 전극 재료를 패턴 도포한 후, 열처리를 행하고, 게이트 전극(16)을 형성함으로써, 유기 반도체층(14)과 게이트 절연막(15) 사이의 계면특성이 개선된다.
그리고 여기서는, 게이트 전극(16)이 은으로 구성되는 것으로 하였으나, 은 외에 금속(예를 들어, 금, 백금, 파라듐)이나 폴리(3,4-에틸렌디옥시티오펜)/폴리(4-스틸렌술폰)［PEDOT/PSS］및 폴리아닐린(PANI)으로 이루어지는 도전성 유기 재료를 사용할 수도 있다.
또, 여기서는, 스크린 인쇄법을 이용하여, 게이트 전극 재료를 패턴 도포하는 예에 대하여 설명하였으나, 본 발명에 따른 실시예에서는 어떠한 인쇄법이면 된다. 예를 들면, 잉크젯법, 철판 인쇄법(flexography), 오프셋 인쇄법(offset printing), 패드 인쇄법(pad printing)을 이용해도 된다. 그렇지만, 스크린 인쇄법에 의해 게이트 전극을 형성함으로써, 대면적의 기판이라도 우수한 재현성(reproductibility)으로 게이트 전극 재료를 패턴 도포할 수 있으므로, 바람직하다.
이상과 같이 하여, 기판(11) 상에, 탑 게이트형의 박막 트랜지스터(10)가 완성한다.
여기서, 도 2는 상기 실시예의 박막 트랜지스터(10)에 대하여, 게이트 전압(Vg)-드레인 전류(Id)를 측정한 결과를 나타낸다.
여기서, 그래프(1)는, 도 1a 내지 도 1d를 참조하여 설명한 상기 실시예와 마찬가지로, 비정질의 퍼플루오르 수지로 이루어지는 게이트 절연막(15) 상에, 스크린 인쇄법과 열처리에 의해, 은으로 이루어지는 게이트 전극(16)을 형성한 박막 트랜지스터(10)의 측정 결과이다. 또, 그래프(2)는, 비정질의 퍼플루오르 수지로 이루어지는 제1 절연층과 PVP로 이루어지는 제2 절연층을 이 순서대로 적층하여 이루어지는 게이트 절연막 상에, 스크린 인쇄법과 열처리에 의해, 은으로 이루어지는 게이트 전극(16)을 형성한 박막 트랜지스터의 측정 결과이다. 또한, 그래프(3)는, 비정질의 퍼플루오르 수지로 이루어지는 게이트 절연막 상에 섀도 마스크를 통한 기상 증착법에 의해 금으로 이루어지는 게이트 전극을 형성한 박막 트랜지스터의 측정 결과이다.
그리고 각 박막 트랜지스터는, 마이너스의 게이트 전압(-40v 정도)을 인가한 경우에 온 상태로 되도록 설정되어 있다. 그리고 드레인 전류값의 측정은, 게이트 전압을 마이너스 방향과 플러스 방향으로 연속하여 시프트시키면서 모니터했다.
이 결과, 본 발명에 따른 실시예가 적용되지 않은 그래프(3)에 나타낸 박막 트랜지스터에서는 턴온 전압이 37V인데 대하여, 본 발명의 실시예가 적용된 그래프(1), (2)에 나타낸 박막 트랜지스터에서는, 턴온 전압이 각각 16V, 6V이며 저전압 측에 시프트하여, 서브임계 특성이 개선되는 것이 확인되었다. 또, 그래프(1), (2)에 나타낸 박막 트랜지스터에서는, 오프-상태 전류가 저감하고, 온/오프 비가 증대하는 것이 확인되었다. 특히, 그래프(2)에 나타낸 바와 같이 비정질의 퍼플루오르 수지로 이루어지는 제1 절연층과 PVP로 이루어지는 제2 절연층을 적층하여 이루어지는 게이트 절연막을 가지는 경우에는, 그래프(1)에 나타낸 박막 트랜지스터 의 결과와 비교해도, 서브임계 특성이 현저하게 개선되는 동시에, 온/오프 비가 증대하는 것이 확인되었다.
그리고 여기서 도시는 생략하지만, 스크린 인쇄법과 열처리에 의해, 게이트 전극을 형성한 보텀 게이트형의 박막 트랜지스터에 대하여는, 게이트 전극의 표면 측에 요철(irregularities)이 형성되어 버려, 게이트 전극의 상부 층에 차례로 적층되는 게이트 절연막과 유기 반도체층 사이의 계면에도 요철이 형성되므로, 박막 트랜지스터로서 사용될 수 있을 정도의 충분한 성능을 얻을 수 없는 것이 확인되었다.
＜디스플레이＞
다음에, 전술한 본 실시예의 박막 트랜지스터를 적용한 디스플레이 장치에 대해, 배면 측 기판 상에 상기 박막 트랜지스터를 배열 형성하여 이루어지는 액티브 매트릭스형의 액정 디스플레이 장치를 예로 들어 설명한다. 그리고 디스플레이 장치의 구성을 설명함에 있어서, 박막 트랜지스터의 구성 요소는 도 1a 내지 도 1d에서와 동일한 번호를 부여하여 설명한다.
여기서, 도 3에, 디스플레이 장치에 있어서의 배면 측 기판(101) 상에 설치된 액티브 매트릭스형의 구동 회로를 나타낸다. 이 도면에 나타낸 바와 같이, 플라스틱제 기판으로 이루어지는 배면 측 기판(101)의 중앙부에 위치하는 디스플레이 영역(101A)에는, 복수의 신호선(102)과 주사선(103)이 행렬형으로 배치되어 있다. 그리고 주사선(103)과 신호선(102) 사이의 각 교차부에, 탑 게이트형의 박막 트랜지스터(10)가 화소 트랜지스터로서 각각 설치되어 있다. 이 박막 트랜지스터(10) 에는, 보조 용량 소자 S 및 디스플레이 소자 D가 접속되어 있고, 상기 주사선(103)과 평행하게 보조 용량선(104)이 배치되어 있다.
또, 배면 측 기판(101)에 있어서의 디스플레이 영역(101A)의 주변 영역에는, 각 신호선(102)이 접속된 신호 전극 구동 회로(105) 및 각 주사선(103)이 접속된 주사 전극 구동 회로(106)가 배치되어 있다. 또, 각 보조 용량선(104)은, 후술하는 디스플레이 측 기판에 배치된 공통 전극(202)에 접속되어 있다.
다음에, 제1 기판(101)에 있어서의 디스플레이 영역(101A)의 보다 상세한 구성을, 도 4a의 평면도 및 도 4b의 단면도에 따라 설명한다. 여기서, 도 4a는 디스플레이 영역(101A)(상기 도 3 참조)에 있어서 신호선(102)과 주사선(103)으로 둘러싸인 화소 영역(101B)을 확대한 개략 평면도이며, 도 4b는 도 4a에 있어서의 A-A＇단면도이다.
도 4b에만 나타낸 배면 측 기판(101) 상에는, 은으로 이루어지는 신호선(102)과 드레인 전극(13)이 패턴 형성되어 있다. 신호선(102)은 한쪽 방향으로 연장 형성된 상태로 배치되어 있고, 신호선(102)의 일부에서 소스 전극(12)이 구성되어 있다. 또, 드레인 전극(13)은, 신호선(102)과 접촉하지 않는 범위에서, 화소 영역(101B) 전역을 덮는 상태로 배치되어 있다. 그리고 여기서는, 드레인 전극(13)이, 화소 영역(101B) 전역을 덮는 상태로 배치되는 예에 대하여 설명하였으나, 드레인 전극(13)은 최저한도로, 후술하는 비아와 보조 용량 전극에 오버랩하는 상태로 설치되어 있으면 된다.
그리고 상기 소스 전극(12)과 드레인 전극(13) 사이의 배면 측 기판(101) 상 에는, 채널 층으로 되는 예를 들면, 펜타센 유도체로 이루어지는 유기 반도체층(14)이 패턴 형성되어 있다. 또, 이 유기 반도체층(14)을 덮는 상태로, 소스 전극(12) 상부 및 드레인 전극(13) 상부를 포함하는 배면측 기판(101) 상에, 비정질의 퍼플루오르 수지로 이루어지는 게이트 절연막(15)이 설치되어 있다.
상기 게이트 절연막(15) 상에는, 은으로 이루어지는 주사선(103)이, 상기 신호선(102)과 직교하는 방향으로 연장 형성된 상태로 배치되어 있고, 상기 주사선(103)과 평행으로, 은으로 이루어지는 보조 용량선(104)이 배치되어 있다. 상기 주사선(103)의 일부에 의해 구성되는 게이트 전극(16)은, 유기 반도체층(14) 상부를 덮는 상태로 배치되어 있고, 보조 용량선(104)의 일부에 의해 구성되는 보조 용량 전극(17)은, 상기 드레인 영역(13) 상부의 일부를 덮는 상태로 배치되어 있다. 그리고 드레인 전극(13)과 보조 용량 전극(17) 사이에 게이트 절연막(15)이 협지됨으로써, 보조 용량 소자 S(상기 도 3 참조)가 구성된다. 즉, 게이트 절연막(15)은 보조 용량 절연막을 겸하고 있다.
또한, 상기 주사선(103) 및 보조 용량선(104)을 덮은 상태에서, 게이트 절연막(15) 상에 층간 절연막(107)이 배치되어 있다. 또, 상기 게이트 절연막(15) 및 상기 층간 절연막(107)에는, 상기 드레인 전극(13)에 이르는 비아 홀(107a)이 설치되어 있다. 그리고 층간 절연막(107) 상에는, 비아 홀(107a) 내에 설치되는 비아(108)를 통하여 드레인 전극(13)에 접속된 화소 전극(109)이, 화소 영역(101B)의 전역을 덮는 상태로, 매트릭스 상태로 배치되어 있다.
한편, 전술한 배면측 기판(101)과 대향하는 상태로 배치되는 디스플레이 측 기판(201)은, 예를 들어 광투과성의 PES으로 이루어지는 플라스틱제 기판으로 구성된다. 디스플레이 측 기판(201)의 액정층을 향한 면 상에는, 공통 전극(common electrode)(202)이 배치되어 있고, 이 공통 전극(202)에는, 게이트 절연막(15) 상에 배치된 보조 용량선(104)이 접속되어 있다.
그리고 상기 배면측 기판(101)과 상기 디스플레이 측 기판(201) 사이에는, 화소 전극(109) 및 공통 전극(202)을 서로 대향시킨 상태로, 액정층(301)이 협지되어 있다. 이 액정층에는 예를 들면, 고분자 분산형 액정(PDLC)이 사용된다.
이와 같은 디스플레이 장치는 다음과 같이 제조된다. 먼저, 배면측 기판(101) 상에, 예를 들면, 스핀 코팅법에 의해, 은으로 이루어지는 도전성 막을 형성하고, 통상의 리소그라피 기술을 사용하여, 소스 전극(12)을 포함하는 신호선(102)과 드레인 전극(13)을 패턴 형성한다. 다음에, 예를 들면, 잉크젯법에 의해, 펜타센 유도체로 이루어지는 유기 반도체층(14)을 패턴 형성한다. 이어서, 예를 들면, 스핀 코팅법에 의해, 상기 유기 반도체층(14)을 덮는 상태로, 신호선(102) 상부 및 드레인 전극(13) 상부를 포함하는 배면측 기판(101) 상에, 비정질의 퍼플루오르 수지로 이루어지는 게이트 절연막(15)을 형성한다.
이어서, 게이트 절연막(15) 상에, 스크린 인쇄법에 의해, 은 페이스트로 이루어지는 게이트 전극 재료를 패턴 도포하고, 120℃에서 열처리를 행함으로써, 은으로 이루어지는 주사선(103)(게이트 전극(16))과 보조 용량선(104)(보조 용량 전극(17))을 형성한다. 이어서, 예를 들면, 다이 코팅법(die coating)에 의해, 주사선(103)을 덮는 상태로, 게이트 절연막(15) 상에, 폴리이미드로 이루어지는 층간 절연막(107)을 형성한다. 그 후, 통상의 리소그라피 기술에 의해, 이 층간 절연막(107)에 있어서의 게이트 전극(16)과 보조 용량 전극(17) 사이의 영역 및 게이트 절연막(15)에, 드레인 전극(13)에 이르는 상태의 비아 홀(107a)을 형성한다.
이어서, 이 비아 홀(107a)을 매립하는 상태로, 은 페이스트를 스크린 인쇄하고 그것을 건조 고체화함으로써, 비아 홀(107a) 내의 드레인 전극(13)과 접속된 비아(108)를 형성하는 동시에, 층간 절연막(107) 상에 이 비아(108)에 접속된 화소 전극(109)을 매트릭스 상태로 배치한다.
한편, 디스플레이 측 기판(201) 상에는, 예를 들면, 스퍼터링법에 의해, ITO(Indium Tin Oxide)으로 이루어지는 공통 전극(202)을 형성한다.
이어서, 상기 화소 전극(109)과 상기 공통 전극(202)을 서로 대향시킨 상태로, 배면측 기판(101)과 디스플레이 측 기판(201)을 서로 대향 배치함으로써, 배면측 기판(101)과 디스플레이 측 기판(201)의 주위에 설치된 시일 재료(seal material)(도시하지 않음)에 의해 양측을 접착한다. 이어서, 배면측 기판(101)과 디스플레이 측 기판(201) 사이에 액정 재료를 밀봉함으로써, 액정층(301)을 형성한다. 이상과 같이 하여 완성된 액정 디스플레이 장치(1)는, 탑 게이트형의 박막 트랜지스터(10)에, 화소 전극(109)과 공통 전극(202) 사이에 액정층(301)이 협지된 디스플레이 디바이스 D(상기 도 3 참조)가 배열 형성된 구성으로 된다.
이상 설명한 바와 같이, 본 실시예의 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 의하면, 인쇄법에 의해 게이트 전극 재료를 패턴 도포하기 때문에, 통상의 리소그라피 기술을 사용하여 게이트 전극(16)을 패턴 형성하는 경우와 비교 하여 저비용이며, 또 양산에 적합하다. 따라서, 생산성을 향상시키는 것이 가능하다. 또한, 패턴 도포된 게이트 전극 재료를 건조 고체화하여 이루어지는 게이트 전극(16)을 가지는 박막 트랜지스터(10)의 경우는, 도 2를 참조하여 설명한 바와 같이, 섀도 마스크를 사용한 기상 증착법에 의해 형성된 게이트 전극을 가지는 박막 트랜지스터와 비교하여, 서브임계 특성이 개선되는 동시에, 온/오프 비가 증대한다. 따라서, 전기적 특성이 우수한 박막 트랜지스터를 얻을 수 있다.
또, 본 실시예에 따른 디스플레이는, 박막 트랜지스터(10)의 서브임계 특성이 개선되는 동시에 온/오프 비가 증대하므로, 저소비 전력화를 도모할 수 있다. 또한, 본 실시예에 따른 디스플레이 장치에 의하면, 드레인 전극(13)에 접속된 상태의 화소 전극(109)이 화소 영역(101B)을 덮는 상태로, 층간 절연막(107) 상에 형성됨으로써, 개구율을 넓게 취할 수 있으므로, 휘도를 향상시키는 것이 가능하다.
변형예1
그리고 상기 실시예에서는, 주사선(103)과 보조 용량선(104)을 동일한 층으로 형성한 예에 대하여 설명하였으나, 주사선(103)과 보조 용량선(104)을 별개의 층으로 형성해도 된다. 이 경우에도, 배면 측 기판(101)에 설치되는 구동 회로의 개략 구성은, 실시예에 있어서 도 3을 참조하여 설명한 것과 마찬가지로 구성된다. 그리고 본 변형예에 있어서, 상기 실시예와 동일한 구성에 대하여는, 동일한 번호를 부여하여 설명한다.
여기서, 도 5a는, 디스플레이 영역(101A)에 있어서 신호선(102)과 주사선(103)으로 둘러싸인 화소 영역(101B)을 확대한 개략 평면도이며, 도 5b는 도 5a 에 있어서의 B-B＇단면도이다.
여기서, 도 5b에만 나타낸 배면측 기판(101) 상에는, 그 일부가 보조 용량 전극(17)으로 되는 예를 들면, 은으로 이루어지는 보조 용량선(104)이 한쪽 방향으로 연장 형성된 상태로 패턴 형성되어 있다. 이 보조 용량선(104)은, 후술하는 주사선과 평행으로 배치된다. 그리고 여기서는, 보조 용량선(104)이 주사선과 평행으로 배치되는 예에 대하여 설명하지만, 보조 용량선(104)의 배치 형상은 특히 한정되지 않고, 예를 들면, 후술하는 신호선과 평행으로 배치되어 있어도 된다.
그리고 여기서는, 보조 용량선(104)이 은으로 구성되는 것으로 하지만, 금속(예를 들면, 금, 백금, 파라듐)이나 폴리(3,4-에틸렌디옥시티오펜)/폴리(4-스틸렌술폰)［PEDOT/PSS］및 폴리아닐린(PANI)으로 이루어지는 도전성 유기 재료를 사용할 수도 있다.
또, 상기 보조 용량선(104)을 덮는 상태로, 배면측 기판(101) 상에 보조 용량 절연막(110)이 배치되어 있다. 여기서, 이 보조 용량 절연막(110)으로서는, 4~20 정도의 비교적 큰 유전율을 갖는 재료로 이루어지는 동시에, 후술하는 게이트 절연막보다 얇은 막두께로 형성되는 것이 바람직하다. 이 보조 용량 절연막(110)으로서는, 예를 들면, PVP를 사용할 수 있다. 이로써, 이후에 상세하게 설명하는 바와 같이, 보조 용량(Cs)을 게이트 전극-소스 전극간 용량(Cgs)에 대하여 크게 설계하는 것이 가능해진다.
또, 보조 용량 절연막(110) 상에는, 그 일부가 소스 전극(12)으로 되는 신호선(102)과 드레인 전극(13)이 패턴 형성되어 있다. 이 신호선(102)은, 상기 보조 용량선(104)과 직교하는 상태로 연장되고, 드레인 전극(13)은, 신호선(102)과 접촉하지 않는 범위에서, 화소 영역(101B) 전역을 덮는 상태로 배치된다. 여기서, 이 드레인 전극(13)과 동일한 층에서 접속된 상태로, 디스플레이 소자의 화소 전극이 구성되어 있다. 그러므로 본 실시예의 디스플레이에 있어서는, 드레인 전극(13)으로부터 화소 전극으로의 추출을 위한 비아를 형성하지 않아도 되므로, 비아의 형성 공정이 생략된다. 이로써, 비아 홀 형성을 위한 복잡한 리소그라피 공정을 실시하지 않아도 될 뿐만 아니라, 레지스트 재료와의 에칭 선택비를 취하기 어려운 도포법에 의해 형성된 게이트 절연막이나 층간 절연막에, 비아 홀을 형성하지 않아도 되기 때문에 바람직하다. 그리고 상기 드레인 전극(13)과 보조 용량 전극(17) 사이에 보조 용량 절연막(110)이 협지됨으로써, 보조 용량 소자 S(상기 도 3 참조)가 구성된다.
또, 상기 소스 전극(12)과 드레인 전극(13) 사이의 보조 용량 절연막(110) 상에는, 채널 층으로 되는 예를 들면, 펜타센 유도체로 이루어지는 유기 반도체층(14)이 패턴 형성되어 있다. 또, 이 유기 반도체층(14)을 덮는 상태로, 소스 전극(12) 상부 및 드레인 전극(13) 상부를 포함하는 보조 용량 절연막(110) 상에, 게이트 절연막(15)이 설치되어 있다.
상기 게이트 절연막(15) 상에는, 주사선(103)이 상기 신호선(102)과는 직교하는 방향으로, 상기 보조 용량선(104)과는 평행한 방향으로 연장되어 있다. 또, 상기 주사선(103)의 일부에 의해 구성되는 게이트 전극(16)은, 유기 반도체층(14) 상부를 덮는 상태로 배치되어 있다. 또한, 이 주사선(103)을 덮는 상태로, 게이트 절연막(15) 상에 층간 절연막(107)이 배치되어 있다.
한편, 전술한 배면측 기판(101)에 대향하는 상태로 배치되는 디스플레이 측 기판(201)에서는, 실시예와 마찬가지로, 공통 전극(202)이 성막되어 있고, 배면측 기판(101)과 디스플레이 측 기판(201) 사이에는, 전극 형성 면 측을 서로 대향시킨 상태로, 액정층(301)이 협지되어 있다.
이와 같은 디스플레이 장치는 다음과 같이 제조된다. 먼저, 예를 들면, 스핀 코팅법에 의해, 배면측 기판(101) 상에, 은 잉크를 도포하고, 150℃로 열처리함으로써, 은으로 이루어지는 도전성 막(도시하지 않음)을 30nm의 막두께로 성막한다. 이어서, 통상의 리소그라피 기술을 사용하여, 은으로 이루어지는 보조 용량선(104)을 패턴 형성한다.
여기서, 상기 보조 용량선(104)의 형성 공정에 있어서, 에칭의 마스크에 사용하는 레지스트 패턴의 형성 방법으로서, 잉크젯법, 스크린 인쇄법, 레이저 묘화법을 이용해도 된다. 또한, 잉크젯법, 스크린 인쇄법, 마이크로 컨택트 프린팅법에 의한 직접 패터닝을 사용할 수도 있다. 그렇지만, 후속 공정에서, 보조 용량선(104)을 덮는 상태로, 배면측 기판(101) 상에 보조 용량 절연막 및 드레인 전극(화소 전극)을 차례로 적층하므로, 보조 용량부에 있어서의 리크 전류가 적은 양호한 전하 유지를 실현하기 위해, 보조 용량선(104)의 표면은 평탄하고, 또한 막두께가 100nm 이하로 가능한 한 얇은 것이 바람직하다. 그리고 표면이 평탄화된 100nm 이하의 막두께의 보조 용량선(104)을 형성하는 데는, 전술한 스핀 코팅법을 이용하는 것이, 재현성이 높고, 바람직하다. 그 외에 그라비어 코팅법, 롤 코팅법, 키스 코팅법, 나이프 코팅법, 다이 코팅법, 슬릿 코팅법(slit coating), 블레이드 코팅법(blade coating)을 이용할 수도 있다.
다음에, 예를 들면, 다이 코팅법에 의해, 보조 용량선(104)을 덮는 상태로, 배면측 기판(101) 상에, PVP로 이루어지는 보조 용량 절연막(110)을 형성한다. 이어서, 예를 들면, 스핀 코팅법에 의해, 보조 용량 절연막(110) 상에 은으로 이루어지는 도전성 막을 형성하고, 통상의 리소그라피 기술을 사용하여, 소스 전극(12)을 포함하는 신호선(102)과 드레인 전극(13)을 패턴 형성한다.
다음에, 예를 들면, 잉크젯법에 의해, 소스 전극(12)과 드레인 전극(13) 사이의 보조 용량 절연막(110) 상에 펜타센 유도체로 이루어지는 유기 반도체층(14)을 패턴 형성한다. 이어서, 예를 들면, 스핀 코팅법에 의해, 상기 유기 반도체층(14)을 덮는 상태로, 신호선(102) 상부 및 드레인 전극(13) 상부를 포함하는 보조 용량 절연막(110) 상에, 게이트 절연막(15)을 형성한다.
이어서, 게이트 절연막(15) 상에, 스크린 인쇄법에 의해, 은 페이스트로 이루어지는 게이트 전극 재료를 패턴 도포하고, 120℃에서 열처리를 행함으로써, 은으로 이루어지는 주사선(103)(게이트 전극(16))을 형성한다. 이어서, 예를 들면, 다이 코팅법에 의해, 주사선(103)을 덮는 상태로, 게이트 절연막(15) 상에, 폴리이미드로 이루어지는 층간 절연막(107)을 형성한다.
이 후의 스텝은 실시예와 마찬가지로 행하는 것으로 한다. 즉, 디스플레이 측 기판(201) 상에 공통 전극(202)를 형성하고, 전극 형성 면을 서로 대향시킨 상태로, 배면측 기판(101)과 디스플레이 측 기판(201)을 대향 배치하고, 배면측 기 판(101)과 디스플레이 측 기판(201)의 주위에 설치된 시일 재료(도시하지 않음)에 의해 양측을 접착한다. 이어서, 배면측 기판(101)과 디스플레이 측 기판(201) 사이에 액정 재료를 밀봉함으로써, 액정층(31)을 형성한다.
이상과 같이 하여 완성된 액정 디스플레이 장치(2)는, 탑 게이트형의 박막 트랜지스터(10)에, 드레인 전극(13)으로 이루어지는 화소 전극과 공통 전극(202) 사이에 액정층(301)이 협지된 디스플레이 디바이스 D(상기 도 3 참조)가 배열 형성된 구성으로 된다.
여기서, 도 6에, 전술한 디스플레이 디바이스 D의 화소의 등가 회로도를 나타낸다. 이 도면에 나타낸 바와 같이, 소스 전극(12), 드레인 전극(13), 유기 반도체층(14) 및 게이트 전극(16)을 이 순서대로 적층하여 이루어지는 박막 트랜지스터(10)에는, 디스플레이 디바이스 D와 보조 용량 소자 S가 접속되어 있다.
이 등가 회로도에 있어서, 박막 트랜지스터(10)가 ON-상태일 때[(게이트 전압 Vg)=VHIGH]에 충전된 화소 전극이 OFF-상태[(게이트 전압 Vg)=VLOW]로 되면, 게이트 전압의 천이의 영향을 받아 전위가 저하되어 버린다. 이 전압의 저하는 필드 쓰로우 전압(feed through voltage)(ΔV)으로 불리며, 다음의 식(1)에 의해 표현된다.
Figure 112007036097422-pat00001
이 필드 쓰로우 전압(ΔV)의 시프트를, 공통 전극(202)의 Vcom 전압의 조정에 의해 보정할 수 있지만, 가능한 한 작아지도록 설계하는 것이 바람직하다. 즉, ΔV를 작게 하기 위해서는 게이트 전극-소스 전극간 용량(Cgs)을 작게 하고, 또 보조 용량(Cs)를 크게 설계하지 않으면 안 된다. 용량 C는 다음의 식(2)에 의해 표현되도록 절연막의 유전률과 막두께에 의해 규정된다.
Figure 112007036097422-pat00002
실시예에서, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 주사선(103)과 보조 용량선(104)을 동일한 층으로 형성한 경우에는, 게이트 절연막(15)이 보조 용 량 절연막을 겸하기 때문에, 게이트 전극-소스 전극간 용량(Cgs)과 보조 용량(Cs)의 비는, 게이트 전극(16)과 보조 용량 전극(17)의 면적 비로 규정된다.
그러나 본 변형예에서와 같이, 주사선(103)과 보조 용량선(104)을 별개의 층으로 형성한 경우에는, 보조 용량 절연막(110)에, 높은 유전률을 가지는 재료를 사용하는 동시에, 보조 용량 절연막(110)을 게이트 절연막(15)보다 얇은 두께로 형성함으로써, 게이트 전극-소스 전극간 용량(Cgs)에 대한 보조 용량(Cs)의 비를 크게 취할 수 있으므로, 필드 쓰로우 전압(ΔV)이 저감된다.
이상 설명한 바와 같이, 본 변형예의 액정 디스플레이 장치(2)에 의하면, 주사선(103)이 인쇄법에 의해 패턴 형성된 게이트 전극 재료에 열처리를 행함으로써 형성되어 있으므로, 상기 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 본 변형예의 디스플레이 장치에 의하면, 보조 용량선(104)과 주사선(103)이 별개의 층으로 형성됨으로써, 전술한 바와 같이, 필드 쓰로우 전압(ΔV)을 작게 할 수 있다. 또, 전술한 디스플레이 장치에 의하면, 드레인 전극(13)이 화소 전극을 겸하기 때문에, 비아의 형성 공정을 생략할 수 있어 제조 공정이 간략화된다.
그리고 상기 실시예 및 변형예(1)에서는, 탑 게이트/보텀 컨택트형의 박막 트랜지스터의 예에 대하여 설명하였으나, 탑 게이트/탑 컨택트형의 박막 트랜지스터에도 본 발명의 실시예를 적용할 수 있다. 또, 상기 실시예 및 변형예(1)에서는, 디스플레이 소자 D로서 액정 디스플레이 소자가 설치된 디스플레이 장치의 예에 대하여 설명하였으나, 본 발명에 따른 실시예는 이것에 한정되지 않고, 예를 들 면, 유기 전계 발광 소자(유기 EL 디바이스), 전기이동형 디스플레이 소자(electrophoresis type display device)(E-ink)와 같은, 다른 디스플레이 소자가 설치되어 있어도 된다.
첨부된 청구의 범위 및 그 등가의 범위 내에 있는 한 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 서브조합 및 변화가 당업자에 의해 이루어질 수 있음은 물론이다.
본 발명의 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 의하면, 저비용으로 양산에 적절하므로, 생산성을 향상시키는 것이 가능하다. 또, 박막 트랜지스터의 서브임계 특성이 개선되고 온/오프 비가 증대하기 때문에, 전기적 특성이 우수한 박막 트랜지스터를 얻을 수 있다.

Claims (9)

  1. 기판 상에, 유기 반도체층, 상기 유기 반도체층에 접하는 면이 발수성 재료(water-repellent material)로 구성되어 있는 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터의 제조 방법에 있어서,
    스크린 인쇄법(screen printing)에 의해, 상기 게이트 절연막 상에 게이트 전극 재료를 패턴 도포하는 공정; 및
    열처리를 행함으로써, 패턴 도포된 상기 게이트 전극 재료를 건조 고체화하여 얻어지는 상기 게이트 전극을 형성하는 공정;
    을 포함하고,
    상기 게이트 절연막은, 상기 유기 반도체층 상에, 발수성 재료로 이루어지는 제1 절연층과 가교성 고분자 재료(crosslinking high molecular weight material)로 이루어지는 제2 절연층이 이 순서대로 적층된 적층 구조를 구비하며,
    상기 게이트 절연막을 형성하는 공정 전에, 상기 기판 위 또는 상기 유기 반도체층 위에, 소스 전극 또는 드레인 전극을 형성하는 공정을 더 포함하는, 박막 트랜지스터의 제조 방법.
  2. 기판 상에, 유기 반도체층, 상기 유기 반도체층에 접하는 면이 발수성 재료(water-repellent material)로 구성되어 있는 게이트 절연막 및 게이트 전극을 이 순서대로 적층하여 이루어지는 박막 트랜지스터; 및
    기판 상에 배열 형성된 상기 박막 트랜지스터에 접속된 디스플레이 디바이스
    포함하며,
    상기 게이트 전극은, 스크린 인쇄법에 의해 패턴 도포된 게이트 전극 재료에 열처리를 행함으로써 형성되어 있고,
    상기 게이트 절연막은, 상기 유기 반도체층 상에, 발수성 재료로 이루어지는 제1 절연층과 가교성 고분자 재료(crosslinking high molecular weight material)로 이루어지는 제2 절연층이 이 순서대로 적층된 적층 구조를 구비하고,
    상기 기판 위에, 보조 용량 전극과, 상기 보조 용량 전극을 덮는 상태로 보조 용량 절연막이 설치되어 있고,
    상기 보조 용량 절연막 또는 상기 유기 반도체층 위에, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극이 설치되어 있으며,
    상기 드레인 전극과 동일한 층에서 접속된 상태로, 상기 디스플레이 디바이스의 화소 전극이 구성되어 있는, 디스플레이.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311377A (ja) * 2006-05-16 2007-11-29 Sony Corp 薄膜トランジスタの製造方法および薄膜トランジスタならびに表示装置
JP4986660B2 (ja) * 2007-03-14 2012-07-25 日本ゼオン株式会社 絶縁膜の形成方法およびこれを用いた半導体装置
JP5154365B2 (ja) * 2007-12-19 2013-02-27 株式会社ジャパンディスプレイウェスト 表示装置
JP5410032B2 (ja) * 2008-04-18 2014-02-05 三洋電機株式会社 有機半導体装置
GB0807767D0 (en) * 2008-04-29 2008-06-04 Plastic Logic Ltd Off-set top pixel electrode configuration
JP4552160B2 (ja) * 2008-07-30 2010-09-29 ソニー株式会社 有機半導体薄膜の形成方法および薄膜半導体装置の製造方法
JP2010062276A (ja) * 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP2010165930A (ja) * 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 有機薄膜トランジスタ、その製造方法及びそれを備える装置
JP5432242B2 (ja) 2009-03-06 2014-03-05 帝人デュポンフィルム株式会社 平坦化フィルムおよびその製造方法
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011142267A1 (ja) 2010-05-12 2011-11-17 帝人株式会社 有機半導体膜及びその製造方法、並びにコンタクトプリント用スタンプ
CN102856395B (zh) * 2011-06-30 2014-12-10 清华大学 压力调控薄膜晶体管及其应用
CN102698268B (zh) * 2012-05-21 2013-10-09 苏州大学 一种导电高分子纳米材料及其用途
US9583608B2 (en) * 2012-08-03 2017-02-28 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device and method for manufacturing nitride semiconductor device
KR101994332B1 (ko) * 2012-10-30 2019-07-01 삼성디스플레이 주식회사 유기 발광 트랜지스터 및 이를 포함하는 표시 장치
US10622435B2 (en) * 2016-07-29 2020-04-14 Sony Corporation Display device, manufacturing method of display device, and electronic device
TWI637504B (zh) * 2017-01-25 2018-10-01 友達光電股份有限公司 畫素結構
CN107994129B (zh) 2017-11-20 2019-11-22 武汉华星光电半导体显示技术有限公司 柔性oled显示面板的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07238481A (ja) * 1994-02-21 1995-09-12 Kokoku Kousensaku Kk インナーワイヤ及びワイヤ撚線機
JP2005508526A (ja) 2001-11-07 2005-03-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アクティブマトリックス画素装置
JP2005175386A (ja) 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
JP2005277250A (ja) 2004-03-26 2005-10-06 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置、電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07239481A (ja) * 1994-02-28 1995-09-12 Kyocera Corp アクティブマトリクス基板およびその製造方法
JP3599950B2 (ja) * 1997-04-16 2004-12-08 株式会社アルバック 金属ペーストの焼成方法
JP2003518754A (ja) * 1999-12-21 2003-06-10 プラスティック ロジック リミテッド 溶液処理された素子
KR100462712B1 (ko) * 2000-08-10 2004-12-20 마쯔시다덴기산교 가부시키가이샤 유기전자장치와 그 제조방법과 그 동작방법 및 그것을 사용한 표시장치
US6554801B1 (en) * 2000-10-26 2003-04-29 Advanced Cardiovascular Systems, Inc. Directional needle injection drug delivery device and method of use
US6982194B2 (en) * 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6897477B2 (en) * 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
EP1405355B1 (en) * 2001-07-09 2020-02-26 Flexenable Limited Progressive aligned deposition
WO2003052841A1 (en) * 2001-12-19 2003-06-26 Avecia Limited Organic field effect transistor with an organic dielectric
WO2003083172A1 (fr) * 2002-04-01 2003-10-09 Canon Kabushiki Kaisha Element conducteur et procede de production associe
JP4103830B2 (ja) * 2003-05-16 2008-06-18 セイコーエプソン株式会社 パターンの形成方法及びパターン形成装置、デバイスの製造方法、アクティブマトリクス基板の製造方法
JP2005032769A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
GB0318817D0 (en) * 2003-08-11 2003-09-10 Univ Cambridge Tech Method of making a polymer device
JP4997688B2 (ja) * 2003-08-19 2012-08-08 セイコーエプソン株式会社 電極、薄膜トランジスタ、電子回路、表示装置および電子機器
JP2005072188A (ja) * 2003-08-22 2005-03-17 Univ Of Tokyo 有機トランジスタの製造方法、及び有機トランジスタ
JP2007311377A (ja) * 2006-05-16 2007-11-29 Sony Corp 薄膜トランジスタの製造方法および薄膜トランジスタならびに表示装置
US7718999B2 (en) * 2006-12-14 2010-05-18 Xerox Corporation Polythiophene electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07238481A (ja) * 1994-02-21 1995-09-12 Kokoku Kousensaku Kk インナーワイヤ及びワイヤ撚線機
JP2005508526A (ja) 2001-11-07 2005-03-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アクティブマトリックス画素装置
JP2005175386A (ja) 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
JP2005277250A (ja) 2004-03-26 2005-10-06 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置、電子機器

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Publication number Publication date
CN101075659B (zh) 2010-12-22
US20120326154A1 (en) 2012-12-27
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