KR20080112164A - 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 박막트랜지스터를 이용한 표시 장치 - Google Patents

박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 박막트랜지스터를 이용한 표시 장치 Download PDF

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도시아키 아라이
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Abstract

박막 트랜지스터(TFT)를 제조하는 방법은, 절연 기판 상에 게이트 전극, 게이트 절연막 및 비정질 실리콘막을 연속하여 형성하는 단계와, 비정질 실리콘막의 채널 영역이 되는 영역에 채널 보호막을 형성하는 단계와, 채널 보호막 및 비정질 실리콘막 상에 n+ 실리콘막 및 금속층을 연속하여 형성하는 단계를 포함한다. 상기 방법은, 또한, 비정질 실리콘막 및 n+ 실리콘막을 패터닝하여 소스 전극 및 드레인 전극에 대응하는 영역만을 선택적으로 남기고, 또한 채널 보호막을 에칭 스토퍼로 하여 n+ 실리콘막 및 상기 금속층에서의 상기 채널 영역에 대응하는 영역을 선택적으로 제거함으로써, n+ 실리콘막으로부터 소스 영역 및 드레인 영역을 형성하고, 또한 금속층으로부터 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함한다.
레지스트 패턴, 에칭 스토퍼, 채널 보호막, 에칭 레이트, 유기 EL 디스플레이

Description

박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 박막 트랜지스터를 이용한 표시 장치{THIN FILM TRANSISTOR MANUFACTURING METHOD, THIN FILM TRANSISTOR AND DISPLAY DEVICE USING THE SAME}
본 발명은, 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 이 박막 트랜지스터를 이용한 표시 장치에 관한 것이다.
최근, 평판형 패널 디스플레이의 하나로서 유기 전계 발광(EL : Electro Luminescence) 현상을 이용하여 영상을 표시하는 표시 장치가 주목받고 있다. 이 유형의 표시 장치, 즉 유기 EL 디스플레이는 유기 발광 소자 자체의 발광 현상을 이용하고 있으므로, 시야각이 넓고, 소비 전력이 낮은 등의 우수한 특징을 제공하고 있다. 또한, 고속의 고화질(HD) 비디오 신호에 대해서도 높은 응답성을 나타내므로, 특히 영상 분야 등에서 실용화를 향한 개발이 진행되고 있다.
유기 EL 디스플레이의 구동 방식 중 구동 소자로서 박막 트랜지스터(TFT； Thin Film Transistor)가 사용되는 액티브 매트릭스 방식은, 종래의 패시브 매트릭스 방식에 비해 응답 시간이나 해상도의 면에서 우수하며, 전술한 장점을 갖는 유기 EL 디스플레이에는 특히 적합한 구동 방식으로 고려되고 있다. 이 액티브 매트 릭스형의 유기 EL 디스플레이는, 적어도, 유기 발광 재료를 갖는 유기 발광 소자(유기 EL 소자) 및 유기 발광 소자를 구동시키기 위한 TFT가 설치된 구동 패널을 포함하고 있고, 이 구동 패널과 밀봉 패널이 유기 EL 소자를 사이에 두고 접착층을 통해 접합되는 구성으로 되어 있다. 또한, 액티브 매트릭스형의 유기 EL 디스플레이에서는, 상기 유기 EL 디스플레이를 구성하는 TFT로서, 적어도, 화소의 명암을 제어하는 스위칭 트랜지스터와, 유기 EL 소자의 발광을 제어하는 구동 트랜지스터를 구비하고 있다.
이와 같은 유기 EL 디스플레이에서는, 일반적으로, 구동 트랜지스터의 게이트 전압을 제어하고, 이에 따라 유기 EL 소자에 흐르는 전류량을 제어함으로써, 디스플레이 계조 레벨(display gray level)을 제어하고 있다. 그러므로, 구동 트랜지스터를 통해 흐르는 전류가 각각의 화소 간에 커다란 차이를 나타내게 되면, 그 결과로서 유기 EL 디스플레이의 발광 휘도가 각각의 화소 간에 상이하게 된다. 즉, 유기 EL 소자의 발광은 구동 트랜지스터를 흐르는 전류량에 의존하므로, 유기 EL 디스플레이에서, 구동 트랜지스터의 전류 편차를 억제하는 것은 양호한 이미지의 표시 출력을 행하기 위해서는 매우 중요하다.
TFT의 전류 편차가 발생하는 요인의 하나로서는, 예를 들면, TFT의 "L 길이"에서의 편차를 들 수 있다. 여기서, "TFT의 L 길이"는 상기 TFT에서의 소스 - 드레인 간의 거리를 지칭한다. 즉, TFT를 구성하는 경우에는, 채널 에칭 스토퍼의 소스-드레인간의 마무리 치수가 그대로 L 길이가 되므로, 이 소스-드레인 간의 거리가 마무리 면에 걸쳐 현저하게 상이하면, TFT 특성 중의 하나인 온(ON) 전류가 그 에 따라 변화하게 될 것이다.
그런데, TFT의 L 길이의 편차의 유무는, 소스-드레인을 형성할 때의 에칭 스토퍼로서 기능하는 채널 보호막을 형성하는 정밀도에 좌우되는 것으로 알려져 있다. 즉, 채널 보호막은, 통상, 절연재에 의해 형성된 막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 에칭 처리를 행함으로써 형성되지만, 이 에칭 처리를 행할 때의 에칭 레이트 등에 편차가 발생하면, 이에 대응하여 TFT를 구성한 경우에서의 소스-드레인 간의 거리에도 편차가 발생하게 된다.
상기한 문제점에 대한 한 가지 가능한 해결 방안은, 게이트 전극 배면 노광에 의해 자체 정합적으로 노광 및 현상(self-aligned exposure and development)을 행하고, 이에 따라 편차의 저감을 도모하는 것을 고려할 수 있다. 그런데, 이와 같은 방법은, 에칭 처리 시의 에칭 레이트의 편차까지도 보완하는 것은 아니므로, 결과적으로 에칭 편차가 TFT의 L 길이의 편차를 초래하는 문제는 여전히 존재하게 된다.
또한, 채널 보호막을 형성할 때의 에칭 시프트량의 편차의 저감을 도모하기 위해서는, 이방성 건식 에칭을 사용하여 실리콘막 상에 형성되어 있는 채널 보호막에 대한 선택적인 건식 에칭 처리를 행하는 방법도 상정할 수 있다. 그런데, 이러한 이방성 에칭에 의해서도, 채널 보호막에 대한 에칭 처리 중에 마스크가 되는 레지스트 패턴이 이방성 이온 충돌에 의해 손상을 입게 되며, 이에 따라, 레지스트 패턴 그 자체가 이방성 건식 에칭의 편차를 반영하도록 후퇴될 우려가 있다. 따라서, 이방성 에칭이라 하더라도, 결과적으로는 등방성 에칭의 경우와 마찬가지로, 소스-드레인간의 마무리 치수의 편차의 문제로부터 벗어날 수 없다.
한편, 예를 들면, 불화수소 용액을 이용한 에칭 처리에서, 실리콘에 대한 거의 무한대의 선택성(selectivity)을 확보하는 것이 곤란하다. 그 대신, [스토퍼 에칭 레이트/실리콘 데미지 레이트]가 불과 2 내지 10이기 때문에, 스토퍼가 되는 채널 보호막의 막 두께 모두를 단번에 건식 에칭하는 경우에는, 막 두께 모두를 에칭함에서 비롯된 시간의 편차 만큼에 적합한 오버 에칭이 필요하게 되고, 결과적으로 오버 에칭에 필요한 시간이 길어져, 그 만큼 실리콘의 막 두께를 두껍게 해야만 하는 문제도 발생할 수 있다. 또한, 채널 영역 상의 채널 보호막을 불화수소 용액을 사용하여 패터닝을 위한 실리콘까지 에칭하면, 실리콘막 상에 존재하는 핀홀로부터 침입한 불화수소 용액이 게이트 절연막도 에칭하여, 이 게이트 절연막의 층간 절연성이 저하될 수도 있다.
또한, 일본 특허 제2915397호에는, 에칭 스토퍼가 되는 절연막을 이종(異種)의 적층 구조로 하여, 불화수소 용액 에칭 처리에 의해, 테이퍼 형상이 오버행(overhang)하는 것을 억제하고, 이에 따라, 트랜지스터 리키지(transistor leakage)를 방지하도록 하는 것이 개시되어 있다. 그러나, 2층 모두 등방성 에칭인 습식 에칭 처리를 실리콘 표면까지 행하는 방법에서는, 에칭 스토퍼가 어떤 적층 구조라 하더라도, 습식 에칭 처리 도중에 에칭 도중의 스토퍼 절연막 그 자체가 또한 그 나머지에 해당하는 만큼의 스토퍼 절연막의 에칭 처리를 위한 마스크의 역할을 담당하게 된다. 따라서, 등방성 에칭 편차로부터 발생하는 치수 편차는 불가피하다는 문제점을 가지고 있다.
또한, 일본 공개 특허 평9-298303호에는, 채널 보호막을 적층 구조로 하고, 건식 에칭 동안 불화수소산이 핀홀에 침투함에 의해 야기되는 게이트 절연막 손상의 억제 및 실리콘에서의 에칭 손상의 저감 등을 도모하는 것이 개시되어 있다. 그러나, 적층 구조의 상층의 에칭 후에 레지스트를 박리하고, 적층 구조의 하층의 에칭을 행할 때에는 상층 그 자체를 마스크 대신으로 한다. 그러므로, 상층의 에칭 완성 치수가 그대로 전사되어 L 길이가 되고, 그 결과, 상층의 에칭 편차가 그대로 L 길이 편차가 되는 문제를 가지게 된다.
또한, 일본 공개 특허 평6-188422호에는, 채널 보호막을 적층 구조로 하고, 이 채널 보호막의 형성 후의 후속 단계(n+ 층의 에칭 단계)에서, 상층을 하층보다 낮은 에칭 레이트로 하여, 채널 보호막 그 자체의 잔여 막 두께의 편차를 저감함으로써, 트랜지스터 특성의 편차를 저감하는 것이 개시되어 있다. 그러나, 여기서 말하는 트랜지스터 특성의 편차는, 채널 보호막 그 자체의 에칭에 의한 L 길이 편차과는 관계가 없으며, 따라서, L 길이 편차에 기인하는 문제는 여전히 해결되지 않게 된다.
본 발명은 전술한 종래 기술에서의 문제점을 감안하여, 필요 이상으로 실리콘막의 막 두께를 두껍게 하지 않고, TFT의 L 길이의 편차를 억제할 수 있으며, 이에 따라, 특성 편차가 적은 TFT를 형성할 수 있는 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 이 박막 트랜지스터를 이용한 표시 장치를 제공하는 것을 목적으로 한다.
본 발명은 전술한 목적을 달성하기 위해 고안된 박막 트랜지스터의 제조 방법이며, 절연 기판 상에 게이트 전극, 게이트 절연막 및 비정질 실리콘막을 차례로 형성하는 단계와, 상기 비정질 실리콘막의 채널 영역이 되는 영역에 채널 보호막을 형성하는 단계와, 상기 채널 보호막 및 상기 비정질 실리콘막 상에 n+ 실리콘막 및 금속층을 형성하는 단계를 포함한다. 상기 방법은, 상기 비정질 실리콘막 및 상기 n+ 실리콘막을 패터닝하여 소스 및 드레인 전극에 대응하는 영역만을 선택적으로 남기는 단계를 더 포함한다. 또한, 상기 채널 보호막을 에칭 스토퍼로 하여 상기 n+ 실리콘막 및 상기 금속층에서의 상기 채널 영역에 대응하는 영역을 선택적으로 제거함으로써, 상기 n+ 실리콘막으로부터 소스 영역 및 드레인 영역을 형성하고, 또한 상기 금속층으로부터 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 채널 보호막을 형성하는 단계에서는, 상기 채널 보호막이 에칭 레이트가 상이한 복수의 층으로 이루어지는 적층 구조를 가지고, 또한 상기 적층 구조에서의 최 하위층이 상기 최하위층을 제외한 다른 층의 에칭 편차를 리셋하기 위한 선택성을 가지는 막 구성이 되도록, 상기 채널 보호막을 형성하는 것을 특징으로 한다.
전술한 순서의 박막 트랜지스터의 제조 방법에 의하면, 채널 보호막을 에칭 레이트가 상이한 적층 구조로 하고, 그 최하위층에 대해서는 다른 층의 에칭 편차를 리셋하기 위한 선택성을 가지는 막 구성으로 하고 있으므로, 채널 보호막에 대한 에칭 프로세스로서, 예를 들면, 다른 층의 에칭은 레지스트 치수 시프트가 적은 에칭 방법에 의해 행하고, 최하위층의 에칭은 등방성 에칭 성분이 적은 이방성 건식 에칭 방법에 의해 행하는 것이 실현 가능하게 된다. 따라서, 필요 이상으로 비정질 실리콘막을 두껍게 하지 않으면서도, 또한 레지스트 마스크 치수로부터의 마무리 편차가 억제된 TFT의 L 길이를 형성할 수 있고, 그 결과로서 종래에 비해 특성 편차가 적은 트랜지스터를 형성하는 것이 가능하게 된다. 또한, 비정질 실리콘막의 바로 위쪽의 층을 에칭 처리할 때, 화학적 에천트(chemical etchant)인 불화수소 용액을 이용하지 않고, 건식 에칭을 행하는 것이 가능하게 되므로, 핀홀로부터 침입되는 불화수소 용액이 게이트 절연막도 에칭하게 되어, 이 게이트 절연막의 층간 절연성을 저하시키는 문제가 발생하지 않는다.
본 발명에 의하면, 필요 이상으로 비정질 실리콘막의 막 두께를 두껍게 하지 않고, TFT의 L 길이의 편차를 억제할 수 있고, 이에 따라 특성 편차가 적은 TFT를 형성할 수 있다. 따라서, 이 TFT를 사용하여 표시 장치를 구성한 경우에, TFT의 특성 편차가 적으므로, 각 화소별의 발광 휘도 등의 편차에 대해서도 그 발생을 억 제할 수 있고, 결과적으로 양호한 이미지 표시 출력을 행하는 표시 장치를 구성하는 것이 실현 가능하게 된다.
이하, 도면에 따라 본 발명에 따른 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 박막 트랜지스터를 이용한 표시 장치에 대하여 설명한다.
먼저, TFT를 구동 소자로서 사용하여 유기 EL 소자를 발광시키는 유기 EL 디스플레이를 예로 하여 표시 장치에 대하여 설명한다.
도 1은 TFT를 구비한 유기 EL 디스플레이의 구성예를 나타낸 설명도이다.
도 1에 도시된 유기 EL 디스플레이는, 절연 기판(1) 상에 구동 소자로서의 TFT(10)가 형성되어 있고, 또한 이 TFT(10) 상에 절연성 평탄화막(31)이 균일하게 형성되고, 그 위에 반사 전극(32A), 유기 발광층(32B) 및 투명 전극(32C)으로 이루어지는 복수의 유기 EL 소자(32)가 형성된다. 또한, 각각의 유기 EL 소자(32)를 서로 격리하도록 전극간 절연막(33)이 형성되고, 그 위에 또 다른 절연성 평탄화층(34)이 형성되고, 이들을 협지하도록 투과성 기판(35)이 배치된다. 이와 같은 구성의 유기 EL 디스플레이에서는, 반사 전극(32A)과 투명 전극(32C) 사이에 소정의 전압이 인가되면, 유기 발광층(32B)이 발광하고, 이에 따라, 발광 광(L2, L3)이 도면의 위쪽으로 방사된다.
그리고, 여기서는, 이른바 상면 발광(top emission)형에 대하여 설명하였으나, 이 외에도, 예를 들면 이른바 하면 발광(bottom emission)형이나, 양면 발광(dual emission)형이어도 상관없다.
도 2a 및 도 2b는, 유기 EL 디스플레이의 화소 회로 구성의 일례를 나타낸 설명도이다. 여기서는, 발광 소자로서 유기 EL 소자를 사용한 액티브 매트릭스 방식의 유기 EL 디스플레이를 예로 하고 있다.
도 2a에 나타낸 바와 같이, 이 유기 EL 디스플레이의 기판(40) 상에는 표시 영역(40a)과 주변 영역(40b)이 설정되어 있다. 표시 영역(40a)은 복수의 주사선(41)과 복수의 신호선(42)이 종횡으로 배선되어 있고, 각각의 교차부에 대응하여 1개의 화소 "a"가 설치된 화소 어레이부로서 구성되어 있다. 이들 각 화소 "a"에는 유기 EL 소자가 설치되어 있다. 또한, 주변 영역(40b)에는, 주사선(41)을 주사하고 구동하는 주사선 구동 회로(43)와, 휘도 정보에 따라 영상 신호(즉 입력 신호)를 신호선(42)에 공급하는 신호선 구동 회로(44)가 배치되어 있다.
그리고, 표시 영역(40a)에는, 풀 컬러에 대응하는 화상 표시를 행하기 위하여, R, G, B의 각각의 색 성분에 대응한 유기 EL 소자가 혼재하고 있고, 이들이 소정 규칙을 따라 매트릭스형으로 패턴 배열되어 있는 것으로 한다. 각 유기 EL 소자의 설치 개수 및 형성 면적은, 각각의 색 성분에서 동등하게 하는 것을 생각할 수 있지만, 예를 들면, 각각의 색 성분에 대한 에너지 성분에 따라 각각 상이하도록 해도 상관없다.
또한, 도 2b에 나타낸 바와 같이, 각각의 화소 "a"에 설치되는 화소 회로는, 예를 들면, 유기 EL 소자(32), 구동 트랜지스터(Tr), 기록 트랜지스터(샘플링 트랜지스터(WS), 및 유지 커패시턴스(Cs)로 구성되어 있다. 그리고, 주사선 구동 회로(43)에 의해 주사선(41)이 구동되므로, 기록 트랜지스터(WS)를 통해 신호선(42) 으로부터 기록된 영상 신호가 유지 커패시턴스(Cs)에 유지되고, 유지된 신호량에 따른 전류가 유기 EL 소자(32)에 공급되고, 이 전류값에 따른 휘도로 유기 EL 소자(32)가 발광한다.
그리고, 이상과 같은 화소 회로의 구성은 단지 일례의 것일 뿐이며, 필요에 따라 화소 회로 내에 용량성 소자를 설치하거나, 또는 복수의 트랜지스터를 설치하여 화소 회로를 구성해도 된다. 또한, 주변 영역(40b)에는, 화소 회로의 변경에 따라 필요한 구동 회로가 추가된다.
이와 같은 유기 EL 디스플레이에서는, 구동 트랜지스터(Tr)의 게이트 전압을 제어하고, 이에 따라 유기 EL 소자(32)에 흐르는 전류량을 제어함으로써, 디스플레이 계조 레벨을 제어하고 있다. 그러므로, 구동 트랜지스터(Tr)를 통해 흐르는 전류가 각각의 화소에 대해 현저하게 상이하면, 유기 EL 디스플레이의 발광 휘도가 각각의 화소에서 상이하게 된다. 즉, 유기 EL 소자(32)의 발광은 구동 트랜지스터(Tr)를 흐르는 전류량에 좌우되므로, 유기 EL 디스플레이에서 구동 트랜지스터(Tr)의 전류 편차를 억제하는 것은, 양호한 이미지 표시 출력을 행하기 위해서는 매우 중요하다.
이상에서 설명한 유기 EL 디스플레이로 대표되는 표시 장치는, 전자 기기에 입력된 영상 신호 또는 전자 기기 내에서 생성한 영상 신호를 화상 또는 영상으로서 표시하는 모든 분야의 전자 기기의 표시 장치로서 사용된다. 이하에서는, 표시 장치를 갖는 전자 기기의 구체예를 설명한다.
그리고, 표시 장치는 밀봉된 구성의 모듈 형상의 것도 포함한다. 예를 들 면, 화소 어레이부에 투명 유리 등으로 구성된 대향부를 부착하여 형성된 표시 모듈이 이에 해당한다. 이 투명한 대향부에는, 컬러 필터, 보호막 및 더 나아가서는 전술한 차광막이 설치되어도 된다. 또한, 표시 모듈에는, 외부로부터 화소 어레이부에 신호 등을 입출력하기 위한 회로부 또는 가요성 인쇄 회로(FPC) 등이 설치되어 있어도 된다.
도 3은 전자 기기의 일구체예인 텔레비전을 나타낸 사시도이다. 도면에 도시된 텔레비전은, 프론트 패널(102), 필터 유리(103) 등으로 구성되는 영상 표시 화면부(101)를 포함하고, 이 영상 표시 화면부(101)로서 표시 장치를 사용함으로써 제조된다.
도 4a 및 도 4b는 전자 기기의 일구체예인 디지털 카메라를 나타낸 사시도이며, 도 4a는 표면 측으로부터 본 사시도이고, 도 4b는 배면측으로부터 본 사시도이다. 도면에 도시된 디지털 카메라는 플래시용의 발광부(111), 표시부(112), 메뉴 스위치(113), 셔터 버튼(114) 등을 포함하고, 이 표시부(112)로서 표시 장치를 사용함으로써 제조된다.
도 5는 전자 기기의 일구체예인 노트북형 퍼스널 컴퓨터를 나타낸 사시도이다. 도면의 노트북형 퍼스널 컴퓨터는, 본체(121), 문자 및 기타 정보를 입력할 때 조작되는 키보드(122), 화상을 표시하는 표시부(123) 등을 포함하고, 이 표시부(123)로서 표시 장치를 사용함으로써 제조된다.
도 6은 전자 기기의 일구체예인 비디오 카메라를 나타낸 사시도다. 도면에 도시된 비디오 카메라는, 본체부(131), 피사체를 촬영하고 비디오 카메라의 측면에 배치된 렌즈(132), 촬영 스타트/스톱 스위치(133), 표시부(134) 등을 포함하고, 이 표시부(134)로서 표시 장치를 사용함으로써 제조된다.
도 7은 전자 기기의 일구체예인 휴대 단말기 장치, 예를 들면, 휴대 전화기를 나타낸 도면이며, (A)는 개방 상태에서의 정면도, (B)는 그 측면도, (C)는 닫은 상태에서의 정면도, (D)는 좌측면도, (E)는 우측면도, (F)는 상면도, (G)는 저면도이다. 본 적용예에 따른 휴대 전화기는, 상측 하우징(141), 하측 하우징(142), 연결부(여기서는, 경첩부)(143), 디스플레이(144), 서브디스플레이(145), 픽처 라이트(146), 카메라(147) 등을 포함하고, 디스플레이(144) 또는 서브디스플레이(145)로서 표시 장치를 사용함으로써 제조된다.
다음에, 이상과 같이 구성된 유기 EL 디스플레이에서, 구동 소자로서 사용되는 TFT(10)에 대하여 보다 상세하게 설명한다.
도 8a 내지 도 8d는 TFT의 제조 순서의 개요를 나타내는 설명도이다.
TFT(10)의 제조 시에는, 먼저, 도 8a에 나타낸 바와 같이, 유리 또는 플라스틱 재료 등으로 이루어지는 절연 기판(1) 상에 예를 들면 스퍼터법에 의해 몰리브덴(Mo)막을 100nm 두께 정도로 균일하게 성막하고, 이것을 포토리소그래피법에 의해 에칭하여 소정 형상으로 패터닝함으로써, 게이트 전극(2)을 형성한다. 이 게이트 전극(2)을 형성하는 금속 재료는, 추후 공정에서 비정질 실리콘막(4)을 결정화할 때에 발생하는 열에 의해서도 쉽게 변질되지 않는 고융점의 금속이면, Mo 외에, 크롬(Cr)이나 티탄(Ti) 등을 사용하는 것도 가능하다.
게이트 전극(2)을 형성한 후, 예를 들면, 플라즈마 CVD법에 의해 게이트 전 극(2) 및 절연 기판(1) 상에 두께가 160nm 정도의 산화 실리콘(SiO2)을 균일하게 형성함으로써, 게이트 절연막(3)을 형성한다. 그리고, 이 게이트 절연막(3)은 SiO2에 의해 구성되어 있는 것으로 한정되지 않고, 예를 들면, SiO2, 질화 실리콘(SiN) 또는 산화 질화 실리콘(SiON) 중 적어도 1종 이상으로 이루어지는 절연 재료에 의해 구성하도록 해도 된다.
또한, 게이트 절연막(3) 상에 비정질 실리콘막(4)을 예를 들면 플라즈마 CVD법에 의해 두께가 30nm 정도로 균일하게 형성한다.
비정질 실리콘막(4)를 형성한 후, 프리-어닐링 처리(pre-annealing)로서 탈수소 어닐링(dehydrogenating annealing)을 예를 들면 430℃의 질소 분위기 로(爐)에서 실시한 후에, 이 비정질 실리콘막(4)에 대하여 엑시머 레이저광(λ=308nm)을 조사하여 결정화 어닐링(crystallizing annealing)을 행한다. 이 레이저 어닐링 처리에 사용하는 레이저는 반드시 엑시머 레이저 또는 펄스파 레이저일 필요는 없고, 연속파의 고체 레이저를 사용하여도 된다.
또한, 레이저 어닐링 처리 시에는, 미리 비정질 실리콘막(4) 상에 반사 방지막으로서 실리콘 질화막이나 실리콘 산화막 등을, 예를 들면, CVD법을 이용하여 형성해 두고, 이에 따라, 실리콘의 결정화를 효율적으로 행할 수 있을 것으로 생각된다. 이 경우에, 비정질 실리콘막(4) 상의 반사 방지막은, 레이저 어닐링 처리 후에 제거하지 않고, 채널 보호막의 에칭 스토퍼 하층에 그대로 병용해도 된다.
또한, 레이저 어닐링 처리에 사용하는 파장은, 반드시 엑시머 레이저광(λ =308nm)과 같은 실리콘 흡수 대역의 파장을 사용할 필요는 없고, 실리콘 상에 실리콘 산화막이나 실리콘 질화막 등을 불순물 확산 방지를 위한 버퍼층(불순물 확산 방지층)으로서 형성해 두고, 또한 이 버퍼층을 통하여 Mo막 등을 광-열변환층으로서 형성하여 두면, 예를 들면 λ=800nm의 것이라도 어닐링 처리를 위해 사용하는 것이 가능하게 된다. 이 경우에도, 광-열변환층을 레이저 어닐링 처리 후에 제거하지 않고, 채널 보호막의 에칭 스토퍼 하층에 그대로 병용하거나, 또는 광-열변환층에 대해서는 제거하지만, 버퍼층을 그대로 에칭 스토퍼 하층으로서 이용하는 것을 고려할 수도 있다.
그리고, 결정화가 필요없는 경우, 또는 성막 단계(CVD 챔버 내)에서 필요한 결정도를 얻을 수 있은 경우에는, 전술한 탈수소 어닐링 및 레이저 어닐링 처리는 반드시 필요한 것은 아니다. 이 경우, 예를 들면, 플라즈마 CVD법으로 게이트 절연막(3) 및 실리콘막(4)을 성막할 때, 후술하는 에칭 스토퍼막(5a, 5b)을 연속적으로 성막 형성하는 것도 고려할 수 있다.
어닐링 처리에 의한 비정질 실리콘막(4)의 개질 후에는, 이어서, 이 개질 후의 비정질 실리콘막(4) 상에 채널 보호막을 형성하기 위한 에칭 스토퍼 하층막(이하, 간단히 "하층막"이라 함)(5a) 및 에칭 스토퍼 상층막(이하, 간단히 "상층막"이라 함)(5b)을 성막한다. 구체적으로는, 예를 들면, 하층막(5a)으로서 실리콘 산화막을 20nm정도의 두께로, 또한 상층막(5b)으로서 실리콘 질화막을 300nm정도의 두께로, 서로 적층되도록 플라즈마 CVD를 사용하여 성막한다. 그리고, 하층막(5a) 및 상층막(5b)은, 에칭 스토퍼로서 기능할 수 있는 것이면, 실리콘 산화막이나 실 리콘 질화막 외에, 실리콘 산질화막을 사용하거나 혹은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막과 다른 종의 막으로 이루어진 적층 구조를 사용하는 것을 고려할 수 있다.
다만, 하층막(5a)과 상층막(5b)은 각각의 에칭 레이트가 서로 상이하게 되어 있는 것으로 가정한다. 보다 상세하게는, 각각의 에칭 레이트 및 각각의 막 두께가, 후술하는 조건을 만족시키도록 설정되어 있는 것으로 가정한다.
이와 같은 하층막(5a) 및 상층막(5b)으로 이루어지는 적층 구조를 형성한 후, 채널 보호막의 형성 위치에 대응하는 위치에 포토리소그래피법을 이용하여 레지스트 마스크(9)를 형성한다.
그 후에는, 비정질 실리콘막(4)의 채널 영역이 되는 영역에 채널 보호막을 형성하기 위하여, 도 8b 및 도 8c에 나타낸 바와 같이, 하층막(5a) 및 상층막(5b)으로 이루어지는 적층 구조에 대한 에칭 처리를 행한다. 다만, 이 때의 에칭 처리는, 복수의 에칭 단계, 보다 상세하게는 상층막(5b)에 대한 제1 에칭 단계(도 8b 참조)와, 하층막(5a)에 대한 제2 에칭 단계(도 8c 참조)로 나누어서 행한다.
제1 에칭 단계(이하, 간단히 "제1 에칭"이라 함)는, 레지스트 치수 시프트가 적은 에칭 방법을 이용한다. 레지스트 치수 시프트가 적은 에칭 방법으로서는, 예를 들면, 불화수소 용액에 의한 에칭(습식 에칭), 레지스트 손상이 적은 등방성 에칭이 우세한 모드에서의 건식 에칭(PE 모드 건식 에칭), 플라즈마 반응 종(plasma reactive species)을 사용하는 에칭(CDE； Chemical Dry Etching) 등을 들 수 있다.
그리고, 제1 에칭 시에는, 하층막(5a)에 대한 선택성(제거될 재료의 에칭 속도의 마스크 재료의 에칭 속도에 대한 비율)을 충분히 가지도록 해야 하지만, 이 점에 대해서는, 예를 들면, CVD 성막 시에 파워, 전극간 갭, 압력, 재료 가스 혼합 비율 등의 파라미터를 제어하여, 하층막(5a)과 상층막(5b) 사이의 근접성(closeness)에 차이를 둠으로써, 충분한 선택성 확보가 가능하게 된다. 또는, 하층막(5a)을 실리콘 산화막으로 하고, 상층막(5b)을 실리콘 질화막으로 함으로써, 막의 근접성에 제약을 받지 않고, 플루오로카본계의 가스에 질소를 첨가시키는 것에 의한 화학적 건식 에칭을 행함으로써, 실리콘 산화막에 대하여 8 정도의 선택성을 얻을 수 있게 된다.
제2 에칭 단계(이하, 단지 "제2 에칭"이라 함)는, 등방성 에칭 성분이 적은 에칭 방법을 이용한다. 등방성 에칭 성분이 적은 에칭 방법으로서는, 이방성 건식 에칭을 들 수 있다. 보다 상세하게는, 이방성 건식 에칭 모드이면서 또한 실리콘의 선택적 에칭을 가능하게 하는 RIE 모드에서, 플루오로카본계 가스에 수소를 첨가시키거나 또는 SF6 가스에 수소를 첨가시킨 가스 플라즈마 조건 하에서 행하는 것을 들 수 있다.
그리고, 제1 에칭을 건식 에칭(등방성 에칭이 우세한 모드)으로 행한 경우는, 제2 에칭은 에칭 모드를 이방성이 우세한 모드로 전환하여 진공을 유지한 채로 동일 건식 에칭 장치에서 연속하여 행해질 수도 있다.
그런데, 이상과 같은 제1 에칭 및 제2 에칭으로 이루어지는 복수의 에칭 단계로 나누어 에칭 처리를 행할 때, 상기 에칭 처리의 처리 대상이 되는 하층막(5a) 및 상층막(5b)의 두께와, 제1 에칭 및 제2 에칭의 각각의 에칭 레이트는, 이하에서 설명하는 관계를 만족시키도록 각각 설정되어 있다.
즉, 상층막(5b)의 막 두께를 Bt(nm), 하층막(5a)의 막 두께를 At(nm), 비정질 실리콘막(4)의 채널 영역이 되는 부분의 막 두께를 Sit(nm), 제1 에칭에서의 상층막(5b)에 대한 에칭 레이트 및 편차를 Bs1(nm/min)±Bu1(%), 제1 에칭에서의 하층막(5a)에 대한 에칭 레이트 및 편차를 As1(nm/min)±Au1(%), 제2 에칭에서의 상층막(5b)에 대한 에칭 레이트 및 편차를 Bs2(nm/min)±Bu2(%), 제2 에칭에서의 하층막(5a)에 대한 에칭 레이트 및 편차를 Sis2(nm/min)±Siu2(%), 제2 에칭에서의 비정질 실리콘막(4)에 대한 에칭 레이트 및 편차를 As2(nm/min)±Au2(%)으로 한 경우에,
Bs1＞As1,
As2＞Sis2,
At＞[2×Bs1×Bu1×Bt×As1×(100+Au1)]/[Bs1×Bs1×(100-Bu1)(100+Bu1)] 및
Sit＞[At×Sis2×(100+Siu2)]/[As2×(100-Au2)]
의 관계를 만족시키도록, 하층막(5a), 상층막(5b) 및 비정질 실리콘막(4)이 구성되며, 또한 제1 에칭 및 제2 에칭의 실시 조건(방법이나 파라미터 등)이 설정된다.
이와 같은 관계를 만족시킴으로써, 제1 에칭에서는, 도 8b에 나타낸 바와 같이, 레지스트 마스크(9)의 형성 치수의 시프트 데미지(형성 치수가 바뀌는 등의 에칭 데미지)를 억제하면서, 하층막(5a)이 에칭에 의해 소실되지 않을 단계에서, 상층막(5b)에 대한 에칭이 완료된다. 거기에 더하여, 상층막(5b)에 대한 에칭의 결 과, 이 에칭 후의 상층막(5b)의 형성 치수에 편차가 생겨도, 레지스트 마스크(9)의 형성 치수 시프트 데미지가 억제되고 있으므로, 이 레지스트 마스크(9)를 마스크로 하여 하층막(5a)에 대하여 제2 에칭을 행함으로써, 상층막(5b)의 에칭 편차를 흡수하는 것이 가능하게 된다.
이어서 행하는 제2 에칭에서는, 도 8c에 나타낸 바와 같이, 비정질 실리콘막(4) 상의 하층막(5a)을 이방성 선택 드라이 에칭을 함으로써, 이 에칭 후의 하층막(5a)에 대하여, 제1 에칭에서 시프트 데미지를 입지 않은 레지스트 마스크(9)의 형성 치수가 그대로 전사된다. 따라서, 에칭 후의 하층막(5a)은, 편차 발생이 억제된 치수 마무리를 실현할 수 있고, 상층막(5b)의 에칭 편차를 흡수할 수 있다.
또한, 제2 에칭은 하층막(5a)의 막 두께만큼 행하면 되므로, 실리콘에 대한 에칭 선택성에 따라 요구되는 막 두께 마진도 적어도 된다.
또한, 제2 에칭은, 비정질 실리콘막(4)의 바로 위쪽의 하층막(5a)을 에칭할 때, 화학적 에천트인 불화수소 용액을 이용하지 않고 드라이 에칭을 행하므로, 핀홀로부터 침입된 불화수소 용액이 게이트 절연막(3)도 에칭하게 되어 게이트 절연막(3)의 층간 절연성이 저하되는 일이 발생하지 않는다.
여기서, 예를 들면, 제1 에칭에서의 에칭 레이트 및 편차를, 상층막(5b)에 대하여 80(nm/min)±10(%), 하층막(5a)에 대하여 10(nm/min)±10(%)로 하고, 제2 에칭에서의 에칭 레이트 및 편차를, 하층막(5a)에 대하여 40(nm/min)±10(%), 비정질 실리콘막(4)에 대하여 5(nm/min)±10(%)로 한 경우에, 상층막(5b)의 막 두께를 300nm로 가정하면, 하층막(5a)이 8.3nm 이상이며, 비정질 실리콘막(4)이 1.3nm 이 상이라면, 이들 막이 완전하게 소실하지 않고, 레지스트 마스크(9)의 마스크 치수가 거의 그대로 전사되어, 편차가 적은 채널 보호막이 형성되게 된다.
그리고, 여기서는, 비정질 실리콘막(4)이 1.3nm 이상이면 양호한 것으로 하지만, 이 막 두께는 비정질 실리콘막(4)이 완전하게 소실되지 않는 최저 막 두께에 해당한다. 따라서, 현실적으로는, 컨택트층 영역에서 필요로 하는 최소의 막 두께(예를 들면, 10nm)를 더하여 성막하는 것이 바람직하고, 구체적으로는 30nm정도의 막 두께로 하는 것을 고려할 수 있다.
이와 같이 하여, 하층막(5a) 및 상층막(5b)으로 이루어지는 적층 구조의 채널 보호막을 형성한 후에는, 도 8d에 나타낸 바와 같이, 채널 보호막 및 비정질 실리콘막(4) 상에 n+ 비정질 실리콘막(6)을 50nm 두께 정도로 성막하고, 이들 비정질 실리콘막(4) 및 n+ 비정질 실리콘막(6)을 패터닝하여 섬 형상 패턴(island-shaped pattern)을 형성하고, 소스-드레인 전극에 대응하는 영역(즉, 게이트 전극(2)에 대응하는 영역)만을 선택적으로 남긴다. 또한, 50nm 두께 정도의 티타늄, 250nm 두께 정도의 알루미늄, 및 50nm 두께 정도의 티타늄으로 이루어지는 3층 구조의 금속층(7)을 성막한다. 최종적으로, 채널 보호막을 에칭 스토퍼로 하여 에칭 처리를 행하고, n+ 비정질 실리콘막(6) 및 금속층(7)에서의 채널 영역에 대응하는 영역을 선택적으로 제거한다. 이에 따라, n+ 비정질 실리콘막(6)으로부터 소스 영역 및 드레인 영역을 형성하고, 또한 금속층(7)으로부터 소스 전극 및 드레인 전극을 형성하게 된다.
그 후에는, 300nm 두께 정도의 실리콘 질화막으로 이루어지는 패시베이션 막(8)을 성막하고, 컨택트홀 부분만을 패터닝한다.
이와 같은 순서를 거쳐 TFT(10)가 제조된다.
이상과 같은 순서의 TFT(10)의 제조 방법, 및 이 제조 방법을 거쳐 얻어지는 TFT(10)에서는, 채널 보호막을 에칭 레이트가 상이한 하층막(5a) 및 상층막(5b)으로 이루어지는 적층 구조로 하고, 이 적층 구조에서의 최하위층에 해당하는 하층막(5a)을, 적층 구조에서의 다른 층인 상층막(5b)의 에칭 편차를 리셋하기 위한 선택성을 갖는 막 구성으로 하고 있다. 그리고, 채널 보호막을 형성하기 위한 에칭 프로세스에서, 상층막(5b)에 대한 제1 에칭은, 레지스트 치수 시프트가 적은 에칭 방법을 이용하여, 레지스트 마스크(9)의 침식(侵食)을 억제하고, 하층막(5a)에 대한 제2 에칭은, 등방성 에칭 성분이 적은 이방성 드라이 에칭의 방법을 이용하여 행하도록 되어 있다. 따라서, 필요 이상으로 비정질 실리콘막(4)을 두껍게 하지 않으면서, 또한 레지스트 마스크 치수로부터의 마무리 편차가 억제된 TFT(10)의 L 길이를 형성할 수 있고, 그 결과로서 종래에 비해 특성 편차가 적은 TFT(10)를 형성하는 것이 가능하게 된다. 또한, 비정질 실리콘막(4)의 바로 위쪽의 층을 에칭 처리할 때, 화학적 에천트인 불화수소 용액을 이용하지 않고, 드라이 에칭을 행하므로, 핀홀로부터 침입한 불화수소 용액이 게이트 절연막(3)도 에칭하게 되어 이 게이트 절연막(3)의 층간 절연성을 저하시키는 것도 발생하지 않는다.
즉, 채널 에칭 스토퍼가 되는 채널 보호막을 에칭 레이트가 상이한 적층 구조로 하고, 상층막(5b)에는 레지스트 침식이 적은 에칭을 행하고, 하층막(5a)을 상층막(5b)의 에칭 편차를 리셋하기 위한 선택성을 갖도록 한 막질로 하고, 또한 하 층막(5a)의 에칭은 이방성 드라이 에칭에서 선택 제거함으로써, TFT(10)의 L 길이 편차를 억제하고, 결과적으로 특성 편차가 적은 TFT(10)를 형성하는 것을 가능하도록 하고 있다.
이것은, 특히, 유기 EL 디스플레이와 같이, 트랜지스터에 흐르는 전류량이 휘도를 규정하는 디바이스에 적용한 경우에 매우 효과적이다. 그 이유는, 상기 디바이스에서는 전류 편차의 저감이 필수적이기 때문이다. 특히, 대화면 디스플레이에 대해서는, 채널 보호막을 사용하는 에칭 스토퍼형의 트랜지스터가 효과적이다. 그런데, 이 경우에, 채널 보호막에 대하여 수직 방향(두께 방향)의 균일성을 증가시키는 것만으로는 불충분하고, 채널 방향(평면 방향)의 균일성을 확보하지 않으면, 예를 들면, 10% 이하의 전류 편차를 실현하기 곤란하다. 이에 비해, 본 실시예에서 설명한 바와 같이 TFT(10)를 구성하면, 채널 방향의 균일성(L 길이 편차)을 종래에 비해 현격히 향상시킬 수 있고, 대형 유기 EL에서 휘도 균일성을 확보하는 데 매우 효과적이다.
이와 같이, 본 실시예에서 설명한 TFT(10) 및 그 제조 방법에 의하면, 필요 이상으로 비정질 실리콘막(4)의 막 두께를 두껍게 하지 않고, TFT(10)의 L 길이 편차를 억제할 수 있고, 이에 따라, 특성 편차가 적은 TFT(10)를 형성할 수 있다. 따라서, 이 TFT(10)를 사용하여 유기 EL 디스플레이를 구성한 경우에 TFT(10)의 특성 편차가 적으므로, 각 화소별의 발광 휘도 등의 편차에 대해서도 그 발생을 억제할 수 있고, 결과적으로 양호한 이미지 표시 출력을 행하는 유기 EL 디스플레이를 구성하는 것이 실현 가능하게 된다.
그리고, 본 실시예에서는, 본 발명의 바람직한 실시예의 구체적인 예를 설명하였으나, 본 발명은 그 내용으로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위 내에서 적절하게 변경될 수 있다.
예를 들면, 본 실시예에서는, 채널 보호막을 구성하는 적층 구조가 하층막(5a) 및 상층막(5b)으로 이루어지는 2층 구조인 경우를 예를 들었지만, 3층 이상의 적층 구조라 하더라도, 그 중의 최하위층이 에칭 편차를 리셋하기 위한 선택성을 가지는 막 구성이면, 본 실시예의 경우와 마찬가지의 작용 효과를 얻을 수 있다.
또한, 본 실시예에서 예를 든 각 구성 요소의 재료, 막 두께, 그 성막 방법 및 성막 조건 등은 특별하게 한정되지 않고, 필요에 따라 적절하게 변경될 수 있다.
또한, 본 발명은, 본 실시예에서 설명한 유기 EL 디스플레이 외에도, 예를 들면, 표시 소자로서 액정 소자를 구비한 액정 표시 장치에도 적용이 가능하며, 이 경우에도 본 실시예의 경우와 마찬가지의 작용 효과가 얻어진다.
도 1은 TFT를 구비한 유기 EL 디스플레이의 구성예를 나타낸 설명도이다.
도 2a 및 도 2b는 유기 EL 디스플레이의 화소 회로 구성의 일례를 나타낸 설명도이다.
도 3은 전자 기기의 일구체예인 텔레비전을 나타낸 사시도이다.
도 4a 및 도 4b는 전자 기기의 일구체예인 디지털 카메라를 나타낸 사시도이다.
도 5는 전자 기기의 일구체예인 노트북형 퍼스널 컴퓨터를 나타낸 사시도이다.
도 6은 전자 기기의 일구체예인 비디오 카메라를 나타낸 사시도이다.
도 7의 (A) 내지 (G)는 전자 기기의 일구체예인 휴대 단말기 장치, 예를 들면, 휴대 전화기를 나타낸 도면이다.
도 8a 내지 도 8d는 본 발명이 적용된 TFT의 제조 순서의 개요를 나타내는 설명도이다.
도 9는 본 발명이 적용된 TFT의 제조 순서의 개요를 나타내는 설명도 2이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 절연 기판
2: 게이트 전극
3: 게이트 절연막
4: 비정질 실리콘막
5a: 에칭 스토퍼 하층막
5b: 에칭 스토퍼 상층막
6: n+ 비정질 실리콘막
7: 금속층
8: 패시베이션막
9: 레지스트 마스크
10: TFT
32: 유기 EL 소자

Claims (6)

  1. 박막 트랜지스터(TFT)를 제조하는 방법에 있어서,
    절연 기판 상에 게이트 전극, 게이트 절연막 및 비정질 실리콘막을 연속하여 형성하는 단계;
    상기 비정질 실리콘막의 채널 영역이 되는 영역에 채널 보호막을 형성하는 단계;
    상기 채널 보호막 및 상기 비정질 실리콘막 상에 n+ 실리콘막 및 금속층을 연속하여 형성하는 단계; 및
    상기 비정질 실리콘막 및 상기 n+ 실리콘막을 패터닝하여 소스 전극 및 드레인 전극에 대응하는 영역만을 선택적으로 남기고, 또한 상기 채널 보호막을 에칭 스토퍼로 하여 상기 n+ 실리콘막 및 상기 금속층에서의 상기 채널 영역에 대응하는 영역을 선택적으로 제거함으로써, 상기 n+ 실리콘막으로부터 소스 영역 및 드레인 영역을 형성하고, 또한 상기 금속층으로부터 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 채널 보호막을 형성하는 단계는, 상기 채널 보호막이 상이한 에칭 레이트를 갖는 복수의 층으로 이루어지는 적층 구조를 갖고, 또한 상기 적층 구조에서의 최하위층이 상기 최하위층을 제외한 다른 층의 에칭 편차를 리셋하기 위한 선택성(selectivity)을 갖는 막 구성이 되도록, 상기 채널 보호막을 형성하는,
    박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 채널 보호막을 형성하는 단계는, 적층 구조를 갖는 상기 채널 보호막의 형성을 복수의 에칭 단계로 나누어 행하고,
    상기 다른 층을 형성하기 위한 제1 에칭 단계는, 레지스트 치수 시프트가 적은 에칭 방법을 이용하여 행하고,
    상기 최하위층을 형성하기 위한 제2 에칭 단계는, 등방성 에칭 성분이 적은 에칭 방법을 이용하여 행하는,
    박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 다른 층의 막 두께를 Bt, 상기 최하위층의 막 두께를 At, 상기 비정질 실리콘막의 채널 영역이 되는 영역의 막 두께를 Sit, 상기 제1 에칭 단계에서의 상기 다른 층에 대한 에칭 레이트 및 편차를 Bs1±Bu1, 상기 제1 에칭 단계에서의 상기 최하위층에 대한 에칭 레이트 및 편차를 As1±Au1, 상기 제2 에칭 단계에서의 상기 다른 층에 대한 에칭 레이트 및 편차를 Bs2±Bu2, 상기 제2 에칭 단계에서의 상기 최하위층에 대한 에칭 레이트 및 편차를 Sis2±Siu2, 상기 제2 에칭 단계에서의 상기 비정질 실리콘막에 대한 에칭 레이트 및 편차를 As2±Au2로 한 경우에,
    Bs1＞As1,
    As2＞Sis2,
    At＞[2×Bs1×Bu1×Bt×As1×(100+Au1)]/[Bs1×Bs1×(100-Bu1)(100+Bu1)] 및
    Sit＞[At×Sis2×(100+Siu2)]/[As2×(100-Au2)]
    의 관계를 만족시키는,
    박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 비정질 실리콘막 상에 반사 방지막 또는 불순물 확산 방지층을 형성하고, 상기 반사 방지막 또는 상기 불순물 확산 방지층 위에 광열 변환층을 형성하는 단계; 및
    상기 광열 변환층, 상기 반사 방지막 또는 불순물 확산 방지층에 대하여 광빔을 조사하여 상기 비정질 실리콘막에 가열 처리를 행함으로써, 상기 비정질 실리콘막을 결정화시켜 결정질 실리콘막을 형성하는 단계
    를 더 포함하고,
    상기 가열 처리 후에 상기 반사 방지막 또는 상기 불순물 확산 방지층을 제거하지 않고 상기 채널 보호막의 하층으로서 이용하는,
    박막 트랜지스터의 제조 방법.
  5. 박막 트랜지스터에 있어서,
    절연 기판 상에 형성된 게이트 전극 및 게이트 절연막;
    상기 게이트 전극 및 상기 게이트 절연막을 사이에 두고 상기 절연 기판 상에 형성되고, 상기 게이트 전극에 대응하는 영역에 채널 영역을 가지는 비정질 실리콘막;
    상기 비정질 실리콘막 상에서 상기 채널 영역에 대응하는 영역에 선택적으로 형성된 절연성의 채널 보호막;
    상기 채널 보호막 및 상기 비정질 실리콘막 상에 상기 채널 영역에 대응하는 영역을 협지하여 소스 영역 및 드레인 영역을 가지는 n+ 실리콘막; 및
    상기 소스 영역 및 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 가지는 금속층
    을 포함하고,
    상기 채널 보호막은, 상이한 에칭 레이트를 갖는 복수의 층으로 이루어지는 적층 구조를 가지며,
    상기 적층 구조에서의 최하위층이 상기 최하위층을 제외한 다른 층의 에칭 편차를 리셋하기 위한 선택성을 갖는,
    박막 트랜지스터.
  6. 디스플레이 장치에 있어서,
    복수의 표시 소자; 및
    상기 복수의 표시 소자를 소정의 방식으로 구동시키도록 구성된 박막 트랜지스터
    를 포함하며,
    상기 박막 트랜지스터는,
    절연 기판 상에 형성된 게이트 전극 및 게이트 절연막과,
    상기 게이트 전극 및 상기 게이트 절연막을 사이에 두고 상기 절연 기판 상에 형성되고, 상기 게이트 전극에 대응하는 영역에 채널 영역을 가지는 비정질 실리콘막과,
    상기 비정질 실리콘막 상에서 상기 채널 영역에 대응하는 영역에 선택적으로 형성된 절연성의 채널 보호막과,
    상기 채널 보호막 및 상기 비정질 실리콘막 상에 상기 채널 영역에 대응하는 영역을 협지하여 소스 영역 및 드레인 영역을 가지는 n+ 실리콘막과,
    상기 소스 영역 및 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 가지는 금속층
    을 포함하며,
    상기 채널 보호막은, 상이한 에칭 레이트를 갖는 복수의 층으로 이루어지는 적층 구조를 가지며,
    상기 적층 구조에서의 최하위층이 상기 최하위층을 제외한 다른 층의 에칭 편차를 리셋하기 위한 선택성을 갖는,
    표시 장치.
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