JP2009519198A - 低転位密度ＧａＮの成長のためのプロセス - Google Patents

低転位密度ＧａＮの成長のためのプロセス Download PDF

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Abstract

３Ｄ島または特徴が成長パラメーターを調整することのみで生み出される、エピタキシャル・ラテラル・オーバーグロース技術の新たな修正法を用いて、高特性自立ＧａＮが得られる。これらの島を平滑化させること（２Ｄ成長）は、次いで高い横方向成長を生じる成長条件を設けることにより達成される。３Ｄ‐２Ｄ成長の繰返しは貫通転位のマルチベンディングをもたらし、こうして厚い層、即ち貫通転位密度１０６ｃｍ−２以下の自立ＧａＮを生産する。

Description

発明の分野
本発明は、基板上における低転位密度ＧａＮの成長のためのプロセス、更に詳しくは、物質の横および垂直成長速度が成長条件のみにより制御されるエピタキシャル成長のためのプロセスに関する。それは、このような方法によりＧａＮ結晶を形成させた窒化物半導体ウェハ、およびそこから生産された窒化物半導体デバイスにも関する。
関連技術の説明
ＧａＮベース化合物半導体、例えば窒化ガリウム（ＧａＮ）、三元合金、窒化ガリウムインジウム（ＩｎＧａＮ）および窒化アルミニウムガリウム（ＧａＡｌＮ）、更には四元系（ＡｌＧａＩｎＮ）は直接バンドギャップ半導体である。それらのバンドギャップは可視からＵＶに及ぶ波長をカバーしている。今後、窒化物合金半導体は短波長放射の大きな可能性を有すると認められる。ＧａＮは発光ダイオード（ＬＥＤ）、青紫色レーザダイオード（ＬＤ）およびＵＶ検出器の製造で用いられる。次世代の高密度ディスクシステム（ブルーレイＤＶＤおよびＨＤ‐ＤＶＤ）はＧａＮ青紫色ＬＤを要する。オプトエレクトロニクスに加え、その固有特性（ワイドギャップ、高い熱的および化学的安定性、高い電子飽和速度）のおかげで、ＧａＮは高温エレクトロニクスデバイスの作製にも用いられるであろう。
残念ながら、窒化物質の開発はこのような物質のプロセッシング技術の問題により妨げられてきた。III-Ｎデバイスの開発で最も重要な問題の１つは、低欠陥密度III-Ｎ層の成長に向いた、許容される使用可能エリアの窒化ガリウムバルク基板または格子整合基板の欠如である。ＧａＮは自然で見られない；それはブール様シリコン、砒化ガリウムまたはサファイアから融解かつ抜出しできず、常圧におけるその理論的融解温度がその解離温度を超えるからである。デバイス作製用に適した基板を提供しうる何らかのIII族窒化物の大面積結晶を得ようと試みたときに、実質的困難さが示された。ＧａＮバルク結晶は液体Ｇａで高圧高温溶融成長により成長させうる。この技術は以前に開発されていたが、基板のサイズ（〜１ｃｍ２）および可能な量産の程度は工業的ニーズにはるかに及ばない。それでも、〜１０２から１０５ｃｍ−２の低欠陥密度がこの方法を用いて達成されていた（I.Grzegory and S.Porowski,Thin Solid Films,367,281(2000)）。
比較的高特性のＧａＮおよび関連層の作製に現在用いられている技術は、適切だが非理想的な基板へのＧａＮデバイス層のヘテロエピタキシャル堆積である。現在、このような基板には、サファイア、シリコン、ＧａＡｓまたは炭化ケイ素がある（それらに限定されない）。すべてのヘテロエピタキシャル基板は、格子および熱ミスマッチの形で、ＧａＮの高特性堆積に対する問題を呈する。格子ミスマッチは、非類似結晶における原子の原子間間隔の差異に起因している。熱ミスマッチは、非類似物質間の熱膨張係数の差異に起因している。
サファイア基板の格子定数はＧａＮのものと異なるため、連続ＧａＮ単結晶薄膜はサファイア基板上で直接成長させることができない。そこで、格子の歪が低温にてサファイア基板上で成長させたＡｌＮまたはＧａＮの緩衝層で軽減され、次いでＧａＮがその上に成長されるプロセスが提案され、現在ルーチンになっている。緩衝層として低温で成長させる窒化物層の使用は、ＧａＮの単結晶エピタキシャル成長を可能にさせた。しかしながら、この方法でも基板と結晶との格子ミスマッチを償えず、ＧａＮ薄膜はなお多くの欠陥を有している。
重大な格子ミスマッチにもかかわらず、サファイアおよびＳｉＣはIII-Ｎ成長用の標準基板となった。このように大きなミスマッチは、非常に高密度の貫通転位（ＴＤ）（〜１０９ｃｍ−２）、最終的にはクラックの形成につながる。熱ミスマッチも考慮されるべきである。典型的には、ＧａＮが成長した後、サンプルが室温まで冷却されると、熱膨張（収縮）率の差異が２物質間の界面で高レベルの応力を生じる。サファイアはＧａＮより高い熱膨張係数を有している。サファイア基板およびＧａＮ層がクールダウンすると、界面におけるミスマッチはＧａＮを圧縮下およびサファイアを張力下に置く。このように、応力の量は堆積ＧａＮの厚さと直接関連しており、そのため薄膜が厚くなると応力が大きくなる。約１０ミクロンの膜厚を超えると、応力レベルがＧａＮの破断限界を越え、薄膜のクラッキングが生じうる。この層のクラックはデバイス構造のプロセッシングに際して伝搬することから、それらは高転位密度よりはるかに望ましくない。ＧａＮまたはサファイアまたはＳｉＣのエピタキシーのすべての技術的開発は、ＴＤ密度を減らして、クラック形成を避けようとしている。
拡大欠陥（貫通転位、積層欠陥および逆位相境界）の存在は重大な性能劣化につながり、デバイスの動作寿命短縮化を招く。更に詳しくは、転位は非放射状中心として挙動し、そのためこれらの物質から作られた発光ダイオードおよびレーザダイオードの発光効率を減少させてしまう。これらの転位は暗流も増加させる。貫通転位は高輝度発光ダイオードの開発を妨げはしなかったが、転位は高電子移動度トランジスター、電界効果トランジスターおよび他の電子機器のようなｐ‐ｎ接合デバイスで過度なリバースバイアス漏れ電流を生じる。更に、転位はキャリアにとり強い散乱中心として作用し、そのため電子および正孔の移動度を減少させ、多くの半導体デバイスの性能を制限してしまう。
ＴＤおよび他の拡大欠陥密度を減少させる多くの方法が提案されてきた。
歴史的に、水素化物気相エピタキシー（ＨＶＰＥ）は１９７０年代初期にエピタキシャル層を生産する最初の方法であった。ＨＶＰＥはｐ型ＧａＮを生産できなかったため、それは１９８０年代初期におおかた放棄された。今日、この方法で復活した関心は、高成長速度でＧａＮを成長させ、それにより擬似基板または自立ＧａＮの作製を可能にさせうるその能力にある。Mathis et al,J.Cryst.Growth,2001により提案されたＧａＮにおける減少メカニズムの分析は、ｈ−２／３のように厚さｈの関数としてＴＤの減少を予測している。これは、非常に厚い層（〜３００μｍ）であればＴＤを１０７ｃｍ−２以下に減少させる必要があることを意味する。換言すると、厚い層へ成長させれば、転位間で更に多くの相互作用が生じうるのである。実際に、より混合された転位が存在する界面に近いほど、相互作用は効率的である。層が厚くなると、これはより分離の大きなエッジ転位を主に残し、したがって相互作用はますます無視し得なくなり、ＴＤの密度の更なる減少が難しくなる。ＴＤ密度３×１０６ｃｍ−２の自立ＧａＮがこのプロセスに従い得られた。
成長の初期段階である程度非効率的なＴＤ対消滅プロセス様同調的成長条件を高めて、転位ループの形成によりＴＤの対消滅に有利となるよう、他のＨＶＰＥ技術が開発されてきた；Hsuら，ＵＳ６６９９７６０（粗表面）。
サファイア基板上に低欠陥応力軽減ＨＶＰＥ ＧａＮを得る他の代替法がＵＳ６６７３１４９で記載されている。このような技術では、欠陥に富む層（応力を除くため）と、成長表面を滑らかにして高特性層をもたらす他の層とを堆積させる。このようなプロセスは高‐低成長速度のような２つの成長条件に依存している。
エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）を用いて結晶欠陥の密度を減少させるための技術が広く文書で記載されている；例えばPhys.Stat.Sol.,2001,(b)227,p.1-43参照。ＥＬＯは少なくとも２つの成長工程を伴う。ＥＬＯは、より低い転位密度（約１０７ｃｍ−２未満）を形成するために、ある所定の結晶方向へのＧａＮの速い成長を利用している。Namら（Appl.Phys.Lett.,1997,71(18),2638-2640）はＥＬＯを用いたIII-Ｖ半導体物質の生産について記載している。このＥＬＯ法は、基板上にＧａＮ層の初期成長、成長リアクタからの取り出し、ex-situプロセッシング、絶縁マスクの堆積および成長リアクタへの再投入を要する。様々なエッチングおよび他のプロセッシング工程が含まれている。
標準ＥＬＯ技術において、成長プロセスはＴＤが伝搬しない横方向成長を促すように組み立てられる。しかしながら、ＴＤ転位はマスクの開口部より上になお伝搬し、ＬＤのようなデバイスはマスクされたエリアより上にストライプで作られるべきである。
２工程ＥＬＯでは、これらの欠点がある程度避けられる。実際に、第一工程において、ＧａＮの成長条件は｛１１‐２２｝ラテラルファセットと三角ストライプを形成するよう調整される。トップ（０００１）ファセットの成長速度Ｇｃは傾斜｛１１２２｝ラテラルファセットの成長速度Ｇｓより高い。Ｇｃ／Ｇｓ比は典型的には３である。第一工程は、トップファセットが完全に消滅するまで遂行される。次いで、第二工程では、完全合体および表面の平滑化まで、横方向成長がＧｓ＞Ｇｃで優勢となる。横方向成長速度を増すことは、温度を上げ、または気相にＭｇを導入し、または圧力を下げることで行なえる。ウインドー上の転位は（標準ＥＬＯのように）初め垂直に伝搬するが、その後で（０００１）基面に沿う方向を取るように９０°で曲がる。転位のほとんどの曲げは薄膜の上部分でそれら密度の劇的減少をもたらし、即ち第一成長工程の最後に得られるピラミッドの高さより大きな厚さのためである。曲げ後、転位のほとんどは、隣接ストライプからくるオーバーグロースＧａＮとの合体境界まで及ぶ、〔１‐２１０〕と平行なラインを有する。境界はしたがって欠陥蓄積のエリアである。境界における転位の挙動にはいくつかのタイプが観察されている：
‐ボイドへ下方に曲がり、そこでそれらの終わりを迎える。
‐境界で上方に曲がり、表面まで貫通する。
‐同様のBurgerベクターを有するが隣接オーバーグロースからくる２転位間でハーフループが形成される。しかしながら、下方に曲がらずまたはハーフループを形成しなかったＴＤは、表面で合併している。
ＴＤ曲げは、簡単な自由エネルギー最少化の観点から、定性的に説明できる：
‐ＴＤのBurgerｓベクターは表面に垂直ではない；これは直線的転位ラインを法線に対しある角度に向けさせやすい力をそれに加える。このようなラインで作用するこれらの力は２項の合計であり、１つは表面に垂直となるように作用してラインを回転させ、一方第二の項は転位をBurgersベクターと整列させるように作用する。転位のラインエネルギーはその特徴にも依存するため、ラセンのエネルギーが最低であれば、エッジの９０°曲げは最終的にラセン転位を生じるか、またはラセン成分を導入し、こうしてシステムのエンタルピーを低下させる。２Ｓ‐ＥＬＯ技術におけるＴＤの挙動が、それらのライン方向の関数としてＧａＮで転位エネルギーを計算するために、異方性弾性理論を用いて最近定量された；S.Gradecak et al,Appl.Phys.Lett.,85,4648(2004)。
ＦＡＣＥＬＯ（Jpn.J.Appl.Phys.,2001,40,L309）またはＦＩＥＬＯ（ＵＳ６３４８０９６）とも称される２工程ＥＬＯ、およびＵＳ６５９９３６２で記載されているようなカンチレバーエピタキシー（ＣＥ）は、ＴＤ密度を減少させる他の効率的な試みである。実際には、これらの方法はＥＬＯの場合と同様の基本メカニズムを伴う。
ＥＬＯ技術はＨＶＰＥでも行なわれていたが、高い成長速度のために、マスクでＥＬＯ開口部の広いピッチが要求され、新たな転位がよく生じる。最終的に基板から除去される厚ＧａＮ層を成長させるために、ＨＶＰＥが現在広く用いられている。
マスクレス技術も行なわれていた。それらのほとんどは、ＥＬＯプロセスに特徴的なＴＤ密度減少を誘発するために、ＧａＮ層または基板に溝を刻む必要がある。一方、テキスチャー化ＧａＮ表面も、ＵＳ２００３／００８５４１１、ＵＳ６５００７４７およびＵＳ２００３／０２０７１２５で記載されているようなエッチングにより得られる。
Asymmetric Lateral Facet Growth Epitaxial Overgrowthに関するＡＬＦＡＧＥＯは、２工程ＥＬＯ技術から派生した新たなバリエーションである（ＵＳ６３２５８５０）。２工程ＥＬＯ技術において、成長ファセットと垂直になりやすいＴＤが、ａ（０００１）に垂直なまたは２ラテラルファセットの対称面で、成長面の対称構造を取るとき、それは曲がらない。これは典型的には三角ストライプの頂点またはマスクの中央におけるＴＤの挙動である。これら特殊ＴＤの９０°曲げを誘発するためには、新たなラテラルファセット｛１１２２｝がＥＬＯプロセスの一部段階で作製されねばならない。既に９０°曲げを経験したＴＤの新たな曲げに有利となるには、もう一度新たなラテラルファセットが出現しなければならない。これらのマルチベンディングはハーフループを形成する可能性を高める。これは図１で示され、そこではＥＬＯが異なるサイズのマスク開口部から始められた。マスクの特殊デザインがラテラルファセットの出現を倍加することから（図１）、タイプ１または２のＴＤはマルチベンディングを経験しうる。これは実際には、コヒーレントだが、異なるサイズのＧａＮピラミッドからの、横方向成長につながる。
本発明者らは、島または特徴が、必ずしも固有マスクの作製なしに、但し成長条件次第で得られることを発見した。本発明では、島のコヒーレント配列がいかなる類のマスキングからも、ＧａＮ表面の粗化、エッチング、溝刻みからも得ずに、成長条件を適正に調整することにより得ている。更に、この方法はＭＯＶＰＥのみならず、ＨＶＰＥ、ＣＳＶＴおよびＬＰＥにも適用可能である。
本発明はＴＤの減少のユニバーサル・ラテラル・オーバーグロース（ＵＬＯ）プロセスに基づいており、新たなＴＤ減少メカニズムを用いて低転位密度自立ＧａＮを生産する目的である。貫通転位密度は、エッジおよび混合転位をカウントしうる原子間力顕微鏡法（ＡＦＭ）またはカソードルミネセンス（ＣＬ）に基づき評価される。ＣＬでは、各合併転位が暗いスポットを形成している。
ＵＬＯは成長条件の適正な調整のみにより制御されることから、それはいかなる外部作用も必要とせず、それはラン（run）に際して数回適用可能である。それは、いかなるex-situプロセッシングおよび成長リアクタへの再投入も避けられる、という別な利点を有している。本発明はこうして、実施が容易で、容易に工業上転化しうるプロセスを提供する。
発明の要旨
本発明の目的は、いかなる類のマスクも、ＧａＮ表面の粗化も、エッチングも、溝刻みも用いることなく、成長チャンバの作業圧力、分圧、温度、Ｖ／III比を変えること、および／または気相へサーファクタントまたはアンチサーファクタント化学種を加えることのみにより、ＵＬＯプロセスにより極めて低い欠陥密度を有して、ゆがみ（warp）および曲がり（bow）のほとんどない、厚ＧａＮ基板を製造する方法を提供することである。
本発明は、ホモエピタキシーのために、出発非ＧａＮ原基板の分離後、擬似基板または基板として次の使用向けＧａＮの厚いクラックフリー層の生産のための方法も提供する。
本発明の他の目的は、本発明によるプロセスで得られた自立ＧａＮである。
発明の具体的説明
先端オプトエレクトロニクスデバイスは低い貫通転位密度＜１０６ｃｍ−２を要する。最も汎用されている表面は（０００１）Ｇａ面であり、これはその上でのデバイス構造の直接成長用にエピレディされた表面を有していなければならない。その他に、結晶の向きは（０００１）向きから派生してはならず、そうでなければＩｎ取込率の勾配がＬＤまたはＬＥＤ構造に近接面で生じるかもしれない。
本発明の目的は、低欠陥密度ＧａＮを製造する方法であって、
ａ）出発基板上におけるＧａＮのエピタキシャル層の成長工程、
ｂ）島状特徴を誘発するための低温におけるＧａＮ層の次なる成長工程、および
ｃ）横方向成長が島状特徴の完全合体および平滑表面の達成まで高められる条件下におけるＧａＮ層の頂上での成長工程
からなり、工程ｂ）が、いかなる類のマスクも、ＧａＮ表面の粗化も、エッチングも、溝刻みも用いることなく、成長チャンバの作業圧力、分圧、温度、Ｖ／III比を変えること、および／または気相へサーファクタントまたはアンチサーファクタント化学種を加えることのみにより行なわれることを特徴とする方法を提供することである。
この第一ＧａＮ層の成長条件は、非平坦表面、更に詳しくは異なるサイズの島のコヒーレント配列を生み出し、それによりＵＬＯプロセスを展開するように調整される。ＴＤの９０°曲げはこれらの島内で生じる。
本プロセスの更なる工程では、コヒーレント島のランダム配列から横方向への成長を高めて、平滑表面を得られるように、成長条件が変えられる。
これら２つの成長工程は最終的に繰り返され、それによりＴＤのマルチベンディングおよび転位ループの形成を誘発する。
このように本発明の他の目的は、島状特徴および平滑表面を形成するＧａＮの次なる成長の工程ｂ）およびｃ）が数回繰り返される、上記のような方法である。
この工程の最後に、平坦ＧａＮ表面が１００μｍを超える厚さで得られる。
最後に、本発明の自立ＧａＮは＜１０６ｃｍ−２のＴＤ密度を示す。
出発基板上におけるＧａＮの成長は、ＭＯＰＶＥまたは当業者に周知のいずれか他のＥＬＯ関連技術で行なえる。これら方法の中では、ＨＶＰＥ、ＣＳＶＴまたはＬＰＥが挙げられる。工程ｂ）およびｃ）におけるＧａＮの次の成長も、ＭＯＰＶＥ、ＨＶＰＥ、ＣＳＶＴまたはＬＰＥからなる群で選択される一方法により行なえる。有利には、それはＨＶＰＥ技術で行なわれる。
本発明による方法において、出発基板は有利にはサファイア、スピネル、ＧａＮ、ＡＩＮ、ＧａＡｓ、Ｓｉ、ＳｉＣ（６Ｈ‐、４Ｈ‐、３Ｃ‐）、ＬｉＡｌＯ２、ＬｉＧａＯ２、ＺｒＢ２およびＨｆＢ２で形成される群から選択される。
窒化ガリウム層とサファイア基板との熱膨張係数の差異に起因する大きな歪がたとえあろうとも、サファイア基板は当業者に周知の方法、例えば、限定されないが、レーザリフトオフ、Ｈ＋注入、歪誘導分離を用いて除去しうる。
好ましい態様の説明
第一の好ましい態様において、ＧａＮ／サファイアテンプレートは当業者に周知のＭＯＰＶＥ法で得られる。次いで、ＧａＮ層の次の堆積がＨＶＰＥ技術により行なわれる。
ＨＶＰＥプロセスはホットウォールリアクタで行なわれる化学蒸着法である。堆積プロセスで用いられるガリウム前駆体、一塩化ガリウムＧａＣｌは、高温でＨＣｌと液体Ｇａとの反応により、ＧａＮ／サファイアテンプレートから上流に存するリアクタ内で形成される。ＧａＣｌは次いでリアクタの下流に存する基板へキャリアガスにより運ばれ、そこでそれは８００〜１２００℃の温度でＮＨ３と反応し、下記反応を経てＧａＮを形成する：
ＧａＣｌ＋ＮＨ３→ＧａＮ＋ＨＣｌ＋Ｈ２
ＧａＣｌの比較的低い蒸気圧のために、蒸気は非加熱表面上で凝縮しやすく、そのためホットウォール条件下で作業するリアクタ中での現場合成ＧａＣｌを要する。そうでなければ外部ガス状前駆体および貯蔵に必要とされる複雑なガスデリバリーおよびガス入口加熱システムを、こうすることで避けている。
ＧａＮのＨＶＰＥ成長では、Ｇａ金属が９９．９９９９％以上の純度で容易に得られ、適正に設計されたガスデリバリーシステムで、純度９９．９９％以上のＨＣｌガスが適切なインラインゲッターを用いて供給される。
許容される全体プロセス期間で望ましい高処理量を得るためには、５０μｍ／ｈｒ超の成長速度が好都合に用いられる。成長は約９００〜約１１５０℃の温度で有益に行なわれる。
ＭＯＰＶＥ／サファイアテンプレートは、クリーニングまたはエッチングのようないかなる別の技術的工程もなく、低圧で作業するマルチウェハＨＶＰＥリアクタへ導入される。
本発明では、ＧａＮ厚エピタキシャル薄膜の成長用に特に設計された、ＨＶＰＥ窒化物成長リアクタを用意する。更に詳しくは、このＨＶＰＥリアクタは回転サセプタ上に６×２″ウェハを保持しうる。該リアクタは従来通りの抵抗加熱炉管に形状化され、該炉は垂直に向けられる。リアクタは２つの個別パート、即ち、１つはＧａＣｌ合成用、および成長チャンバ用を設けている。この形状のとき、ＧａＣｌが成長チャンバの上流で現場形成され、次いでそこへそれが運ばれる。成長チャンバにおいて、サセプタは６以内のＧａＮ／サファイアテンプレートをサポートし、その上でエピタキシャル層が成長させられる。ＧａＣｌは成長プロセスを遂行するためにサセプタ付近で成長チャンバへ運ばれる。ＮＨ３も、ＧａＣｌとの早期混合が避けられるように、サセプタ付近へ運ばれる。
加えて、“不純物”（ドーピング種、サーファクタント、遷移金属）も厚ＧａＮ層の成長時に加えられる。Ｍｇ、Ｂｉ、Ｓｂ、ＳｉまたはＯが挙げられる。例として、ＭｇまたはＳｂが上記方法の工程ｃ）に際して気相へ加えられる。一方、特に工程ｂ）およびｃ）がＨＶＰＥで行なわれるとき、シランまたはクロロシランも気相へ加えてよい。Ｍｇが気相へ加えられるとき、これは固体マグネシウム源とのＨＣｌの反応により得られるＭｇＣｌ２の形で、またはビスシクロペンタジエニルマグネシウムの形で行なえる。
本発明の具体的な面において、サーファクタントまたはアンチサーファクタント化学種が成長表面の形態を変えるために気相へ加えられる。上記化学種は酸素でもよい。
このように、本発明による好ましい方法において：
‐工程ｂ）が、島状特徴を誘発するために、気相へＯ２を加えて約１０２０℃で行なわれ、および
‐工程ｃ）が、島状特徴の完全合体と平滑表面の達成を得るために、Ｏ２なしに約１０２０℃の温度で行なわれる。
更なるプロセッシングのために有用な厚い十分な自立ＧａＮを得るために、ＨＶＰＥは数時間続けるべきである。これは、ＴＤの密度の減少のメカニズム、即ちＵＬＯが成長の初めに生じるだけでなく、最終的には繰り返してもよいことを意味する。
本発明の第二態様では、ＧａＮ／サファイアテンプレートでＨＶＰＥ成長の初期段階に、不均一ピラミッドのコヒーレント配列からなる表面が形成される。本発明において、これはある程度低温でＧａＮを成長させることにより生じる。
このある程度低温のとき、ランダムサイズでランダムに分布し、こうしてＵＬＯプロセスを展開しながら、コヒーレント島の形でＧａＮが成長する。
この第一段階のパンクロマチック断面カソードルミネセンス（ＣＬ）検査では実際に不均一な暗い層を示すが、これはＭＯＶＰＥテンプレートの頂上における島状特徴形成に相当する（図２）。２工程ＥＬＯのときピラミッド内で近バンドギャップＣＬ強度が低下することは、十分確立されている。逆に、この第一層では、成長がファセット化島から更に進行する。この低温法において、横方向成長速度は低いままである。更に詳しくは、成長はファセット化島から進行し、一方（０００１）面は出現しない。次いで、島が形成された後、成長はラテラルファセットから更に進行する。ラテラルファセットの高酸素取込率のため、ＣＬ強度はかなり高くなり、白色として現れる。
低温工程後、成長温度が上げられる。
これらの新たな成長条件で、横方向成長が高められ、層が平坦化する。この高温成長工程に相当するＣＬは、ＧａＮ層の高特性と酸素の低取込率ため、灰色として現れる。
このように、本発明の他の目的は：
‐工程ｂ）が、島状特徴を誘発するために、９５０℃以下の温度で行なわれ、および
‐工程ｃ）が、島状特徴の完全合体と平滑表面の達成を得るために、より高い温度で行なわれる；
上記のような低欠陥密度ＧａＮを製造する方法に関する。
全プロセスは次のように理解される：
ＨＶＰＥ成長が低温で行なわれるとき、３Ｄ島成長モードが生じる。基本メカニズムはＳｉＮナノマスキングで生じるものと類似し、更に詳しくはＴＤはそれらがラテラルファセットに出会ったとき９０°曲げをうけた。ＵＬＯとして規定されたこれらの成長条件では、成長が進んでも、３Ｄアイランディングのままである。ドーピング不純物の取込がファセット依存性であり、したがってＳＩＭＳ（図２）で証明されているように酸素取込率がラテラルファセットで高められることは、当業者により十分確立されている。
高温で高いアンモニア分圧の第二ＨＶＰＥ工程において、成長は（０００１）ファセットの再出現まで横方向に生じる。
９０°で曲がったＴＤは、それらが隣接成長ファセットと合体境界を形成するまで、基板表面と平行に伝搬する。この合体境界で、それらは他のＴＤと再結合するか、あるいは再度下方または上方へ曲げられる。
平坦表面を回復した後、成長は２Ｄになる。酸素取込率はラテラルファセットの場合より大きさが１ケタ低い（断面ＳＩＭＳデータ）。
μ‐ＰＬ分析は、成長プロセスの深い理解のために、更なる情報をもたらす（図４）。最冷部分において、近バンドギャップＰＬピークはむしろ広く、一方それはそれより高温で成長させたＧａＮで極めて鋭い。加えて、励起子ピークが高温部分で現れ、これはこの物質の高い光学的特性の証拠である。最上部はＦＷＨＭ＜１ｍｅＶの最鋭角μ‐ＰＬピークを示し、それらのエネルギーポジションは完全緩和ＧａＮに相当する。現行水準に相当する出発ＧａＮテンプレートのμ‐ＰＬは、励起子ピーク〜２ｍｅＶのＦＷＨＭを呈する。
多くの適用にとり、自立ＧａＮ層は高特性ＧａＮエピタキシャル層より好まれる。そのため、本発明の第三の好ましい態様において、上記の製造方法はＧａＮの厚い層が初期基板から分離される工程を更に含む。その目的のため、ＥＬＯ特性ＭＯＶＰＥテンプレートは、成長表面と平行な面で十分な大きさの機械的弱さを示して、該面に沿う機械的弱化を促し、サファイア基板およびＧａＮ層が成長後に冷却されると生じる熱応力に起因してエピタキシャル窒化ガリウム層の剥離をもたらすように、本来的または意図的に設計される。本発明の他の面において、犠牲層がサファイア基板と厚ＨＶＰＥ層との間に挿入される。得られる自立ＧａＮの特性を高めるために、本発明による方法は得られた自立ＧａＮの上および底表面を磨くことで終える。
本発明は、本発明による方法で得られる厚ＧａＮ層にも関する。好ましくは、該自立ＧａＮは、４００ｐｓ以上、更に好ましくは８００ｐｓ以上の、室温で高励起０．４ｍＪ／ｃｍ２下の電子‐正孔プラズマに相当するＰＬピークの時間分解フォトルミネセンス（ＴＰＲＬ）の測定寿命を有する。
クールダウン破断および剥離メカニズムは、それがＧａＮ層の厚さを通したクラッキングの１つに代わる応力放出のプロセスをもたらし、それにより厚いクラックフリーでかつ自立したＧａＮ層の形成を可能にする、という点で特に有利である。ＧａＮ層剥離は通常成長温度近くで生じると予想されるため、ＧａＮ層クラッキングメカニズムはしたがって抑制される。
本発明は、本発明の範囲を制限することなく、下記実施例を参照して説明される。
実施例１：ＭＯＶＰＥによるＥＬＯ特性のＧａＮ／サファイアテンプレートの成長
（０００１）サファイア基板を用いる。窒化ケイ素の非常に薄い薄膜をサファイアの表面に形成し、薄膜の厚さを約少数の単層のものに制限しうるほど短い時間でＮＨ３とシランＳｉＨ４との反応により該薄膜を得る。
ガス状ビヒクルは窒素および水素の等割合混合物である。アンモニアを水素中５０ｐｐｍに希釈された形でシランと一緒に導入する。これらの条件下、典型的なＮＨ３およびＳｉＨ４反応時間は３０秒間程度である。この反応時間は３６０秒間まで増やせる。これは連続ＳｉＮ層（反応時間６０秒）またはランダムサイズのナノホールを有する不連続ＳｉＮ層（堆積時間３６０秒）を作製する。
連続工程をレーザリフレクトメトリー（ＬＲ）でモニターする。ＳｉＮ層コーティング後、２０〜３０ｎｍの厚さを有する連続窒化ガリウム層を６００℃でＳｉＮ薄膜に堆積させる。ＧａＮ層の堆積が完了した後、それを１０８０℃程度の高温でアニールする。十分量の水素のガス状ビヒクル中における存在およびＧａＮ層下における非常に薄いＳｉＮ薄膜の存在による温度上昇の組合せ効果と、シリコンのアンチサーファクタント効果との下で、該ＧａＮ層の形態はマストランスポートによる固相再結晶化から生じる深修飾をうける。温度が１０６０℃に近づくと、緩衝層の反射率が突然増加する。初期の連続ＧａＮ緩衝層は次いでＧａＮピラミッドから形成される不連続層へ変わる。この現場再結晶化プロセスの最後に、非常に良い結晶性のＧａＮ特徴または島が得られ、これらが非常に薄い厚さのＳｉＮ層のおかげで基板とのエピタキシャル関係を留めている。窒化ガリウムでの次なるエピタキシャル再成長に際して、ＧａＮ特徴または島は横および垂直成長により発達する。ＧａＮ層がこうして、５×１０８ｃｍ−２程度の欠陥密度を有するＧａＮ特徴の完全合体により得られた。
このようなＧａＮ／サファイアテンプレートが、後で記載されるように、ＨＶＰＥ再成長に用いられる。
実施例２：自立ＧａＮの形成
実施例１のＧａＮ／サファイアテンプレートを用いて、ＨＶＰＥ成長が約９５０℃で始まる。ＨＶＰＥで厚ＧａＮ層を成長させるこの低温工程において、温度は９３０〜９５０℃、ＨＣｌの分圧、ｐＨＣｌは０．０３、ＮＨ３の分圧、ｐＮＨ３は０．２４、キャリアガスＨ２の分圧、ｐＨ２は０．７３に各々調整する。成長圧力は２．６ｋＰａであった。
低温工程、島の形成後、成長温度は１０２５℃に調整するが、その際に活性およびキャリアガスの分圧は下記値である：
ｐＨＣｌ，０．０２
ｐＮＨ３，０．３１
ｐＨ２，０．６７
作業圧力：２．６ｋＰａ
これらの成長条件で、横方向成長速度が高められ、層が平坦化する。この高温成長工程に相当するＣＬは、ＧａＮ層の高特性と酸素の低取込率のため、灰色として現れる。
５００μｍ〜２ｍｍの厚さが得られるまで、本プロセスを数回繰り返す。高温で成長させたＧａＮのＣＬ検査では、初めに、高強度ＣＬ放射に相当する島状特徴の平滑化を呈する。次いで、成長が２Ｄになると、ＣＬ強度は一定になる。図２は、９５０‐１０２５℃が交互に３回行なわれた実施例を示している。
本発明に従い成長させた厚ＨＶＰＥ層の断面で行われたＳＩＭＳ分析は、酸素濃度が最冷成長温度に相当する部分で１ケタ高いことを示している。
このような自立ＧａＮの断面ＴＥＭ検査は、界面近くでＴＤのある程度濃いネットワークを示している。厚さが増すと、ＴＤの密度は減少する。転位のほとんどは、予想通り、基面へ９０度で曲がるようである。
本プロセスの低‐高温成長が数回適用されると、ＴＤ密度は各工程で同様の基本メカニズムに従い減少する。
クールダウンに際してＧａＮ層の分解を避けるために、ＮＨ３環境下で基板を冷却する。
基板を冷却し、リアクタから取り出すと、それらは更にプロセッシングしうる。サファイア基板は、いずれか適切なプロセスで、ＧａＮエピタキシャル層から除かれる。
この第一例に従い得られた自立ＧａＮは、低‐高温成長プロセスが１回だけ適用されたとき、５×１０６ｃｍ−２程度のＴＤ密度を示す。低‐高温成長プロセスが図２のように３回行なわれたとき、ＴＤ密度は５×１０５ｃｍ−２に達する。
実施例３：
この実施例では、異なる温度および期間で３回の交互低‐高成長温度成長プロセスを用いる。更に詳しくは、ＨＶＰＥ層の断面オプトエレクトロニクス性が成長プロセスと関連していることが示される。
実施例１のＧａＮ／サファイアテンプレートを次いでＨＶＰＥリアクタの成長チャンバに導入する。
ＨＶＰＥ成長が約９３０℃で始まる。ＨＶＰＥで厚ＧａＮ層を成長させるこの低温工程において、ＨＣｌの分圧、ｐＨＣｌは０．０３、ＮＨ３の分圧、ｐＮＨ３は０．２４、キャリアガスＨ２の分圧、ｐＨ２は０．７３である。成長圧力は２．６ｋＰａであった。この低い方の温度で、ＧａＮはランダムサイズでランダムに分布するコヒーレント島の形で成長し、こうしてＵＬＯプロセスを展開していく。
低温工程後、成長温度は１０１５〜１０２０℃に調整するが、その際に活性およびキャリアガスの分圧は下記値である：
ｐＨＣｌ，０．０２
ｐＮＨ３，０．３１
ｐＨ２，０．６７
作業圧力：２．６ｋＰａ
これらの成長条件で、横方向成長速度が高められ、層が平坦化する。５００μｍ〜２ｍｍの厚さが得られるまで、本プロセスを数回繰り返す。
クールダウンに際してＧａＮ層の分解を避けるために、ＮＨ３環境下で基板を冷却する。
基板を冷却し、リアクタから取り出すと、それらは更にプロセッシングしうる。サファイア基板は、いずれか適切なプロセスで、ＧａＮエピタキシャル層から除かれる。最終的に、厚ＧａＮ層は自然に剥離し、数ｃｍ２の自立ＧａＮが得られる。フル２″ウェハが時々得られる。
この第一例に従い得られた自立ＧａＮは、低‐高温成長プロセスが１回だけ適用されたとき、５×１０６ｃｍ−２程度のＴＤ密度を示す。低‐高温成長プロセスが図３のように３回行なわれたとき、ＴＤ密度は５×１０５ｃｍ−２に達する。
実施例４：
この実施例では、アンチサーファクタントを気相へ加える。更に詳しくは、追加の輸送ラインを用いて、Ｈ２中希Ｏ２（１％）の形で酸素を成長チャンバへ導入する。この特別な例では、スムーズな（２Ｄ）トゥオード・島（３Ｄ）遷移がＯ２の添加で行われ、成長温度が１０２０℃で一定に保たれる。酸素の取込がファセット依存性であることは周知であり、換言すれば先の実施例で示されているように、酸素はラテラルファセットで有意に取り込まれ、一方ｃ面における取込はほぼ２ケタの大きさで低い。
実施例１のＧａＮ／サファイアテンプレートを次いでＨＶＰＥリアクタの成長チャンバに導入する。
ＨＶＰＥ成長が約１０２０℃で始まり、その際に活性およびキャリアガスの分圧は下記値である：
ｐＨＣｌ，０．０２
ｐＮＨ３，０．３１
ｐＨ２，０．６７
作業圧力：２６ｋＰａ
これらの出発成長条件で、横方向成長速度が高められ、層が平坦なままである。酸素を７×１０−５の分圧で導入すると、酸素のアンチサーファクタント効果のため、これはファセットで島の形成により成長表面の粗化を生じる。次いで、酸素デリバリーを停止させる。アンチサーファクタントが止められると、表面は再び平坦化する。５００μｍ〜２ｍｍの厚さが得られるまで、本プロセスは数回繰り返せる。
クールダウンに際してＧａＮ層の分解を避けるために、ＮＨ３環境下で基板を冷却する。
基板を冷却し、リアクタから取り出すと、それらは実施例３で記載されているように更にプロセッシングしうる。この例に従い得られた自立ＧａＮは、酸素の交互デリバリーが１回だけ適用されたとき、５×１０６ｃｍ−２程度のＴＤ密度を示す。
実施例５：犠牲層を用いた自立ＧａＮの生産
分離プロセスでは厚さが０．３μｍであるシリシウム（Ｓｉ）の犠牲層を用いるが、他の物質も用いられる。（１１１）Ｓｉを（０００１）サファイア上にＣＶＤにより堆積させる。Ｓｉ犠牲層にとり＜１１０＞のような他の結晶方向も非極性｛１１‐２２｝ａ面ＧａＮの成長に特に適しているが、しかしながらこれは出発基板としてＲ面サファイアを要する。有利には（１１１）Ｓｉ層をＭＯＶＰＥリアクタで純粋シリカから直接堆積させる。
ＭＯＶＰＥによる（１１１）Ｓｉ上ＧａＮの直接成長は高特性層に至らない。逆に、ＳｉＣまたはＡＩＮのような層がＧａＮ層の特性に有益であることがわかった。そのため、当業者に周知の成長プロセスを用いて、ＭＯＶＰＥにより（１１１）Ｓｉ上に０．１５μｍ厚ＡＩＮ層を堆積させる。
実施例１で記載されたような周知の技術を用いて、キャリアガスとして水素で、トリメチルガリウムおよびアンモニアからＭＯＶＰＥによりＧａＮを成長させる。
犠牲Ｓｉ中間層の早期蒸発を避けるために、成長温度を９６０℃以下に維持した。
本発明によると、次の工程は、成長のまさに最初の段階でＵＬＯプロセスを行なうことにより、ＴＤ密度を有意に減少させるような条件で、ＨＶＰＥにより厚ＧａＮ層を成長させることである。
ＨＶＰＥ成長が約９５０℃で始まる。ＨＶＰＥで厚ＧａＮ層を成長させるこの低温工程において、温度は９３０〜９５０℃、ＨＣｌの分圧、ｐＨＣｌは０．０３、ＮＨ３の分圧、ｐＮＨ３は０．２４、キャリアガスＨ２の分圧、ｐＨ２は０．７３に各々調整する。成長圧力は２．６ｋＰａであった。成長は約１００μｍ／ｈの成長速度で１０時間にわたり行なう。
この低い方の温度で、ＧａＮはランダムサイズでランダムに分布するコヒーレント島の形で成長し、こうしてＵＬＯプロセスを展開していく。
この第一段階のパンクロマチック断面カソードルミネセンス（ＣＬ）検査では実際に不均一な暗い層を示すが、これはＭＯＶＰＥテンプレートの頂上における島状特徴形成に相当する（図４）。逆に、この第一層では、成長がファセット化島から更に進行する。この低温法において、横方向成長速度は低いままである。更に詳しくは、成長はファセット化島から進行する。ラテラルファセットの高Ｏ取込のため、ＣＬ強度はかなり大きくなり、白色として現れる。
低温工程後、成長温度は１０１５〜１０２０℃に調整するが、その際に活性およびキャリアガスの分圧は下記値である：
ｐＨＣｌ，０．０２
ｐＮＨ３，０．３１
ｐＨ２，０．６７
作業圧力：２．６ｋＰａ
これらの成長条件で、横方向成長速度が高められ、層が平坦化する。次いで、成長が２Ｄになると、ＣＬ強度は一定である。成長は更に進行する。高温で成長させたＧａＮのＣＬ検査では、初めに、高ＣＬ放射に相当する島状特徴の平滑化を呈し、次いでＣＬ放射が一定になる。これは基面と平行なＧａＮの２Ｄ成長に相当する。
ＳＩＭＳにより測定されるような酸素濃度は第一態様で観察されたのと同様のトレンドを示し、成長温度が１０１５℃になると、酸素はほぼ１ケタの大きさで減少する。
横方向成長が高められるこの第二の高温工程時に、犠牲Ｓｉ中間層が蒸発して、クリーンな分離が生じる。
このようなプロセスは、低１０６ｃｍ−２のＴＤ密度を有する、自立ＧａＮ２″ウェハを生産する。
サンプルの全厚にわたる透過型電子顕微鏡検査では、ＴＤ密度がトップ表面に達するまで初期界面から連続的に減少することを現わしている。ＴＤの９０°曲げがＵＬＯプロセスで予想されるように観察される。ＭＯＶＰＥリアクタでサファイアに堆積されたＳｉ上でＧａＮを成長させる代わりに、市販シリコンもサファイア（ＳＯＳ）上でＣまたはＲ面に用いられる。
実施例５：基板からの分離を誘発するためにイオン注入を用いた自立ＧａＮの生産
実施例１で記載されたＥＬＯ特性ＧａＮ／サファイアテンプレートへ、マイクロキャビティ５が１００ｎｍの深さで作られるように、イオンＨ＋で注入する。
エネルギーは８０〜１５０ｋｅＶであり、注入時にＧａＮ／サファイアテンプレートは室温で維持する。原子変位は９００〜１１５０℃で生じる。Ｈ＋流量は１×１０１５〜５×１０１７ｃｍ−２であった。
Ｈ＋が注入されたこのＭＯＶＰＥ層を次いでＨＶＰＥ成長チャンバへ導入する。実際に、Ｈ＋注入のためにたとえある程度脆いとしても、このＧａＮ注入層は容易に取り扱える。全プロセスが図５で略記されている。
ＨＶＰＥ成長が約９５０℃で始まる。ＨＶＰＥで厚ＧａＮ層を成長させるこの低温工程において、温度は９３０〜９５０℃、ＨＣｌの分圧、ｐＨＣｌは０．０３、ＮＨ３の分圧、ｐＮＨ３は０．２４、キャリアガスＨ２の分圧、ｐＨ２は０．７３に各々調整する。成長圧力は２．６ｋＰａであった。成長は約１００μｍ／ｈの成長速度で１０時間にわたり行なう。
この低い方の温度で、ＧａＮはランダムサイズでランダムに分布するコヒーレント島の形で成長し、こうしてＵＬＯプロセスを展開していく。
低温工程後、成長温度は１０１５〜１０２０℃に調整するが、その際に活性およびキャリアガスの分圧は下記値である：
ｐＨＣｌ，０．０２
ｐＮＨ３，０．３１
ｐＨ２，０．６７
作業圧力：２．６ｋＰａ
これらの成長条件で、横方向成長速度が高められ、層が平坦化する。次いで、成長が２Ｄになると、ＣＬ強度は一定である。成長は更に進行する。
このＨＶＰＥ成長がこの高温で生じているとき、Ｈ＋注入領域は、ＧａＮとサファイアとの熱膨張係数の差異により冷却時に最終的に高められる自己分離を誘導し、こうして自然な自立ＧａＮを生産する。
このようなプロセスは、低１０６ｃｍ−２のＴＤ密度を有する、自立ＧａＮ２″ウェハを生産する。
ＭＯＶＰＥリアクタでサファイアに堆積されたＳｉ上でＧａＮを成長させる代わりに、市販シリコンもサファイア（ＳＯＳ）上でＣまたはＲ面に用いられる。
非対称開口部から成長させたＥＬＯ ＧａＮのＴＥＭ像（ＡＬＦＡＧＥＯ）である。ＴＤは、それらがラテラルファセット｛１‐１０１｝（ａ）、マルチベンディングメカニズムのスキーム（ｂ）を満たすとき、数回曲げられる。 本発明に従い成長させた厚ＨＶＰＥ層のパンクロマチックカソードルミネセンスと生長温度順序である。 プロセスの異なる臨界工程における、本発明に従い成長させた厚ＨＶＰＥ層のμ‐フォトルミネセンスである。 ＭＯＶＰＥ ＧａＮ／Ｓｉ／サファイア上にＨＶＰＥで成長させたＧａＮの断面カソードルミネセンスおよびＯ ＳＩＭＳプロファイルである。 ＵＬＯ特性ＨＶＰＥ ＧａＮを生産し、Ｈ＋注入で出発基板を分離させるための概略プロセスである。

Claims (20)

  1. 低欠陥密度ＧａＮを製造する方法であって、
    ａ）出発基板上におけるＧａＮのエピタキシャル層の成長工程、
    ｂ）島状特徴を誘発するための低温におけるＧａＮ層の次なる成長工程、および
    ｃ）横方向成長が島状特徴の完全合体および平滑表面の達成まで高められる条件下におけるＧａＮ層の頂上での成長工程
    からなり、工程ｂ）が、いかなる類のマスクも、ＧａＮ表面の粗化も、エッチングも、溝刻みも用いることなく、成長チャンバの作業圧力、分圧、温度、Ｖ／III比を変えること、および／または気相へサーファクタントまたはアンチサーファクタント化学種を加えることのみにより行なわれることを特徴とする方法。
  2. 島状特徴および平滑表面を形成するＧａＮの次なる成長の工程ｂ）およびｃ）が数回繰り返される、請求項１に記載の方法。
  3. 工程ｂ）およびｃ）が水素化物気相エピタキシー（ＨＶＰＥ）により行なわれる、請求項１または２に記載の方法。
  4. 工程ｂ）およびｃ）が閉空間蒸気輸送（ＣＳＶＴ）により行なわれる、請求項１または２に記載の方法。
  5. 工程ｂ）およびｃ）が液相エピタキシー（ＬＰＥ）により行なわれる、請求項１または２に記載の方法。
  6. すべての工程が有機金属気相エピタキシーＭＯＶＰＥにより行なわれる、請求項１または２に記載の方法。
  7. ‐工程ｂ）が、島状特徴を誘発するために、９５０℃以下の温度で行なわれ、かつ、
    ‐工程ｃ）が、島状特徴の完全合体および平滑表面の達成を得るために、より高い温度で行なわれる、請求項１または２に記載の方法。
  8. ‐工程ｂ）が、島状特徴を誘発するために、気相へＯ２を加えながら約１０２０℃の温度で行なわれ、かつ、
    ‐工程ｃ）が、島状特徴の完全合体および平滑表面の達成を得るために、Ｏ２なしに１０２０℃で行なわれる、請求項１または２に記載の方法。
  9. 基板が、サファイア、スピネル、ＧａＮ、ＡＩＮ、ＧａＡｓ、Ｓｉ、ＳｉＣ（６Ｈ‐、４Ｈ‐、３Ｃ‐）、ＬｉＡｌＯ２、ＬｉＧａＯ２、ＺｒＢ２およびＨｆＢ２で形成される群から選択される、請求項１〜８のいずれか一項に記載の方法。
  10. 工程ｃ）が気相中ＭｇまたはＳｂの添加により行なわれる、請求項１、２または６に記載の方法。
  11. シランまたはクロロシランが気相へ加えられる、請求項３に記載の方法。
  12. マグネシウムが、固体マグネシウム源とのＨＣｌの反応により得られるＭｇＣｌ２の形で、またはビスシクロペンタジエニルマグネシウムの形で、気相へ加えられる、請求項２に記載の方法。
  13. 請求項１〜１２のいずれか一項に記載の方法により得られる厚ＧａＮ層。
  14. 更なる工程において、ＧａＮの厚い層が初期基板から分離された、請求項３に記載の方法。
  15. 得られた自立ＧａＮの上および底表面が更に磨かれる、請求項１４に記載の方法。
  16. ＥＬＯ特性ＭＯＶＰＥ基板が、成長表面と平行な面で十分な大きさの機械的弱さを示して、該面に沿う機械的弱化を促し、成長後に冷却することで基板およびＧａＮ層が分離されるように生じる熱応力に起因してエピタキシャル窒化ガリウム層の剥離をもたらすように、予めまたは本来的に設計されてなる、請求項１４に記載の方法。
  17. 犠牲層が出発基板と厚ＨＶＰＥ成長ＧａＮ層との間に挿入される、請求項１４に記載の方法。
  18. 室温で高励起０．４ｍＪ／ｃｍ２下の電子‐正孔プラズマに相当するＰＬピークの時間分解フォトルミネセンス（ＴＰＲＬ）の測定寿命が、４００ｐｓより長い、請求項１４〜１７のいずれか一項に記載の方法により得られた自立ＧａＮ。
  19. 室温で高励起０．４ｍＪ／ｃｍ２下の電子‐正孔プラズマに相当するＰＬピークの時間分解フォトルミネセンス（ＴＰＲＬ）の測定寿命が、８００ｐｓより長い、請求項１８に記載の自立ＧａＮ。
  20. ＴＤ密度が１０６ｃｍ−２である、請求項１８に記載の自立ＧａＮ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014533651A (ja) * 2011-11-21 2014-12-15 サン‐ゴバン、クリストー、エ、デテクトゥールＳａｉｎｔ−Ｇｏｂａｉｎ Ｃｒｉｓｔａｕｘ ＆ Ｄｅｔｅｃｔｅｕｒｓ 半導体基板および形成方法
JP2016160151A (ja) * 2015-03-03 2016-09-05 国立大学法人大阪大学 Ｉｉｉ族窒化物半導体結晶基板の製造方法
WO2018097102A1 (ja) * 2016-11-25 2018-05-31 国立大学法人大阪大学 窒化物半導体基板とその製造方法および半導体デバイス
JP2020515499A (ja) * 2017-03-29 2020-05-28 レイセオン カンパニー 結晶転位密度が逐次に減少した領域を有するｉｉｉ族窒化物構造

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037157A (en) 1995-06-29 2000-03-14 Abbott Laboratories Method for improving pharmacokinetics
TWI408264B (zh) 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法
GB0702560D0 (en) * 2007-02-09 2007-03-21 Univ Bath Production of Semiconductor devices
US8574968B2 (en) 2007-07-26 2013-11-05 Soitec Epitaxial methods and templates grown by the methods
US7732306B2 (en) 2007-07-26 2010-06-08 S.O.I.Tec Silicon On Insulator Technologies Methods for producing improved epitaxial materials
US8178427B2 (en) 2009-03-31 2012-05-15 Commissariat A. L'energie Atomique Epitaxial methods for reducing surface dislocation density in semiconductor materials
JP4850960B2 (ja) 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
KR20130138657A (ko) * 2010-06-24 2013-12-19 글로 에이비 배향된 나노와이어 성장을 위해 버퍼 층을 갖는 기판
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
EP2748840A4 (en) * 2011-06-27 2015-07-08 Saint Gobain Cristaux Et Detecteurs SEMICONDUCTOR SUBSTRATE AND MANUFACTURING METHOD THEREFOR
KR101420265B1 (ko) * 2011-10-21 2014-07-21 주식회사루미지엔테크 기판 제조 방법
TWI460855B (zh) * 2011-12-21 2014-11-11 Ind Tech Res Inst 氮化物半導體結構及其製造方法
CN102560676B (zh) * 2012-01-18 2014-08-06 山东大学 一种使用减薄键合结构进行GaN单晶生长的方法
CN104364879B (zh) * 2012-03-21 2017-06-06 弗赖贝格化合物原料有限公司 用于制备iii‑n模板及其继续加工的方法和iii‑n模板
CN102881570A (zh) * 2012-07-20 2013-01-16 江苏能华微电子科技发展有限公司 半导体材料的制备方法
US20140264456A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device
TW201438270A (zh) * 2013-03-25 2014-10-01 Tekcore Co Ltd 降低氮化鎵之缺陷密度的成長方法
US9275861B2 (en) 2013-06-26 2016-03-01 Globalfoundries Inc. Methods of forming group III-V semiconductor materials on group IV substrates and the resulting substrate structures
US9287115B2 (en) 2014-03-12 2016-03-15 International Business Machines Corporation Planar III-V field effect transistor (FET) on dielectric layer
KR101589455B1 (ko) * 2014-05-21 2016-02-01 주식회사 루미스탈 결정질 그라데이션층을 이용한 고품질 질화갈륨 기판 제조 방법
JP2016032038A (ja) * 2014-07-29 2016-03-07 住友化学株式会社 窒化物半導体ウエハおよびその製造方法
DE102014116999A1 (de) * 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
FR3029942B1 (fr) 2014-12-11 2020-12-25 Saint Gobain Lumilog Procede de fabrication de plaquettes de nitrure d'element 13 a angle de troncature non nul
KR20160092134A (ko) 2015-01-26 2016-08-04 주식회사 그린파이오니아 미세조류 유래 피코시아닌의 생산 방법
DE102015205104A1 (de) * 2015-03-20 2016-09-22 Freiberger Compound Materials Gmbh Züchtung von A-B Kristallen ohne Kristallgitter-Krümmung
CN105070652B (zh) * 2015-08-11 2019-01-22 湘能华磊光电股份有限公司 GaN层生长方法及所得LED外延层和LED芯片
FR3048547B1 (fr) 2016-03-04 2018-11-09 Saint-Gobain Lumilog Procede de fabrication d'un substrat semi-conducteur
CN109273525A (zh) * 2017-07-18 2019-01-25 上海新昇半导体科技有限公司 一种GaN器件及其制造方法、电子装置
US10566493B1 (en) 2018-07-31 2020-02-18 International Business Machines Corporation Device with integration of light-emitting diode, light sensor, and bio-electrode sensors on a substrate
JP7235456B2 (ja) * 2018-08-14 2023-03-08 株式会社ディスコ 半導体基板の加工方法
CN109148268A (zh) * 2018-09-21 2019-01-04 张海涛 氮化镓基板的制造方法
FR3091008B1 (fr) 2018-12-21 2023-03-31 Saint Gobain Lumilog Substrat semi-conducteur avec couche intermédiaire dopée n
FR3091020B1 (fr) 2018-12-21 2023-02-10 Saint Gobain Lumilog SUBSTRAT SEMI-CONDUCTEUR CO-DOPE n
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
JP7326759B2 (ja) * 2019-02-06 2023-08-16 三菱ケミカル株式会社 ＧａＮ単結晶製造方法
CN113454272B (zh) * 2019-02-22 2024-03-08 三菱化学株式会社 GaN结晶和基板
JP7339096B2 (ja) 2019-09-25 2023-09-05 住友化学株式会社 窒化物半導体基板の製造方法および窒化物半導体基板
FR3102776A1 (fr) 2019-11-05 2021-05-07 Saint-Gobain Lumilog Plaquette de nitrure d’élément 13 de variation d’angle de troncature réduite

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183464A (ja) * 1998-12-14 2000-06-30 Pioneer Electronic Corp 窒化物半導体発光素子及びその製造方法
JP2002093720A (ja) * 2000-09-14 2002-03-29 Inst Of Physical & Chemical Res 半導体層の形成方法
JP2002313739A (ja) * 2001-04-17 2002-10-25 Nichia Chem Ind Ltd 窒化物半導体基板、及びその成長方法
JP2002329665A (ja) * 2001-04-27 2002-11-15 Nichia Chem Ind Ltd 窒化物半導体から成る単体基板の製造方法
JP2003101157A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP2003218045A (ja) * 2001-03-28 2003-07-31 Ngk Insulators Ltd Ｉｉｉ族窒化物膜の製造方法
JP2004099337A (ja) * 2002-09-05 2004-04-02 Ngk Insulators Ltd Ｉｉｉ族窒化物膜、エピタキシャル基板、及び多層膜構造
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP4637503B2 (ja) * 1997-04-11 2011-02-23 日亜化学工業株式会社 窒化物半導体レーザ素子の製造方法
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
JP3550070B2 (ja) 1999-03-23 2004-08-04 三菱電線工業株式会社 ＧａＮ系化合物半導体結晶、その成長方法及び半導体基材
JP3591710B2 (ja) * 1999-12-08 2004-11-24 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物層の成長方法およびそれを用いた基板の製造方法
US6531719B2 (en) 1999-09-29 2003-03-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device
JP2001122693A (ja) 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
JP4432180B2 (ja) * 1999-12-24 2010-03-17 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法、ｉｉｉ族窒化物系化合物半導体素子及びｉｉｉ族窒化物系化合物半導体
JP2001257432A (ja) * 2000-03-10 2001-09-21 Ricoh Co Ltd 半導体基板の作製方法および半導体基板および半導体発光素子
US6534332B2 (en) * 2000-04-21 2003-03-18 The Regents Of The University Of California Method of growing GaN films with a low density of structural defects using an interlayer
KR100471096B1 (ko) * 2004-04-26 2005-03-14 (주)에피플러스 금속 아일랜드를 이용한 반도체 에피택시층 제조방법
JP4556300B2 (ja) * 2000-07-18 2010-10-06 ソニー株式会社 結晶成長方法
US6673149B1 (en) 2000-09-06 2004-01-06 Matsushita Electric Industrial Co., Ltd Production of low defect, crack-free epitaxial films on a thermally and/or lattice mismatched substrate
JP2002134416A (ja) * 2000-10-19 2002-05-10 Ricoh Co Ltd ｐ型３族窒化物の結晶成長方法および製造方法、並びに半導体素子
US6599362B2 (en) 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
KR100425343B1 (ko) 2001-04-17 2004-03-30 삼성전기주식회사 반도체 기판 제조방법
JP2002338396A (ja) * 2001-05-14 2002-11-27 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体基板およびその製造方法
JP3968566B2 (ja) * 2002-03-26 2007-08-29 日立電線株式会社 窒化物半導体結晶の製造方法及び窒化物半導体ウエハ並びに窒化物半導体デバイス
FR2840452B1 (fr) * 2002-05-28 2005-10-14 Lumilog Procede de realisation par epitaxie d'un film de nitrure de gallium separe de son substrat
US6699760B2 (en) 2002-06-25 2004-03-02 Lucent Technologies, Inc. Method for growing layers of group III-nitride semiconductor having electrically passivated threading defects
JP4117156B2 (ja) * 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
FR2842832B1 (fr) * 2002-07-24 2006-01-20 Lumilog Procede de realisation par epitaxie en phase vapeur d'un film de nitrure de gallium a faible densite de defaut
US8089097B2 (en) * 2002-12-27 2012-01-03 Momentive Performance Materials Inc. Homoepitaxial gallium-nitride-based electronic devices and method for producing same
JP5159023B2 (ja) * 2002-12-27 2013-03-06 モーメンティブ・パフォーマンス・マテリアルズ・インク 窒化ガリウム結晶、ホモエピタキシャル窒化ガリウムを基材とするデバイス、及びその製造方法
JP5103014B2 (ja) * 2003-05-21 2012-12-19 サン−ゴバン クリストー エ デテクトゥール マスクを通るラテラル成長による窒化ガリウム基板の製造
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
US6959313B2 (en) * 2003-07-08 2005-10-25 Pillar Data Systems, Inc. Snapshots of file systems in data storage systems
JP2005057224A (ja) * 2003-08-05 2005-03-03 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
JP4513326B2 (ja) * 2004-01-14 2010-07-28 日立電線株式会社 窒化物半導体結晶の製造方法及び窒化物半導体基板の製造方法
US7445673B2 (en) * 2004-05-18 2008-11-04 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
JP2006298744A (ja) * 2004-08-06 2006-11-02 Mitsubishi Chemicals Corp Ｇａ含有窒化物半導体単結晶、その製造方法、並びに該結晶を用いた基板およびデバイス
TWI408264B (zh) 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183464A (ja) * 1998-12-14 2000-06-30 Pioneer Electronic Corp 窒化物半導体発光素子及びその製造方法
JP2002093720A (ja) * 2000-09-14 2002-03-29 Inst Of Physical & Chemical Res 半導体層の形成方法
JP2003218045A (ja) * 2001-03-28 2003-07-31 Ngk Insulators Ltd Ｉｉｉ族窒化物膜の製造方法
JP2002313739A (ja) * 2001-04-17 2002-10-25 Nichia Chem Ind Ltd 窒化物半導体基板、及びその成長方法
JP2002329665A (ja) * 2001-04-27 2002-11-15 Nichia Chem Ind Ltd 窒化物半導体から成る単体基板の製造方法
JP2003101157A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP2004099337A (ja) * 2002-09-05 2004-04-02 Ngk Insulators Ltd Ｉｉｉ族窒化物膜、エピタキシャル基板、及び多層膜構造
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014533651A (ja) * 2011-11-21 2014-12-15 サン‐ゴバン、クリストー、エ、デテクトゥールＳａｉｎｔ−Ｇｏｂａｉｎ Ｃｒｉｓｔａｕｘ ＆ Ｄｅｔｅｃｔｅｕｒｓ 半導体基板および形成方法
JP2016160151A (ja) * 2015-03-03 2016-09-05 国立大学法人大阪大学 Ｉｉｉ族窒化物半導体結晶基板の製造方法
WO2016140074A1 (ja) * 2015-03-03 2016-09-09 国立大学法人大阪大学 Ｉｉｉ族窒化物半導体結晶基板の製造方法
CN107407008A (zh) * 2015-03-03 2017-11-28 国立大学法人大阪大学 第iii族氮化物半导体晶体衬底的制造方法
US10309036B2 (en) 2015-03-03 2019-06-04 Osaka University Method for manufacturing group-III nitride semiconductor crystal substrate
CN107407008B (zh) * 2015-03-03 2020-09-11 国立大学法人大阪大学 第iii族氮化物半导体晶体衬底的制造方法
WO2018097102A1 (ja) * 2016-11-25 2018-05-31 国立大学法人大阪大学 窒化物半導体基板とその製造方法および半導体デバイス
JPWO2018097102A1 (ja) * 2016-11-25 2019-10-17 国立大学法人大阪大学 窒化物半導体基板とその製造方法および半導体デバイス
US11133435B2 (en) 2016-11-25 2021-09-28 Osaka University Nitride semiconductor substrate, manufacturing method therefor, and semiconductor device
JP2020515499A (ja) * 2017-03-29 2020-05-28 レイセオン カンパニー 結晶転位密度が逐次に減少した領域を有するｉｉｉ族窒化物構造
JP7027443B2 (ja) 2017-03-29 2022-03-01 レイセオン カンパニー 結晶転位密度が逐次に減少した領域を有するｉｉｉ族窒化物構造

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