JP2009038379A - 相変化記憶素子及びその形成方法 - Google Patents

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Abstract

【課題】本発明は、相変化記憶素子及びその形成方法を提供する。
【解決手段】この方法は、第1膜内に開口部を形成すること、第1膜上及び開口部内に相変化物質を形成すること、相変化物質が開口部内にリフローされる第1温度で相変化物質を加熱すること、及び相変化物質を加熱した後に相変化物質をパターニングして、第1開口部内に相変化要素を定義することを含む。第1温度は、相変化物質の溶融温度より低い。リフローする間に第1膜は、相変化物質を濡らし、相変化物質は、第1膜上に直接形成される。
【選択図】図2F

Description

本発明は、半導体素子及びその形成方法に関し、特に、相変化記憶素子及びその形成方法に関する。
記憶素子の継続的な開発は、より高集積化した記憶構造を形成することでありうる。相変化記憶素子(すなわち、相変化ランダムアクセス記憶素子)は、高集積化に優れているという長所を有することができる。また、相変化記憶素子は、不揮発性記憶素子として使用されることができる。半導体産業が高度に発展するにつれて、相変化記憶素子の集積度及び/又は信頼性の向上に対する要求が益々増加している。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高集積化に最適化された相変化記憶素子及びその形成方法を提供することにある。
本発明の他の目的は、優れた信頼性を有する相変化記憶素子及びその形成方法を提供することにある。
本発明のさらに他の目的は、向上した相変化物質のリフロー工程を用いて、高集積化及び/又は信頼性が向上した相変化記憶素子及びその形成方法を提供することにある。
本発明のさらに他の目的は、相変化物質内のボイドを最小化又は除去して、高集積化及び/又は信頼性が向上した相変化記憶素子及びその形成方法を提供することにある。
上述した技術的課題を解決するための相変化記憶素子の形成方法を提供する。前記方法は、第1膜内に開口部を形成すること、前記第1膜上及び前記開口部内に相変化物質を形成すること、前記相変化物質が開口部内にリフローするための第1温度に前記相変化物質を加熱し、前記第1温度は、前記相変化物質の溶融温度より低いこと、前記相変化物質を前記第1温度に加熱した後に、前記相変化物質をパターニングして、前記開口部内に相変化要素を定義することを含む。
一実施の形態によると、前記リフローする間に前記第1膜は、前記相変化物質を濡らすことができ、前記相変化物質は、前記第1膜上に直接形成されることができる。
一実施の形態によると、前記方法は、前記相変化物質を形成する前に、前記第1膜上にウェット層を形成することをさらに含むことができる。このとき、前記ウェット層は、前記相変化物質と接触することができる。前記ウェット層は、前記開口部の側壁上に形成されることができる。これによって、前記ウェット層は、前記開口部内で前記相変化物質を前記第1膜から離隔させることができる。前記ウェット層は、前記開口部の側壁上にのみ形成されることもできる。
一実施の形態によると、前記ウェット層は、Ti、TiC、TiN、TiO、SiC、SiN、Ge、GeC、GeN、GeO、C、CN、TiSi、TiSiC、TiSiN、TiSiO、TiAl、TiAlC、TiAlN、TiAlO、TiW、TiWC、TiWN、TiWO、Ta、TaC、TaN、TaO、Cr、CrC、CrN、CrO、Pt、PtC、PtN、PtO、Ir、IrC、IrN及びIrOのうち、少なくとも一つを含むことができる。前記ウェット層は、TiN及びTiOのうち、少なくとも一つを含み、前記相変化物質は、GSTを含むことができる。
一実施の形態によると、前記方法は、前記相変化物質を前記第1温度に加熱する前に、前記相変化物質上に少なくとも一つの膜を形成することをさらに含むことができる。前記少なくとも一つの膜を形成することは、窒化物及び酸化物のうち、少なくとも一つを含むキャッピング膜を形成することを含むことができる。前記少なくとも一つの膜を形成することは、電極物質膜を形成することを含むことができる。前記少なくとも一つの膜を形成することは、前記電極物質膜上にキャッピング膜を形成することを含むことができる。このとき、前記電極物質膜は、前記相変化物質及び前記キャッピング膜間に配置されることができる。
前記第1温度は、少なくとも前記相変化物質の結晶化温度の大きさでありうる。前記相変化物質の結晶化温度は、相変化記憶素子内で前記相変化物質が結晶状態に変換されるために加熱される熱の温度でありうる。前記相変化物質は、GSTで、前記第1温度は、632℃より小さく、前記第1温度は、450℃と等しいか、又は大きいことができる。
上述した技術的課題を解決するための相変化記憶素子を提供する。前記素子は、開口部を有する第1絶縁膜と、前記開口部内に配置され、自己発熱により結晶状態及び非晶質状態間の変換が可能な相変化要素と、前記相変化要素の上部面及び底面に各々接触された第1電極及び第2電極を含む。前記相変化要素の相変化物質のためのウェット物質が前記相変化要素と接触される。
一実施の形態によると、前記相変化物質のためのウェット物質は、前記第1絶縁膜の一部分でありうる。
一実施の形態によると、ウェット層が前記第1絶縁膜と前記相変化要素との間の前記開口部の側壁上に配置されることができる。このとき、前記相変化要素のための前記ウェット物質は、前記ウェット層の一部分でありうる。
一実施の形態によると、前記相変化要素及び前記第1電極間の接触面積は、前記相変化要素の下半分に限定されることができる。
一実施の形態によると、前記相変化要素及び前記第1電極間の接触面積は、前記相変化要素の下部面に限定されることができる。
一実施の形態によると、前記ウェット物質は、前記開口部内で前記相変化要素の横方向幅を画定することができる。
本発明によると、高集積化に最適化された相変化記憶素子及びその形成方法を得ることができる。
また、本発明によると、優れた信頼性を有する相変化記憶素子及びその形成方法を得ることができる。
また、本発明によると、向上した相変化物質のリフロー工程を用いて、高集積化及び/又は信頼性が向上した相変化記憶素子及びその形成方法を得ることができる。
また、本発明によると、相変化物質内のボイドを最小化又は除去して、高集積化及び/又は信頼性が向上した相変化記憶素子及びその形成方法を得ることができる。
以下、添付した図面を参照して、本発明の好ましい実施の形態を詳しく説明する。しかし、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層(又は膜)及び領域の厚さは、明確性のために誇張されて示されている。また、層(又は膜)が他の層(又は膜)又は基板「上」にあると説明される場合、それは、他の層(又は膜)又は基板上に直接的に形成されるか、又はそれらの間に第3の層(又は膜)が介在されうる。本明細書において「及び/又は」は、前後に羅列された構成要素のうち、少なくとも一つを含む意味として使用される。明細書全般にわたって同じ参照番号で表示された部分は、同じ構成要素を示す。
本発明による実施の形態は、相変化記憶素子及びその形成方法を提供する。前記方法は、相変化物質が開口部(例えば、高い縦横比の開口部)内に蒸着されること、及び相変化物質にリフロー工程を提供することを含む。前記相変化物質を濡らす物質が前記リフロー工程と共に使用されることができる。前記リフロー工程は、前記相変化物質の溶融温度より低い温度で加熱することを含むことができる。
図1は、本発明の第1の実施の形態による相変化記憶素子の一セルを示す。第1絶縁層間膜110は、基板100上に配置されうる。前記第1絶縁層間膜110は、開口部115を有する。下部電極120が前記開口部115の底部に配置されることができる。ウェット層パターン125aが前記下部電極120上、前記開口部115の側壁上、及び前記第1絶縁層間膜110上に配置されることができる。相変化物質パターン130aが前記開口部115内の前記ウェット層パターン125a上、及び前記第1絶縁層間膜110上の前記ウェット層パターン125a上に配置されることができる。上部電極140aは、前記相変化物質パターン130a上に配置されることができ、キャッピング膜パターン145aは、前記上部電極140a上に配置されることができる。導電性プラグ115aは、前記キャッピング膜パターン145a及び第2絶縁層間膜150を貫通するように延びることができる。また、前記導電性プラグ115aは、前記上部電極140及び金属ライン160と接触できる。本実施の形態による相変化記憶素子は、記憶セルを選択するためのダイオード又はトランジスタなどを備えることができる。前記相変化物質パターン130aの相変化(例えば、結晶状態及び非晶質状態間の変化)は、自己発熱により発生できる。例えば、前記自己発熱は、前記上部及び下部電極140a、120間をすぎ前記相変化物質パターンを通す電流により発生するジュール熱でありうる。一実施の形態によると、前記上部及び下部電極140a、120は、前記相変化物質パターン130aに低抵抗電気的パスを提供することができる。これにより、抵抗加熱は、前記上部及び下部電極140a、120内から発生しない。
前記開口部115は、比較的に狭い幅及び/又は高い縦横比(すなわち、幅に対する高さの高い比)を有することができる。したがって、前記開口部115内の前記相変化物質パターン130aは、狭い幅及び/又は高い縦横比を有することができる。相変化物質パターン130aの幅は、前記ウェット層パターン125aによって前記開口部115の幅より小さくありうる。前記相変化物質パターン130aの前記縦横比は、前記開口部115の縦横比と等しいか、又は異なりうる。前記相変化物質パターン130aが前記相変化記憶素子において占める面積は小さい。したがって、高集積化した相変化記憶素子を具現できる。すなわち、単位面積当たりの前記相変化物質パターン130aの数は増加される。また、前記狭い幅及び/又は高い縦横比は、隣接した相変化物質パターン130a間の距離を維持した状態で、集積度を増加することを許容することができる。したがって、隣接した他の相変化記憶セルの熱擾乱が減少するか、又は前記熱擾乱がない状態で相変化記憶セルは動作できる。例えば、前記熱擾乱は、データ書き込み動作時に発生する熱により引き起こされることができる。
図1に開示された記憶素子の形成方法を、図2A乃至図2Fを参照してさらに詳細に説明する。図2Aに示すように、前記第1絶縁層間膜110を前記基板100上に形成することができる。前記基板100は、相変化記憶素子のために使用される安定した基板物質でありうる。また、前記基板は、活性素子及び受動素子を含むことができる。前記開口部115は、リソグラフィー工程及び後続する前記第1絶縁層間膜110をエッチングすることにより形成されうる。前記リソグラフィー工程は、マスキング、露光、及び感光膜に現像することを含むことができる。前記第1絶縁層間膜110は、パターンニングされた感光膜をエッチングマスクとして使用してエッチングされることにより、前記開口部115が形成されうる。次に、前記感光膜は除去されうる。
次に、図2Bに示すように、下部電極物質を前記開口部115内に蒸着して、前記下部電極120を形成する。前記下部電極120の形成方法は、下部電極物質膜を、前記第1絶縁層間膜110上及び前記開口部115内に蒸着すること、及び前記下部電極物質膜を、化学的機械的研磨工程を用いて平坦化することを含むことができる。前記平坦化された下部電極物質膜を、前記開口部115内にリセスして、前記下部電極120を形成することができる。前記下部電極120は、下に配置された配線又は他の導電体と電気的に接続されうる。
ウェット層125を前記下部電極120上、前記開口部120の側壁上、及び/又は前記第1絶縁層間膜110の上部面上に形成できる。前記ウェット層125は、後続に行われる相変化物質パターンの形成工程に提供されるリフロー工程の効果を向上させることができる。前記ウェット層125は、化学気相蒸着法又は原子層積層法のようなコンフォーマルな蒸着工程を用いて形成されうる。前記ウェット層125は、前記第1絶縁層間膜110と異なる化学的組成比を有することができる。前記ウェット層125は、Ti、TiC、TiN、TiO、SiC、SiN、Ge、GeC、GeN、GeO、C、CN、TiSi、TiSiC、TiSiN、TiSiO、TiAl、TiAlC、TiAlN、TiAlO、TiW、TiWC、TiWN、TiWO、Ta、TaC、TaN、TaO、Cr、CrC、CrN、CrO、Pt、PtC、PtN、PtO、Ir、IrC、IrN及びIrOのうち、少なくとも一つを含むことができる。次に、相変化物質膜130を形成する。前記相変化物質膜130のための特別な物質を基にして、特別なウェット物質(又はウェット組み合わせ物質)が選択されることもできる。例えば、前記ウェット層125は、TiN及びTiOの組み合わせを使用して形成されることができ、このとき、前記相変化物質膜130は、GeSbTe(GST)から形成されうる。前記ウェット層125は、約100Å以下の厚さを有することができる。又は、前記ウェット層125は、エッチバックされてから、前記下部電極120上に約100Å以下の厚さを有することができる。これは、完成された記憶素子において、前記下部電極120から前記相変化物質パターン130aを介して電流を流すようにするためである。
図2Cに示すように、前記相変化物質膜130は、前記ウェット層125上に形成されうる。上部電極膜140及びキャッピング膜145を、前記相変化物質膜130上に形成できる。前記キャッピング膜145は、酸化物キャッピング膜又は窒化物キャッピング膜から形成されうる。前記相変化物質膜140として使用される物質は、一つ又は一つ以上のカルコゲニドを含むことができる。例えば、前記相変化物質膜140として使用される物質は、Ge−Sb−Te、As−Sb−Te、As−Ge−Sb−Te、Sn−Sb−Te、Ag−In−Sb−Te及びIn−Sb−Teのうち、少なくとも一つを含むことができる。前記相変化物質膜130は、スパッタリングのような物理気相成長法により形成されうる。
図2Cは、前記相変化物質膜130を物理気相成長法により前記ウェット層125上に形成したことを示す。物理気相成長法によって、前記ウェット層125は、前記開口部115の上部分内、及び/又は前記開口部の底面に形成されうる。採択された物質、物理気相成長法の条件及び前記開口部115の幅及び縦横比に依存して、ボイド135が前記開口部115内に存在できる。前記ボイド135は、前記相変化物質膜130によって満たされる。一般に、ボイド135の形成を防止するために、前記開口部115を広くするか、前記開口部115が低い縦横比を有するように形成させることができる。例えば、開口部の縦横比を1より少なくセッティングできる。すなわち、開口部の幅が開口部の高さより大きく形成できる。しかしながら、縦横比を1より少なくしても、ボイド135が依然として発生できる。
図7は、多様な縦横比を有する開口部内のボイド形成に対するシミュレーション結果を示す。図7に示すように、前記シミュレーションは、開口部を有する基板上に相変化物質膜を多様な角度(75゜、80゜、85゜及び90゜)のスパッタリングで形成した結果を示す。前記開口部は、50nmの直径を有し、前記基板は、70nmの高さ(図7の上部図)、50nmの高さ(図7の中間図)及び30nmの高さ(図7の下部図)を有する。前記シミュレーションから分かるように、縦横比が1(すなわち、高さ及び直径が1:1)であっても、一部開口部は、スパッタリングされた相変化物質によって完全に満たされないこともできる(前記中間図(50nm厚さの基板)の最も右側のサンプル(90゜スパッタリング角度)を参照)。実際の素子において、ボイドの形成は、スキャニング電子マイクロスコープ(SEM、Scanning Electron Microscopy)により発見されることができる。
ボイド135の形成を防止するために、開口部115の縦横比を下げるか、開口部115の幅を大きくするデザインは、単位面積当たり低密度の記憶セルを引き起こすことができる。また、記憶セルがあまり近く配置されることによって、隣接した記憶セル間の熱的干渉が引き起こされることができる。これとは異なり、本発明によると、前記相変化物質膜をリフローさせるためのリフロー工程が行われることができる。これにより、狭いか、又は高い縦横比の開口部115を使用しても、前記ボイド135の大きさを減少させるか、又は前記ボイド135を完成された相変化記憶素子から除去させることができる。例えば、前記リフロー工程は、3(3:1)の縦横比を有し、約50nmの幅を有する開口部115を使用しても、ボイド135の大きさの減少又はボイド135の除去を可能にすることができる。
上述したように、前記リフロー工程は、狭い開口部115の使用を許容することができる。これで、各セルが占める面積が減少することによって、記憶セルの密度が増加できる。また、隣接した記憶セル間の離隔距離を増加させることを許容することができる。これに加えて、高くかつ狭い開口部115、すなわち、高い縦横比の開口部115の使用は、前記開口部115内に形成された相変化物質パターン130aを通す長い電気的通路を提供する。長い電気的通路は、非晶質状態の相変化物質パターン130aの全体抵抗を増加させることができる。これにより、非正常状態及び結晶状態間でスイッチングする時に抵抗の変化を大きくすることができる。その結果、前記2種類の状態(すなわち、非晶質状態及び結晶状態)をさらに容易に区別することができる。すなわち、論理「1」及び論理「0」をより容易に区別することができる。
図2Dに示すように、前記リフロー工程は、前記開口部115内の相変化物質のリフローのために行われる。リフローされた相変化物質膜130’は、前記相変化物質で前記開口部115を部分的又は完全に満たすことができる。前記上部電極膜140及びキャッピング膜145は、前記リフローの間に前記相変化物質の蒸発を防止することに役立つことができる。前記リフローされた相変化物質膜130’、前記上部電極膜140及びキャッピング膜145のうち、一つ又はそれ以上は、図2Dに示すように非平坦な上部面を示すことができる。
前記リフロー工程の間に、前記相変化物質膜130は、前記相変化物質の溶融温度より低く、前記相変化物質の結晶化温度と等しいか、又は高い温度で加熱されることができる。前記結晶化温度は、相変化記憶素子のプログラミングの間に前記相変化物質パターン130aが結晶状態に変換される時に前記相変化物質パターン130aに加熱される温度でありうる。前記結晶状態は、非晶質状態より低い比抵抗を有することができる。これにより、相変化記憶素子に格納されたデータに該当する抵抗差を提供することができる。
特別な例によると、前記相変化物質膜130がGSTで形成される場合に、前記相変化物質膜130の溶融温度は、約632℃で、前記リフロー工程は、450℃の温度(すなわち、前記溶融温度より約182℃低い温度)で前記相変化物質膜130を加熱することができる。そして、前記リフロー工程は、450℃の温度を約30分間維持させることができる。追加的な例として、前記リフロー工程は、以下に挙げた物質から形成された相変化物質膜130を溶融温度(Tm)より低い温度で加熱させることができる。GeSbTe(Tm=607℃)、GeSbTe(Tm=614℃)、GeSbTe(Tm=634℃)、GeSbTe11(Tm=690℃)、In49Sb23Te28(Tm=620℃)、As24Sb16Te60(Tm=377℃)、Se20Sb20Te60(Tm=396℃)及びAgInSb60Te30(Tm=573℃)。
上述したように、前記ウェット層125は、前記リフロー工程の効果を向上させることができる。特に、前記リフロー工程の間に、前記ウェット層125は、前記相変化物質膜130がフローされて前記ボイド135を満たすことを可能にすることができる。液体がガラス容器内で凹型のメニスカスを形成することと同じ方式により、前記ウェット層125は、前記相変化物質が前記開口部135の側壁を濡らすことができる。これとは異なり、前記ウェット層125が存在しない場合に、前記リフロー工程時に前記相変化物質は、ガラス容器内の水銀により形成された凸型のメニスカスと類似の凸型の上部面を示すことができる。これに加えて、前記ウェット層125は、前記リフロー工程の間に前記相変化物質が移動する距離を向上させることができる。例えば、前記ウェット層125が省略された場合のリフローは、前記相変化物質の移動が少ないか、又は前記相変化物質が移動しない結果を引き起こすことができる。これとは異なり、前記ウェット層125を含むリフローは、前記相変化物質が約10nm又は顕著に多い程度に移動する結果を引き起こすことができる。
図2Eに示すように、前記リフロー工程を行った後に、前記ウェット層120、相変化物質膜130’、前記上部電極膜140及びキャッピング膜145を、リソグラフィー工程を用いてパターニングできる。これにより、前記ウェット層パターン120a、前記相変化物質パターン130a、前記上部電極140a及びキャッピング膜パターン145aが形成される。次に、第2絶縁層間膜150を前記第1絶縁層間膜110上、及び前記積層されたウェット層パターン120a、相変化物質パターン130a、上部電極140a及びキャッピング膜パターン145a上に形成できる。前記第2絶縁層間膜150及びキャッピング膜パターン145aを貫通する導電プラグ155を形成することができる。前記導電プラグ155は、前記上部電極140aと接触できる。前記導電プラグ155は、前記第2絶縁層間膜150及びキャッピング膜パターン145aをパターニングするためのリソグラフィー工程を使用すること、第2絶縁層間膜150上に導電膜を提供すること、及び前記第2絶縁層間膜150を介して延びた前記導電プラグ155を残すために、第2絶縁層間膜150から導電膜を除去することにより形成されうる。例えば、導電膜は、化学的機械的研磨工程によって、第2絶縁層間膜150から除去されうる。次に、図2Fに示すように、金属ライン160が前記導電プラグ155と接触されるように形成されうる。
図3A乃至図3Cは、本発明の第2の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。図3Aに示すように、前記相変化物質膜130は、前記ウェット層125上に形成されうる。例えば、前記相変化物質膜130は、図2Cを参照して説明した物理気相成長法により形成されうる。上述したリフローされた相変化物質膜130’は、前記開口部115、すなわち、ボイド135を部分的又は完全に満たすことができる。
前記キャッピング膜145は、前記相変化物質膜130上に形成されうる。本実施の形態において、上述した上部電極膜140は省略できる。特に、前記キャッピング膜145は、前記相変化物質膜140上に直接形成されうる。図3Bに示すように、前記キャッピング膜145が前記相変化物質膜130上に形成された状態で、前記相変化物質膜130がリフローされうる。したがって、図2Cに関連した上述した実施の形態と比較して、本実施の形態では、前記リフロー工程を行う間に、前記上部電極膜140が形成されない場合もある。
前記相変化物質膜130に使用される物質に依存して、前記リフロー工程の間に前記上部電極膜140の存在は、前記相変化物質膜130の蒸発を防止することに役立つことができる。この場合に、上述したように、前記リフロー工程前に、前記上部電極膜140及びキャッピング膜145を形成することが好ましい。これに加えて、前記上部電極膜140のための物質に依存して、前記キャッピング膜145は、省略されるか、又はリフロー後に形成されることもできる。
図3Cに示すように、次に、前記キャッピング膜145、前記リフローされた相変化物質膜130’、及び前記ウェット層125を選択的に除去する。これにより、ウェット層パターン125b及び相変化物質パターン130bが前記開口部115内に形成される。例えば、前記キャッピング膜145、リフローされた相変化物質膜130’及びウェット層125は、化学的機械的研磨工程を用いて選択的に除去されうる。前記ウェット層125を前記第1絶縁層間膜110が露出するまでエッチバックすることにより、完成した相変化記憶素子の全体高さを減少させることができる。次に、上部電極140bを前記第1絶縁層間膜110、ウェット層パターン125b及び相変化物質パターン130b上に形成できる。前記第2絶縁層間膜150及び前記導電性プラグ155を、前記上部電極140b上に形成できる。例えば、前記第2絶縁層間膜150及び前記導電性プラグ155は、図2Eを参照して説明したものと同じ方法により形成されうる。次に、図2Fを参照して説明したものと同じ方法により、金属ライン(図示せず)を形成することができる。
図4A乃至図4Cは、本発明の第3の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。図4Aに示すように、ウェット層パターン125cが前記開口部115の側壁上に形成されうる。前記ウェット層パターン125cは、前記第1絶縁層間膜110の上部面を露出させることができる。また、前記ウェット層パターン125cは、前記開口部115内の下部電極120を露出させることができる。例えば、前記ウェット層125を、図2Bを参照して説明したように形成した後に、化学的機械的研磨工程及び/又は他のエッチング工程を行って、前記第1絶縁層間膜110の上部面及び前記開口部115内の下部電極120から前記ウェット層125を選択的に除去する。
前記第1絶縁層間膜110の上部面から前記ウェット層125を除去することは、完成した相変化記憶素子の全体高さが減少することを許容する。また、前記下部電極120から前記ウェット層125が除去されることは、下部電極120及び相変化物質パターン130a間の電気的導電性を向上させることができる。これに加えて、前記ウェット層125が選択的に除去されることによって、厚い膜及び/又は他の物質が前記ウェット層125のために使用されることができる。
次に、図4A及び図4Bに示すように、前記相変化物質膜130、前記上部電極膜140及びキャッピング膜145が形成されうる。次に、図2C及び図2Dを参照して説明したものと同じ方法によりリフロー工程を行って、前記開口部115内に存在できるボイド135を満たすことができる。次に、図4Cに示すように、相変化物質パターン130aの形成方法及び後続の工程は、図2E及び図2Fを参照して説明したものと同様に行うことができる。
図5A乃至図5Dは、本発明の第4の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。図5Aに示すように、第1絶縁層間膜210が後続に形成される相変化物質膜130に対して、ウェット特性(wetting properties)を有する絶縁物質を使用して形成される。したがって、図5Bに示すように、前記相変化物質膜130は、前記第1絶縁層間膜210上に直接形成されうる。
上述した第1乃至第3の実施の形態に開示されたウェット層125の使用を避けることによって、前記開口部115の全体ボリュームが相変化物質パターン130aにより満たされることができる。また、前記開口部115内に前記ウェット層125が存在しないことによって、前記開口部115は、より広くなりうる。これにより、相変化物質膜130が前記開口部115をより容易に満たすことができる。その結果、相変化物質膜130の蒸着工程に対する柔軟性を確保することができる。これに加えて、ウェット層125の不使用によって、開口部115の幅を減少させることができ、及び/又は多少劣悪な物理気相成長法により形成された相変化物質から前記相変化物質膜130を形成することができる。その結果、前記相変化物質膜130のために使用される物質の柔軟性を確保することができる。
図5Bに示すように、図2Cを参照して説明したものと同様に、前記上部導電膜140及びキャッピング膜145を前記相変化物質膜130上に形成できる。図5Cに示すように、図2Dを参照して説明したものと同様に、前記相変化物質膜130はリフローされて、前記開口部115内に存在できるボイド135を満たすことができる。図5Dに示すように、図2E及び図2Fを参照して説明したものと同様に、前記リフローされた相変化物質膜130’、上部電極140及びキャッピング膜145をパターニングして、相変化物質パターン130d、上部電極140a及びキャッピング膜パターン145aを形成することができる。次に、第2絶縁層間絶縁膜150、導電性プラグ155及び金属ライン160を形成することができる。図5Dに開示されたものと同様に、前記相変化物質パターン130aは、前記開口部115内及び前記第1絶縁層間膜210の上部面上に配置されることができる。前記開口部115内の前記相変化物質パターン130aの前記幅及び/又は縦横比は、前記開口部115の幅及び/又は縦横比と同一でありうる。
図6A乃至図6Dは、本発明の第5の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。図6Aに示すように、前記第1層間絶縁膜210は、後続に形成される相変化物質膜130に対してウェット特性を有する絶縁物質を使用して形成されうる。したがって、図6Bに示すように、前記相変化物質膜130は、前記第1絶縁層間膜210上に直接形成できる。
図6Bに示すように、前記キャッピング膜145は、前記相変化物質膜130上に直接形成されうる。次に、相変化物質膜130は、リフローされうる。図6Cに示すように、前記キャッピング膜145及びリフローされた相変化物質膜130’が選択的に除去されて、相変化物質パターン130bが形成されうる。図3Cを参照して説明したものと同様に、上部電極膜140が提供されパターニングされて、上部電極140bが形成されうる。図3Cを参照して説明したものと同様に、第2絶縁層間膜150及び導電性プラグ155が形成されうる。金属ライン160が形成されて、前記導電性プラグ155と接触できる。図6Dに示すように、前記相変化物質パターン130bは、前記開口部115を完全に満たすことができる。前記上部電極140b及び前記第1絶縁層間膜210の上部面間に前記相変化物質パターン130bが介在されないことによって、相変化記憶セルの全体高さを最小化させることができる。
本発明は、上述した実施の形態に限定されない。上述した実施の形態は、本発明を説明するために具体化したものである。例えば、上述した実施の形態は、相変化物質膜をリフローして、ボイドを減少又は除去した後に、前記相変化物質膜をパターニングする。これとは異なり、相変化物質膜は、パターニングされた後にリフローされうる。したがって、本発明は、多様な形態に変化できる。
本発明の第1の実施の形態による相変化記憶素子を示す図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 図1における相変化記憶素子の形成方法を説明するための断面図である。 本発明の第2の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第2の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第2の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第3の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第3の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第3の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第4の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第4の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第4の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第4の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第5の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第5の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第5の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の第5の実施の形態による相変化記憶素子の形成方法を説明するための断面図である。 多様な縦横比を有する開口部内のボイド形成に対するシミュレーション結果を示す図である。
符号の説明
100 基板
110 第1絶縁層間膜
115 開口部
120 下部電極
125a ウェット層パターン
130a 相変化物質パターン
140a 上部電極
145a キャッピング膜パターン
150 第2絶縁層間膜
155 導電プラグ
160 金属ライン

Claims (20)

  1. 第1膜内に開口部を形成すること、
    前記第1膜上及び前記開口部内に相変化物質を形成すること、
    前記相変化物質が開口部内にリフローするための第1温度に前記相変化物質を加熱し、前記第1温度は、前記相変化物質の溶融温度より低いこと、
    前記相変化物質を前記第1温度に加熱した後に、前記相変化物質をパターニングして、前記開口部内に相変化要素を定義することを含む相変化記憶素子の形成方法。
  2. 前記リフローする間に前記第1膜は、前記相変化物質を濡らし、前記相変化物質は、前記第1膜上に直接形成されることを特徴とする請求項1に記載の相変化記憶素子の形成方法。
  3. 前記相変化物質を形成する前に、前記第1膜上にウェット層を形成することをさらに含み、前記ウェット層は、前記相変化物質と接触することを特徴とする請求項1に記載の相変化記憶素子の形成方法。
  4. 前記ウェット層は、前記開口部の側壁上に形成され、前記ウェット層は、前記開口部内で前記相変化物質を前記第1膜から離隔させることを特徴とする請求項3に記載の相変化記憶素子の形成方法。
  5. 前記ウェット層は、前記開口部の側壁上にのみ形成されることを特徴とする請求項4に記載の相変化記憶素子の形成方法。
  6. 前記ウェット層は、Ti、TiC、TiN、TiO、SiC、SiN、Ge、GeC、GeN、GeO、C、CN、TiSi、TiSiC、TiSiN、TiSiO、TiAl、TiAlC、TiAlN、TiAlO、TiW、TiWC、TiWN、TiWO、Ta、TaC、TaN、TaO、Cr、CrC、CrN、CrO、Pt、PtC、PtN、PtO、Ir、IrC、IrN及びIrOのうち、少なくとも一つを含むことを特徴とする請求項3に記載の相変化記憶素子の形成方法。
  7. 前記ウェット層は、TiN及びTiOのうち、少なくとも一つを含み、前記相変化物質は、GSTを含むことを特徴とする請求項6に記載の相変化記憶素子の形成方法。
  8. 前記相変化物質を前記第1温度に加熱する前に、前記相変化物質上に少なくとも一つの膜を形成することをさらに含むことを特徴とする請求項1に記載の相変化記憶素子の形成方法。
  9. 前記少なくとも一つの膜を形成することは、窒化物及び酸化物のうち、少なくとも一つを含むキャッピング膜を形成することを含むことを特徴とする請求項8に記載の相変化記憶素子の形成方法。
  10. 前記少なくとも一つの膜を形成することは、電極物質膜を形成することを含むことを特徴とする請求項8に記載の相変化記憶素子の形成方法。
  11. 前記少なくとも一つの膜を形成することは、前記電極物質膜上にキャッピング膜を形成することを含み、前記電極物質膜は、前記相変化物質及び前記キャッピング膜間に配置されることを特徴とする請求項10に記載の相変化記憶素子の形成方法。
  12. 前記第1温度は、少なくとも前記相変化物質の結晶化温度の大きさであることを特徴とする請求項1に記載の相変化記憶素子の形成方法。
  13. 前記相変化物質の結晶化温度は、相変化記憶素子内で前記相変化物質が結晶状態に変換されるために加熱される熱の温度であることを特徴とする請求項12に記載の相変化記憶素子の形成方法。
  14. 前記相変化物質は、GSTで、前記第1温度は、632℃より小さく、前記第1温度は、450℃と等しいか、又は大きいことを特徴とする請求項12に記載の相変化記憶素子の形成方法。
  15. 開口部を有する第1絶縁膜と、
    前記開口部内に配置され、自己発熱により結晶状態及び非晶質状態間の変換が可能な相変化要素と、
    前記相変化要素の上部面及び底面に各々接触された第1電極及び第2電極を含み、前記相変化要素の相変化物質のためのウェット物質が前記相変化要素と接触された相変化記憶素子。
  16. 前記相変化物質のためのウェット物質は、前記第1絶縁膜の一部分であることを特徴とする請求項15に記載の相変化記憶素子。
  17. ウェット層が前記第1絶縁膜と前記相変化要素との間の前記開口部の側壁上に配置され、前記相変化要素のための前記ウェット物質は、前記ウェット層の一部分であることを特徴とする請求項15に記載の相変化記憶素子。
  18. 前記相変化要素及び前記第1電極間の接触面積は、前記相変化要素の下半分に限定されることを特徴とする請求項15に記載の相変化記憶素子。
  19. 前記相変化要素及び前記第1電極間の接触面積は、前記相変化要素の下部面に限定されることを特徴とする請求項15に記載の相変化記憶素子。
  20. 前記ウェット物質は、前記開口部内で前記相変化要素の横方向幅を画定する特徴とする請求項15に記載の相変化記憶素子。
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US12/073,210 US20090035514A1 (en) 2007-08-01 2008-03-03 Phase change memory device and method of fabricating the same

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069655B1 (ko) 2009-02-26 2011-10-04 주식회사 하이닉스반도체 상변화 메모리 소자의 제조방법
JP2013055258A (ja) * 2011-09-05 2013-03-21 Ulvac Japan Ltd 相変化メモリの形成方法、及び相変化メモリの形成装置
JP2013519229A (ja) * 2010-02-09 2013-05-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 相変化メモリ・セル、形成方法、及び形成装置
US8580606B2 (en) 2010-12-03 2013-11-12 Samsung Electronics Co., Ltd. Method of forming resistance variable memory device
JP2020155462A (ja) * 2019-03-18 2020-09-24 株式会社東芝 抵抗変化型メモリ

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG171683A1 (en) 2006-05-12 2011-06-29 Advanced Tech Materials Low temperature deposition of phase change memory materials
CN101495672B (zh) 2006-11-02 2011-12-07 高级技术材料公司 对于金属薄膜的cvd/ald有用的锑及锗复合物
US8834968B2 (en) 2007-10-11 2014-09-16 Samsung Electronics Co., Ltd. Method of forming phase change material layer using Ge(II) source, and method of fabricating phase change memory device
KR101458953B1 (ko) 2007-10-11 2014-11-07 삼성전자주식회사 Ge(Ⅱ)소오스를 사용한 상변화 물질막 형성 방법 및상변화 메모리 소자 제조 방법
SG152203A1 (en) 2007-10-31 2009-05-29 Advanced Tech Materials Amorphous ge/te deposition process
US20090215225A1 (en) 2008-02-24 2009-08-27 Advanced Technology Materials, Inc. Tellurium compounds useful for deposition of tellurium containing materials
KR100953960B1 (ko) * 2008-03-28 2010-04-21 삼성전자주식회사 콘택 구조체, 이를 채택하는 반도체 소자 및 그 제조방법들
US20110180905A1 (en) * 2008-06-10 2011-07-28 Advanced Technology Materials, Inc. GeSbTe MATERIAL INCLUDING SUPERFLOW LAYER(S), AND USE OF Ge TO PREVENT INTERACTION OF Te FROM SbXTeY AND GeXTeY RESULTING IN HIGH Te CONTENT AND FILM CRYSTALLINITY
KR101525588B1 (ko) * 2008-09-30 2015-06-03 삼성전자주식회사 반도체 소자의 제조방법
US7785978B2 (en) * 2009-02-04 2010-08-31 Micron Technology, Inc. Method of forming memory cell using gas cluster ion beams
KR20110015907A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 저항체를 이용한 멀티 레벨 메모리 장치
US8847195B2 (en) * 2009-12-24 2014-09-30 Micron Technology, Inc. Structures for resistance random access memory and methods of forming the same
KR101782844B1 (ko) * 2009-12-29 2017-10-10 삼성전자주식회사 상변화 구조물, 상변화 물질층의 형성 방법, 상변화 메모리 장치 및 상변화 메모리 장치의 제조 방법
KR101163046B1 (ko) * 2010-07-08 2012-07-05 에스케이하이닉스 주식회사 상변화 메모리 소자의 제조 방법
CN102468434A (zh) * 2010-11-17 2012-05-23 中芯国际集成电路制造(北京)有限公司 相变存储器的制作方法
CN102468437B (zh) * 2010-11-19 2013-09-04 中芯国际集成电路制造(北京)有限公司 相变存储器的制作方法
CN102544355B (zh) * 2010-12-09 2014-12-24 中国科学院上海微系统与信息技术研究所 相变存储材料及其制备方法、具有相变存储材料的存储器及其制备方法
US8524599B2 (en) * 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US20130001499A1 (en) * 2011-06-28 2013-01-03 International Business Machines Corporation Compressive Structure for Enhancing Contact of Phase Change Material Memory Cells
KR101823500B1 (ko) * 2011-07-11 2018-01-31 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
CN103378288B (zh) * 2012-04-28 2015-01-21 中芯国际集成电路制造(上海)有限公司 相变存储器的形成方法
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
CN103682089A (zh) * 2012-09-11 2014-03-26 中国科学院上海微系统与信息技术研究所 高速、高密度、低功耗的相变存储器单元及制备方法
US9231197B2 (en) 2012-11-12 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
CN104051619B (zh) * 2013-03-13 2017-07-04 旺宏电子股份有限公司 具有相变元件的存储器单元及其形成方法
US8916414B2 (en) * 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
JP6201151B2 (ja) * 2013-03-18 2017-09-27 パナソニックIpマネジメント株式会社 不揮発性記憶装置及びその製造方法
US9147839B2 (en) * 2013-09-05 2015-09-29 Micron Technology, Inc. Memory cells with recessed electrode contacts
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
EP3194012A4 (en) * 2014-09-19 2018-09-12 Children's Medical Center Corporation Apparatuses for cleaning catheter ports
WO2016077619A1 (en) * 2014-11-12 2016-05-19 Ge Aviation Systems Llc Heat sink assemblies for transient cooling
CN107845726B (zh) * 2015-09-09 2020-09-11 江苏时代全芯存储科技股份有限公司 制造相变化记忆体的方法
TWI625874B (zh) * 2015-11-05 2018-06-01 華邦電子股份有限公司 導電橋接式隨機存取記憶體
FR3076074A1 (fr) 2017-12-21 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif traversant
US10741756B1 (en) 2019-05-29 2020-08-11 International Business Machines Corporation Phase change memory with a patterning scheme for tantalum nitride and silicon nitride layers
CN110707213B (zh) * 2019-11-21 2022-11-29 北京信息科技大学 一种具有高耐压自限流性能的阻变型选通器及制备方法
US11563173B2 (en) * 2020-01-07 2023-01-24 International Business Machines Corporation PCM cell with resistance drift correction
US11489113B2 (en) * 2020-04-17 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, memory cell and method of forming the same
CN113078625B (zh) * 2021-03-24 2023-02-17 重庆邮电大学 一种基于硫系化合物的浪涌保护阵列及制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011793A (en) * 1990-06-19 1991-04-30 Nihon Shinku Gijutsu Kabushiki Kaisha Vacuum deposition using pressurized reflow process
US6025220A (en) * 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
KR100279300B1 (ko) * 1998-05-11 2001-02-01 윤종용 금속 배선 연결 방법
US6576318B2 (en) * 2001-06-05 2003-06-10 Hewlett-Packard Development Company, L.P. Method to fabricate smooth-surfaced crystalline phase-change layer for atomic resolution storage device
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
US7211502B2 (en) * 2003-03-26 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE60328960D1 (de) * 2003-04-16 2009-10-08 St Microelectronics Srl Selbstausrichtendes Verfahren zur Herstellung einer Phasenwechsel-Speicherzelle und dadurch hergestellte Phasenwechsel-Speicherzelle
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
KR100568109B1 (ko) * 2003-11-24 2006-04-05 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
JP2005244178A (ja) * 2004-01-26 2005-09-08 Toshiba Corp 半導体装置の製造方法
KR100612906B1 (ko) * 2004-08-02 2006-08-14 삼성전자주식회사 상변화 기억 소자의 형성 방법
US6972429B1 (en) * 2004-12-16 2005-12-06 Macronix International Co, Ltd. Chalcogenide random access memory and method of fabricating the same
US20070045606A1 (en) * 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
US7476587B2 (en) * 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
KR20070077510A (ko) 2007-07-07 2007-07-26 김인식 쌀눈을 함유한 떡의 제조방법 및 그 제조방법에 의해구현된 쌀눈 떡

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069655B1 (ko) 2009-02-26 2011-10-04 주식회사 하이닉스반도체 상변화 메모리 소자의 제조방법
JP2013519229A (ja) * 2010-02-09 2013-05-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 相変化メモリ・セル、形成方法、及び形成装置
US8580606B2 (en) 2010-12-03 2013-11-12 Samsung Electronics Co., Ltd. Method of forming resistance variable memory device
JP2013055258A (ja) * 2011-09-05 2013-03-21 Ulvac Japan Ltd 相変化メモリの形成方法、及び相変化メモリの形成装置
JP2020155462A (ja) * 2019-03-18 2020-09-24 株式会社東芝 抵抗変化型メモリ

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