JP2022027652A - 半導体デバイス、メモリセル及びその形成方法 - Google Patents

半導体デバイス、メモリセル及びその形成方法 Download PDF

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Abstract

【課題】メモリ動作のための高電流供給性能のためにメモリ素子のサイズを減らし、高いパターン密度を実現するメモリセル及び半導体デバイスを提供する。【解決手段】メモリセルは、底部電極１０４、メモリ素子１０６、スペーサＳＰ１、ＳＰ２、セレクタ１１０及び上部電極１１２を含む。メモリ素子は、底部電極１０４上に配置されており、第１導電層１０６Ａ、第２導電層１０６Ｃ’及びメモリ層１０６Ｂ’を含む。第１導電層は、底部電極と電気的に接続される。第２の導電層は、第１の導電層上に配置されており、第２の導電層の幅Ｗ２は、第１の導電層の幅Ｗ１より大きい。メモリ層は、第１の導電層と第２の導電層の間に配置される。スペーサは、第２の導電層とメモリ層の側方に配置される。セレクタは、スペーサ上に配置されており、且つ、メモリ素子と電気的に接続される。上部電極はセレクタ上に配置される。【選択図】図７

Description

本願は、２０２０年７月３０日に出願された米国仮出願第６３／０５８、５０９号に基づく優先権を主張し、当該出願の全ての内容は参考により本明細書に組み込まれる。
本発明は、半導体デバイス、メモリセル及びその形成方法に関する。
半導体デバイスや集積回路（ＩＣｓ）は、通常１枚の半導体ウエハ上に製造される。ウェーハ上のダイスは、他の半導体デバイスやダイスと一緒にウェーハレベルで加工・パッケージすることができ、様々なウェーハレベルパッケージ技術が開発されている。半導体デバイスや集積回路を製造するための半導体プロセスは、デバイスのサイズの小径化につれて、デバイスの低密度化や半導体電子部品（論理処理のためのトランジスタや情報を記憶するためのメモリなど）の多量化に向けて進化し続けている。例えば、メモリには不揮発性メモリデバイスが含まれ、不揮発性メモリデバイスは電源を切ってもデータを保持することがてきる。不揮発性メモリには、抵抗変化型ランダムアクセスメモリ及び／又は相変化型ランダムアクセスメモリなどがある。
本開示は、添付の図面を参照しながら、適切な実施形態について詳細に説明する。なお、業界標準では、様々なバターンがスケールに描かれていない。実際には、議論の明確にするために、各バターンの寸法を任意に増減させることが可能である。
は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの実施例に係るメモリセルを形成する方法の段階を示す概略断面図である。 は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。 は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。 は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。 は、本開示のいくつかの他の実施例に係るストレージユニットの概略断面図である。 は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。 は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。 は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。
また、下記の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本開示を簡略化するために構成及び配置に関する具体的な例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第２の特徴の上方にまたは上に第１の特徴を形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的なバターンが形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号及び／またはキャラクターを繰り返してもよい。なお、この繰り返しは、説明を簡単にするためのものであり、本開示の各種の実施形態の「及び」／「または」という組み合わせの関係を限定するものではない。
また、簡単に説明するために、本開示において、「～の下に」、「～の下方に」、「～より低い」、「～の上に」、「アッパー」等の空間的な相対的な用語を用いて、図面に示すように、一つの素子または特徴と他の素子又は特徴との関係を説明する可能性がある。なお、空間的な相対的な用語とは、図面に示す方向又は位置だけではなく、装置の使用中や動作中の異なる方向又は位置も含むものとする。前記装置は他の方向で（９０度又は他の方向）回転させてもよく、本開示では、空間的な相対的な用語についても同様に解釈することができる。
本明細書で説明する実施例は特定の文脈で説明することができる。つまりメモリセルを形成する方法は、メモリ素子（またはデバイス）上にセレクタを形成することを含む、。セレクタ（例えば、オボニック閾値スイッチ（ＯＴＳ））を搭載したメモリセルでは、、対応するメモリ素子を制御するために、セレクタが対応するメモリ素子に電気的に接続される。従来のメモリ素子の形成方法では、大きなスペースを必要とし、高いパターン密度を実現することが困難である。例えば、従来の方法では、第１層にメモリ素子をパターニングして形成する一方、第１層の上の別の層にセレクタを形成し、セレクタとメモリ素子を電気的に接続するための導電性ピラーを形成する必要がある。また、従来の方法では、メモリ素子の上下の導電層と他の相互接続構造との接触面積が大きいため、時間がかかり、電流供給性能も低くなっていた。
本明細書で述べたいくつかの実施例によれば、メモリ動作のための高電流供給性能ためにメモリ素子のサイズを減らし、高いパターン密度を実現しており、メモリ素子をこのような小さなサイズに設計することで、セレクタをセルフアライメントプロセスによって同一薄膜層内のメモリ素子の上及び周囲に形成することができる。これにより、大電流の高密度メモリーセルを実現するとともに、製造工程を削減することができる。
図１～図８は、本開示のいくつかの実施例によるメモリセルを形成する方法の各段階を示す模式的断面図である。図１を参照すると、底部電極１０４が設けられている。例えば、底部電極１０４は、誘電体層１０２に埋め込まれている。いくつかの実施例では、誘電体層１０２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ケイ素炭素、酸窒化ケイ素、スピンガラス（ＳＯＧ）、リンケイ酸ガラス（ＰＳＧ）、リンケイ酸ホウ素ガラス（ＢＰＳＧ）、ＦＳＧ、炭素をドープした酸化ケイ素（例えば、ＳｉＣＯＨ）、ポリイミド、スピン誘電体材料、Ｌｏｗ－ｋ誘電体材料などの誘電体材料を含む、及び／又は／またはその組み合わせ。Ｌｏｗ－ｋ誘電率の誘電体材料とは、一般的に誘電率が３．９以下の誘電体材料であることに留意すべきである。Ｌｏｗ－ｋ誘電率材料の例としては、ＢＬＡＣＫＤＩＡＭＯＮＤ（登録商標）（カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社）、Ｘｅｒｏｇｅｌ、エアロゲル、非晶質フルオロカーボン、パリレン、ＢＣＢ（ｂｉｓ－ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、フレア、ＳＩＬＫ（登録商標）（ＤｏｗＣｈｅｍｉｃａｌ，Ｍｉｄｌａｎｄ，Ｍｉｃｈ．）、水酸化ケイ素（ＨＳＱ）、またはフッ化ケイ素（ＳｉＯＦ）、及びそれらの組み合わせなどがある。
いくつかの実施例では、誘電体層１０２は、化学気相蒸着（ＣＶＤ）（例えば、流動性化学気相蒸着（ＦＣＶＤ）、プラズマ強化化学気相蒸着（ＰＥＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、または亜大気圧ＣＶＤ（ＳＡＣＶＤ））、分子層蒸着（ＭＬＤ）、スピニング、スパッタリング、またはその他の適合の方法によって形成される。一つ実施例では、誘電体層１０２は、単層構造である。他のいくつかの実施例では、誘電体層１０２は、多層構造である。この記述はこれに限定されるものではない。いくつかの実施例では、誘電体層１０２は、絶縁層として機能し、金属間誘電体（ＩＭＤ）層と呼ばれることがある。
図１に示すように、底部電極１０４は、単一のダマシンプロセスによって誘電体層１０２に形成されている。例えば、誘電体層１０２に開口部（図示せず）を形成し、その開口部に導電材料を充填する。その後、平坦化プロセス（例えば、ＣＭＰ（化学機械平坦化）プロセス）を行って余分な導電材料を除去し、底部電極１０４を形成する。続く工程では、底部電極１０４が誘電体層１０２に埋め込まれるように、底部電極１０４上にさらに誘電体材料（誘電体層１０２の一部）を形成してもよい。
いくつかの実施例では、底部電極１０４は、上にある構造体に電気的に結合されている（例えば、後続のステップで形成されたメモリ素子の第１の導電層に結合されている）。いくつかの実施例では、底部電極１０４は、底部電極１０４に印加された電圧をその上に配置されたメモリ素子に伝達するように構成されている。底部電極１０４は、単層構造（１つの材料）であっても、多層構造（２つ以上の異なる構造）であってもよく、ＣＶＤ、ＡＬＤ（原子層堆積）、ＰＶＤ（物理気相蒸着）、それらの組み合わせなどを用いて形成してもよい。例えば、底部電極１０４の材料は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、その他の低抵抗材料、またはそれらの組み合わせを含む。底部電極１０４は、上面図に、円形、正方形、または長方形の外形を有してもよい。
いくつかの代替実施例では、底部電極１０４と誘電体層１０２との間にバリア層（図示せず）が任意に形成される。例えば、バリア層は、底部電極１０４の側壁に配置され、底部電極１０４を誘電体層１０２から物理的に分離する。いくつかの実施例では、バリア層は、底部電極１０４の隣接層への拡散を防止する材料を含む。バリア層の材料は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、または他の適切な材料を含んでいてもよく、ＣＶＤ、ＡＬＤ、ＰＶＤ、それらの組み合わせ、または同様の方法を用いて形成してもよい。また、バリア層は、底部電極１０４の材料とは異なるの材料がある。例えば、ある実施例では、バリア層はＴａＮからなり、一方、底部電極１０４はＴｉＮからなる。
誘電体層１０２と底部電極１０４を形成した後、底部電極１０４上にメモリ素子１０６（図５に示す）を形成するための各種ステップについて説明する。図２を参照すると、底部電極１０４上及び誘電体層１０４内には、第１の導電層１０６Ａ（または導電ピラー）が形成されている。例えば、いくつかの実施例では、誘電体層１０２は、底部電極１０４の上面を露出させる開口部（図示せず）を形成するようにパターニングされる。その後、導電性材料を誘電体層１０２の開口部に充填して、第１の導電層１０６Ａを形成する。いくつかの実施例では、第１の導電層１０６Ａの上面１０６Ａ－ＴＳが誘電体層１０２の上面１０２－ＴＳとコプラナ（または整列）するように余分な導電性材料を除去するために、平坦化プロセス（例えば、化学的機械的平坦化（ＣＭＰ）プロセス）を実行する。
図２にさらに示されるように、第１の導電層１０６Ａは、第１方向Ｄ１に沿って底部電極１０４上に積層されている。いくつかの実施例では、第１の導電層１０６Ａは、柱状構造を有する。言い換えれば、第２の方向Ｄ２に沿って測定された第１の導電層１０６Ａの幅Ｗ１は、第１の方向Ｄ１に沿って測定された第１の導電層１０６Ａの高さＨ１よりも小さく、第１の方向Ｄ１は第２の方向Ｄ２に垂直である。いくつかの実施例では、第１の導電層１０６Ａは、底部電極１０４に物理的及び電気的に接続されるように形成される。さらに、第１の導電層１０６Ａは、Ｔｉ、Ｃｏ、Ｃｕ、ＡｌＣｕ、Ｗ、ＴｉＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＮ、Ｐｔなどの導電性材料、またはこれらの組み合わせを含んでいてもよく、ＣＶＤ、ＰＶＤなどの任意の適切な方法で形成されてもよい。いくつかの実施例では、第１の方向Ｄ１に沿って測定された第１の導電層１０６Ａの高さＨ１（または厚さ）は、約５０ｎｍ～８０ｎｍである。いくつかの実施例では、第２の方向Ｄ２に沿って測定された第１の導電層１０６の幅Ｗ１は、約５ｎｍ～２０ｎｍであり、いくつかの実施例では、第１の導電層１０６の幅Ｗ１は、底部電極１０４の横方向の寸法よりも小さい。例えば、幅Ｗ１と横方向の寸法ＬＤｙの比（Ｗ１：ＬＤｙ）は１：７～１：２０程度であり、この比（Ｗ１：ＬＤｙ）をこのような範囲にすることで、非常に小さな接触面積を得ることができ、より高い電流供給（メモリー動作）を実現することもできる。
図３を参照して、続くステップでは、誘電体層１０２及び第１の導電層１０６Ａ上に、メモリ素子材料１０６Ｂ、導電材料１０６Ｃ、及び金属材料１０８を順次形成する。例えば、メモリ素子材料１０６Ｂ、導電材料１０６Ｃ、及び金属材料１０８は、第１の方向Ｄ１に沿って順次積層され、第２の方向Ｄ２に沿って延びる。
いくつかの実施例では、メモリ素子材料１０６Ｂ（またはＨｉｇｈ－ｋ層）は、誘電体層１０２の上面１０２－ＴＳ及び第１の導電層１０６Ａの上面１０６Ａ－ＴＳ上にコンフォーマルに形成される。例えば、メモリ素子材料１０６Ｂは、第１の導電層１０６Ａに結合され、物理的に接触している。メモリ素子材料１０６Ｂは、第１の導電層１０６Ａと導電材料１０６Ｃとの間に配置されており、ＰＶＤ、ＡＬＤ等の任意の適切な方法で形成することができる。いくつかの実施例では、メモリ素子材料１０６Ｂは、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）素子またはデバイスのための可変抵抗誘電体材料（抵抗可変材料とも呼ばれる）を含む。例えば、可変抵抗誘電体材料としては、酸化ハフニウム（例えば、ＨｆＯまたはＨｆＯ２など）、酸化ニオブ（ＮｂＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ガドリニウム（ＧｄＯｘ）、酸化バナジウム（ＶＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）などが挙げられる。酸化タンタル（ＴａＯｘ）、酸化ニッケル（ＮｉＯｘ）、酸化タングステン（ＷＯｘ）、酸化クロム（ＣｒＯｘ）、酸化銅（ＣｕＯｘ）、酸化コバルト（ＣｏＯｘ）、または酸化鉄（ＦｅＯｘ）、及びこれらの組み合わせのような遷移金属酸化物材料を含む。メモリ素子材料１０６Ｂは、約２０～５０ｎｍの厚さを有することができる。
いくつかの実施例では、導電材料１０６Ｃは、メモリ素子材料１０６Ｂ上にコンフォーマルに形成され、メモリ素子材料１０６Ｂと金属材料１０８との間に挟まれている。例えば、導電材料１０６Ｃは、メモリ素子材料１０６Ｂに取り付けられる。いくつかの実施例では、導電材料１０６Ｃは、Ｔｉ、Ｃｏ、Ｃｕ、ＡｌＣｕ、Ｗ、ＴｉＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＮ、Ｐｔ、またはそれらの組み合わせなどの導電材料を含む。一つ実施例では、導電材料１０６Ｃの材料は、第１の導電層１０６Ａの材料と同じである。例えば、導電材料１０６Ｃと第１の導電層１０６Ａは共にＴｉＮである。一つ代替の実施例では、導電材料１０６Ｃと第１の導電層１０６Ａの材料は異なる。なお、導電材料１０６Ｃは、ＣＶＤ、ＰＶＤなどの任意の適切な方法で形成してもよい。いくつかの実施例では、導電性材料１０６Ｃは、約２０ｎｍ～３０ｎｍの厚さを有する。
さらに、図３に示すように、金属材料１０８は、導電材料１０６Ｃ上にコンフォーマルに形成されている。例えば、金属材料１０８は、導電性材料１０６Ｃと電気的に接続され、物理的に接触している。金属材料１０８は、Ｔｉ、Ｃｏ、Ｃｕ、ＡｌＣｕ、Ｗ、ＴｉＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＮ、Ｐｔなどの金属材料、またはそれらの組み合わせを含む。金属材料１０８は、ＣＶＤ、ＰＶＤなど、任意の適切な方法で形成することができる。いくつかの実施例では、金属材料１０８は、約３０ｎｍ～５０ｎｍの厚さを有する。一つ実施例では、金属材料１０８の材料は、導電材料１０６Ｃの材料及び／又は第１の導電層１０６Ａの材料とは異なる。例えば、導電材料１０６Ｃと第１の導電層１０６Ａの両方がＴｉＮである場合、金属材料１０８はＷを含む。図３に示すように、この段階では、誘電体層１０２と第１の導電層１０６Ａは、メモリ素子材料１０６Ｂ、導電材料１０６Ｃ、及び金属材料１０８によって覆われている。
図４を参照すると、いくつかの実施例では、フォトレジストパターンＰＲ１が金属材料１０８上に形成されている。フォトレジストパターンＰＲ１は、底部電極１０４の中心位置に対応する領域に位置していてもよい。つまり、フォトレジストパターンＰＲ１は、第１方向Ｄ１に底部電極１０４上に積層されている。フォトレジストパターンＰＲ１は、後に形成されるメモリ素子の所望の形状に応じて、上面視で円形、正方形、長方形の外形を有していてもよい。一つ実施例では、フォトレジストパターンＰＲ１は、コーティング（例えば、スピンコーティング）及びフォトリソグラフィプロセスなどによって形成されてもよいが、本開示はこれに限定されない。例えば、フォトレジストパターンＰＲ１の材料は、マスクを用いたフォトリソグラフィプロセスやマスクレスフォトリソグラフィプロセス（例えば、電子ビーム（ｅ－ｂｅａｍ）描画やイオンビーム描画）などのパターニングプロセスに適したポジティブレジスト材料やネガティブレジスト材料からなる。本レポートでは、フォトレジストでパターニングされたＰＲ１をフォトレジスト層またはレジスト層と呼ぶ。図４に示すように、例えば、第１の方向Ｄ１及び第２の方向Ｄ２に沿って、フォトレジストパターンＰＲ１のサイズは、底部電極１０４のサイズよりも小さくなっている。
図５を参照すると、続くステップでは、フォトレジストパターンＰＲ１をマスクとして、金属材料１０８、導電性材料１０６Ｃ、及びメモリ素子材料１０８Ｂをパターニングして、メタルマスク層１０８’、第２の導電層１０６Ｃ’、及びメモリ層１０６Ｂ’を形成する。いくつかの実施例では、第１の導電層１０６Ａ、メモリ層１０６Ｂ’、及び第２の導電層１０６Ｃ’は、一緒になってメモリ素子１０６を形成する。例えば、図５に示すように、メモリ素子１０６は、ＲＲＡＭ（抵抗性ランダムアクセスメモリ）デバイスと呼ばれるＭＩＭ（金属－絶縁体－金属）構造である。いくつかの実施例では、第１の導電層１０６Ａは、ＲＲＡＭの底部電極と呼ばれ、第２の導電層１０６Ｃ’は、ＲＲＡＭの上部電極と呼ばれる。
一般的に、ＲＲＡＭデバイスまたは素子（例えば、メモリ素子１０６）は、一般的に絶縁性である誘電体材料／層が、十分に高い電圧の印加により形成されるフィラメントまたは伝導経路を介して電気を伝導できるという原理で動作する。伝導経路の形成には、欠陥、金属の移動、酸素空孔など、さまざまなメカニズムがあるが、これらに限定されるものではない。上述したように、メモリ素子１０６への書き込み動作時には、可変抵抗誘電体材料が第１の抵抗率（例えば、上部電極と底部電極の間のフィラメントまたは導電路が破壊された高抵抗状態（ＨＲＳ））から第２の抵抗率（例えば、上部電極と底部電極の間のフィラメントまたは導電路が破壊された低抵抗状態（ＬＲＳ）、上部電極と底部電極の間のフィラメントまたは導電路が確立された）に変化するように、上部電極と底部電極に「セット」電圧が印加される。。
同様に、「リセット」電圧は、可変抵抗誘電体材料を第２の抵抗率から第１の抵抗率に戻すために、例えば、ＬＲＳからＨＲＳに戻すために、上部及び底部電極に印加される。したがって、ＬＲＳ及びＨＲＳが、それぞれ論理「１」及び論理「０」状態に対応する場合（またはその逆）、「セット」及び「リセット」電圧は、メモリ素子を介して関連する記憶機能を提供するために使用することができる。メモリ素子１０６を用いて、デジタル情報ビットをＲＲＡＭセル（例えば、図８のメモリセルＭＣ１）に格納し、関連するメモリ機能を提供する。
例示的な実施例では、メタルマスク層１０８’、第２の導電層１０６Ｃ’、及びストレージ層１０６Ｂ’は、以下の方法で誘電体層１０２及び第１の導電層１０６Ａ上に形成されてもよいが、これらに限定されない、フォトレジストパターンＰＲ１をマスクとして使用してメタルマスク層１０８’を形成するために金属材料１０８をパターニングする。フォトレジストパターンＰＲ１（及びメタルマスク層１０８’）をマスクとして導電性材料１０６Ｃをパターニングして第２の導電層１０６Ｃ’を形成し、フォトレジストパターンＰＲ１（メタルマスク層１０８’及び第２の導電層１０６Ｃ’）をマスクとしてメモリ素子材料１０６Ｂをパターニングしてメモリ層１０８を形成し、これによりメモリ素子１０６を形成する。以上のパターニングプロセスは、例えば、ドライエッチング、ウェットエッチング、またはそれらの組み合わせのようなエッチングステップが独立して含まれる。
いくつかの実施例では、メモリ素子１０６の形成後、フォトレジストパターンＰＲ１は、酸素プラズマなどを用いた許容可能なアッシングプロセス及び／又はフォトレジストストリッピングプロセスによって除去される。本開示はこれに限定されない。例えば、フォトレジストパターンＰＲ１の使用により、メタルマスク層１０８’の形状は、図５に描かれた断面図におけるメモリ層１０６Ｂ’及び第２の導電層１０６Ｃ’の形状と同じになっている。すなわち、メタルマスク層１０８’の側壁１０８－ＳＷは、メモリ層１０６Ｂ’の側壁１０６Ｂ－ＳＷ及び第２の導電層１０６Ｃ’の側壁１０６Ｃ－ＳＷと整列している。
図５にさらに示されているように、いくつかの実施例では、ストレージ層１０６Ｂ’は、第１の導電層１０６Ａと第２の導電層１０６Ｃ’との間に配置され、第２の導電層１０６Ｃ’は、ストレージ層１０６Ｂ’とメタルマスク層１０８’との間に配置される。いくつかの実施例では、第１の導電層１０６Ａの幅Ｗ１は、第２の導電層１０６Ｃ’の幅Ｗ２よりも小さい。、いくつかの実施例では、第２の導電層１０６Ｃ’の幅Ｗ２は、メモリ層１０６Ｂ’及びメタルマスク層１０８’の幅と実質的に等しい。さらに、第２の導電層１０６Ｃ’の幅Ｗ２は、底部電極１０４の最小幅１０４Ｗよりも小さい。いくつかの実施例では、メタルマスク層１０８’、メモリ層１０６Ｂ’、及び第２の導電層１０６Ｃ’の横方向の寸法ＬＤｘ、及び第１の導電層１０６Ａの横方向の寸法（Ｗ１）は、底部電極１０４の横方向の寸法ＬＤｙよりも小さい。言い換えれば、メモリ素子の１０６及びメタルマスク層１０８’は、底部電極１０４の領域（例えば上面領域）内で底部電極１０４の上方に位置する。いくつかの実施例では、第２の導電層１０６Ｃ’の幅Ｗ２と底部電極１０４の横方向の寸法ＬＤｙとの比（Ｗ２：ＬＤｙ）は、約１：３～１：１０であり、比率（Ｗ２：ＬＤｙ）をこのような範囲に保持することで、より高い電流供給量（メモリ動作用）を確保することができる。
図６を参照すると、いくつかの実施例では、メモリ素子１０６及びメタルマスク層１０８’を形成した後、メタルマスク層１０８’、第２の導電層１０６Ｃ’、及びメモリ層１０６Ｂ’の側方に、スペーサ（ＳＰ１及びＳＰ２）が誘電体層１０２上に形成される。例えば、第１スペーサＳＰ１及び第２スペーサＳＰ２は、メモリ素子１０６の対向する２つの面に配置され、メタルマスク層１０８’の側壁１０８－ＳＷ、メモリ層１０６Ｂ’の側壁１０６Ｂ－ＳＷ、及び第２の導電層１０６Ｃ’の側壁１０６Ｃ－ＳＷを覆っている。いくつかの実施例では、第１スペーサＳＰ１及び第２スペーサＳＰ２は、第１の導電層１０６Ａから物理的に分離されている。いくつかの実施例では、スペーサ（ＳＰ１及びＳＰ２）は、メタルマスク層１０８’、ストレージ層１０６Ｂ’、及び第２の導電層１０６Ｃの側壁に沿って横方向に、これらの要素を取り囲むように閉じた経路で延びている。
いくつかの実施例では、第１スペーサＳＰ１及び第２スペーサＳＰ２は、メタルマスク層１０８’、ストレージ層１０６Ｂ’、及び第２の導電層１０６Ｃの上及び周囲にスペーサ層（図示せず）を堆積することによって形成される。例えば、スペーサ層は、蒸着技術（ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ（プラズマエンハンストケミカルベーパーデポジション）、ＡＬＤ、スパッタリングなど）によって所望の厚さに蒸着される。その後、スペーサ層をエッチングして水平面から（例えば、第２方向Ｄ２に沿って）スペーサ層を除去し、メモリ素子１０６の反対側に沿ってスペーサ層（ＳＰ１及びＳＰ２）を残す。様々な実施例において、スペーサ層（ＳＰ１及びＳＰ２）は、窒化物（例えば、窒化ケイ素または酸窒化ケイ素）、酸化物（例えば、二酸化ケイ素）あるいはその類似ものを含んでいる。
図７を参照すると、後続のステップでは、セレクタ１１０及び上部電極１１２が、誘電体層１０２、スペーサ（ＳＰ１及びＳＰ２）、メモリ素子１０６、及びメタルマスク層１０８’上に順次形成される。一部の実施例では、セレクタ１１０は、誘電体層１０２、スペーサ（ＳＰ１及びＳＰ２）、及びメモリ素子１０６上にコンフォーマルに形成される。メモリ素子のまた、上部電極１１２は、セレクタ１１０上にコンフォーマルに形成されている。例えば、セレクタ１１０は、スペーサ（ＳＰ１、ＳＰ２）、メタルマスク層１０８’、及び上部電極１１２の間に配置され、セレクタ１１０は、スペーサ（ＳＰ１、ＳＰ２）によってメモリ層１０６Ｂ’から物理的に分離されている。なお、セレクタ及び上部電極１１２は、第１方向Ｄ１に沿ってメモリ素子１０６上に形成されていてもよい。
図７に示すように、セレクタ１１０は、キャップ部１１０ｃｐ、側面部１１０ｓｐ、及び、側面部１１０ＦＫを含む。例えば、キャップ部１１０ｃｐは、メモリ素子１０６の上面を覆う。特定の実施例では、キャップ部１１０ｃｐは、メタルマスク層１０８’の上面を覆い、それと物理的に接触している。いくつかの実施例では、側部１１０ｓｐは、キャップ部１１０ｃｐの両側に配置され、メモリ素子１０６の側壁を覆っている。特定の実施例では、側面部１１０ｓｐは、スペーサ（ＳＰ１及びＳＰ２）を覆い、物理的に接触している。いくつかの実施例では、側面部１１０ＦＫは、側面部１１０ｓｐに接続されており、誘電体層１０２上に配置されている。特定の実施例では、側面部１１０ＦＫは、誘電体層１０２と物理的に接触しており、側面部１１０ＦＫの底面１１０ＢＳは、第１及び第２のスペーサ部材ＳＰ１及びＳＰ２の底面Ｓｐ－ＢＳと整列している。図７にさらに示すように、セレクタ１１０に形成された上部電極１１２は、カバー部１１２ＣＶと、カバー部１１２ＣＶに接続された側面部１１２ＦＫとを有している。例えば、カバー部１１２ＣＶは、セレクタ１１０のカバー部１１０ｃｐ、側面部１１０ｓｐ、及び側面部１１０ＦＫと物理的に接触している。さらに、上部電極１１２の側面部１１２ＦＫは、セレクタ１１０の側面部１１０ＦＫ上に配置されている。
いくつかの実施例では、セレクタ１１０は、オボニック閾値スイッチ（ＯＴＳ）材料を含み、ＯＴＳ材料は、セレクタ１１０上の印加電圧に反応する。しきい値電圧未満の印加電圧では、セレクタ１１０は「オフ」状態、例えば、電気的に非導電性の状態を維持する。あるいは、セレクタ１１０のしきい値電圧よりも大きい印加電圧に応答して、セレクタ１１０は「オン」状態、例えば、導電状態になる。すなわち、セレクタ１１０は、メモリ素子１０６のオン／オフを決定するためのスイッチと称される。
いくつかの実施例では、セレクタ１１０のＯＴＳ材料は、ＧｅＴｅ、ＡｓＧｅＳｅ、ＧｅＳｂＴｅ、ＧｅＳｉＡｓＴｅ、ＧｅＳｅ、ＧｅＳｂＳｅ、ＧｅＳｉＡｓＳｅ、ＧｅＳ、ＧｅＳｂＳ、ＧｅＳｉＡｓＳ、またはそれらの組み合わせを含む。あるいは、セレクタ１１０のＯＴＳ材料は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮ、ＢＣＳｉＴｅＮ、ＢＴｅＯ、ＣＴｅＯ、ＢＣＴｅＯ、ＣＳｉＴｅＯ、ＢＳｉＴｅＯ、ＢＣＳｉＴｅＯを含んでもよい。ＢＴｅＯＮ、ＣＴｅＯＮ、ＢＣＴｅＯＮ、ＣＳｉＴｅＯＮ、ＢＣＳｉＴｅＯＮ、またはそれらの組み合わせ。セレクタ１１０は、ＰＶＤやＡＬＤなど、任意の適切な方法で形成することができる。いくつかの実施例では、セレクタの厚さは約１０～３０ｎｍである。
いくつかの実施例では、上部電極１１２は、Ｔｉ、Ｃｏ、Ｃｕ、ＡｌＣｕ、Ｗ、ＴｉＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＮ、Ｐｔ、またはそれらの組み合わせなどの導電性材料で構成されている。上部電極１１２は、ＣＶＤ、ＰＶＤなど、任意の適切な方法で形成することができる。いくつかの実施例では、上部電極１１２は、約５０ｎｍ～１００ｎｍの厚さを有する。一つ実施例では、上部電極１１２の材料は、メタルマスク層１０８’の材料と同じである。例えば、上部電極１１２はＷで構成されているが、本開示はこれに限定されるものではなく、設計上の要求に応じて上部電極１１２の材料を調整してもよい。他の実施例では、上部電極１１２の材料は、第１の導電層１０６Ａ及び第２の導電層１０６Ｃ’の材料と同じであってもよく、異なっていてもよい。
図８を参照すると、後続のステップでは、セレクタ１１０の側面部１１０ＦＫを部分的に除去し、側面部１１０ＦＫ上に配置された上部電極１１２を部分的に除去するパターニングプロセスが実行される。いくつかの実施例では、上部電極１１２の側面部１１２ＦＫが完全に除去され、上部電極１１２のカバー１１２ＣＶが保持される。いくつかの実施例では、上部電極１１２のカバー部１１２ＣＶの側面と、セレクタ１１０の側面部１１０ＦＫの側面とを一致させるパターニング処理が行われる。例えば、パターニングプロセスには、ドライエッチング、ウェットエッチング、またはそれらの組み合わせなどのエッチングステップが含まれる。いくつかの実施例では、上部電極１１２は、パターニングプロセスの後、セレクタ１１０を覆う逆Ｕ字型に形成される。この時点で、本開示のいくつかの実施例に係るメモリセルＭＣ１が完成する。メモリセルＭＣ１では、セレクタ１１０がメモリ素子１０６に電気的に結合されている。
図８に示すように、メモリ素子１０６の第２の導電層１０６Ｃ’は、金属シールド１０８’を介してセレクタ１１０に電気的に結合されている。すなわち、メモリ素子１０６は、セレクタ１１０と直列に電気的に結合されている。このような構成であれば、セレクタ１０６に電圧を印加して、メモリ素子１０６の状態（例えば、「オン」または「オフ」）を制御することができる。メモリ素子１０６がオンになると、さらにメモリ素子１０６の第１の導電層１０６Ａ及び第２の導電層１０６Ｃ’に電圧が印加され、そのメモリ機能が動作する（ＨＲＳ及びＬＲＳを介して）。図８に示すように、メモリセルＭＣ１は、上部相互接続構造と下部相互接続構造（図示せず）の間に配置されて、互いに電気的に接続されるセレクタ１１０とメモリ素子１０６を有する。つまり、メモリセルＭＣ１は、１Ｓ１Ｒ（１－セレクタ－１－抵抗器）構成で実装されている。しかし、本開示はこれに限定されるものではなく、他の実施例では、メモリセルは、セレクタ１１０と、セレクタ１１０に電気的に接続された複数のメモリ素子とを含んでいてもよい。他のいくつかの実施例では、メモリセルＭＣ１は、１－セレクタ－１－トランジスター－１－抵抗器（１Ｓ１Ｔ１Ｒ）構成で実装される。
例示的な実施例では、メモリ素子１０６のサイズが縮小され、第１及び第２の導電層１０６Ａ、１０６Ｃ’間の接触面積が小さくなるため、メモリ動作のための高い電流供給性能が得られやすく、高いパターン密度が可能となる。メモリ素子１０６を非常に小さく設計することで、セレクタ１１０は、セルフアライメントプロセスにより、同一薄膜層内のメモリ素子１０６の上及び周囲に形成することができる。このように、製造工程を削減しながらも、高い動作電流の高密度メモリセルＭＣ１を実現することができる。
図９は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。図９に示すように、半導体デバイスＳＭ１は、メモリ領域ＭＲ及びロジック領域ＬＲを含む。いくつかの実施例では、メモリ領域ＭＲは、図８に示すように、メモリセルＭＣ１を含む。したがって、メモリセルＭＣ１を形成する方法は、図１～図８に示すステップを参照することができ、その詳細な説明はここでは省略する。いくつかの実施例では、接続層１１４Ａ（相互接続層の一部）は、メモリ領域ＭＲのメモリセルＭＣ１上にさらに配置される。例えば、接続層１１４Ａは、メモリセルＭＣ１の上部電極１１２に電気的に接続されている。接続層１１４Ａは、メモリセルＭＣ１の状態を制御する（例えば、メモリ素子１０６を「オン」または「オフ」にする）ために、セレクタ１１０に電圧を供給できる。
いくつかの実施例では、論理領域ＬＲは、論理デバイス（図示せず）を含んでもよい。例えば、論理素子には、例えば、ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）または他のタイプのの半導体デバイスがある。いくつかの実施例では、メモリ領域ＭＲの誘電体層１０２は、ロジック領域ＬＲに向かっても延びている。つまり、誘電体層１０２は、メモリ領域ＭＲとロジック領域ＬＲの間で共有されている。特定の実施例では、電極層２０４は、論理領域ＬＲの誘電体層１０２に埋め込まれている。例えば、電極層２０４は、論理素子と電気的に結合されている。いくつかの実施例では、論理デバイスは、メモリセルＭＣ１の動作をサポートする。例えば、ロジックデバイスは、メモリセルＭＣ１へのデータの読み出し及び／又は書き込みを促進することができる。いくつかの実施例では、論理領域ＬＲは、接続層１１４Ｃをさらに含む。例えば、論理領域ＬＲの接続層１１４Ｃは、メモリ領域ＬＲの接続層１１４Ａと同じレベルに位置する。いくつかの実施例では、接続層１１４Ａ、接続層１１４Ｃ、及びメモリ層１０６Ｂ’は、誘電体層１０２の同一面上に位置する。
図１０は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。図１０に示したメモリセルＭＣ２は、図８に示したメモリセルＭＣ１と同様である。したがって、同じ参照数字は、同じまたは類似の部品を参照するために使用され、その詳細な説明はここでは省略される。先の実施例では、メモリ素子１０６は、ＲＲＡＭ素子に向けられている。ただし、本開示はこれに限定されるものではなく、メモリ素子をＰＣＲＡＭ（相変化ランダムアクセスメモリ）素子に適用してもよい。例えば、図１０を参照すると、メモリセルＭＣ１は、第１の導電層１０Ａと第２の導電層１０６Ｃ’との間に配置されたメモリ層１０６Ｄを含み、メモリ層１０６Ｄは相変化材料を含んでいる。
いくつかの実施例では、メモリ層１０６Ｄの相変化材料は、インジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料またはゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料などのカルコゲニド材料からなる。ＩＳＧ材料としては、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７などが考えられる。ＧＳＴ材料としては、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７、Ｇｅ４ＳｂＴｅ２、Ｇｅ６ＳｂＴｅ２などが考えられる。ここで使用されているハイフン付きの化学組成記号は、特定の混合物または化合物に含まれる元素を示し、当該元素が関与するすべての化学量論を表すことを意図している。他の相変化材料としては、例えば、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ及びＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含むことができる。メモリ層１０６Ｄの形成は、図８に示すメモリ層１０６Ｂ’の形成と同様であってもよく、実質的に同じ厚さを有していてもよい。
メモリ層１０６Ｄは相変化材料を含むので、メモリ層１０６Ｄは、データビットを表す可変相を有することになる。例えば、メモリ層１０６Ｄは、交換可能な結晶相と非晶質相を有する。結晶相と非晶質相は、それぞれバイナリの「１」とバイナリの「０」を表していてもよく、その逆でもよい。このように、メモリ層１０６Ｄは、メモリ層１０６Ｄの交換可能な相に応じて変化する可変抵抗を有している。例えば、メモリ層１０６Ｄは、非晶質相では抵抗値が高く、結晶相では抵抗値が低い。
メモリセルＭＣ２の動作では、メモリセルＭＣ２の抵抗値（すなわち、第１導電層１０６Ａ（例えば下部電極として機能する）から第２導電層１０６Ｃ’（例えば上部電極として機能する）までの抵抗値）を測定することで、メモリセルＭＣ２のデータ状態を読み取る。なお、メモリ層１０６Ｄの位相は、メモリセルＭＣ２のデータ状態、メモリ層１０６Ｄの抵抗値、またはメモリセルＭＣ２の抵抗値を表している。さらに、メモリ層１０６Ｄの位相を変化させることで、メモリセルＭＣ２のデータ状態を設定・リセットしてもよい。
いくつかの実施例では、メモリ層１０６Ｄの相は、加熱によって変化する。例えば、第１の導電層１０６Ａ（または第２の導電層１０６Ｃ’）は、メモリ層１０６Ｄを結晶相に変化させるために、メモリ層１０６Ｄの結晶化を誘発する第１の温度に加熱する（例えば、メモリセルＭＣ２を設定する）。同様に、第１の導電層１０６Ａ（または第２の導電層１０６Ｃ’）は、メモリ層１０６Ｄを溶融する第２の温度に加熱することで、メモリ層１０６Ｄをアモルファス相に変化させる（例えば、メモリセルＭＣ２をリセットする）。第１の温度は第２の温度よりも低い。いくつかの実施例では、第１の温度は１００℃～２００℃であり、第２の温度は５００℃～８００℃である。本開示では、メモリセルＭＣ２について、第１の導電層１０６Ａをヒーターと称してもよく、第１の導電層１０６Ａと第２の導電層１０６Ｃ’を合わせてヒーターと称してもよい。
第１の導電層１０６Ａ（または第２の導電層１０６Ｃ’）で発生する熱は、第１の導電層１０６Ａ（または第２の導電層１０６Ｃ’）に印加される電流に比例して変化する。すなわち、電流がメモリ層１０６Ｄを通過すると、メモリ層は溶融温度以上の温度（すなわち、第２の温度）に加熱される。その後、温度は急速に結晶化温度を下回っている。この場合、メモリ層１０６Ｄの一部が高抵抗を有するアモルファス状態に変化するため、メモリセルＭＣ２の状態が高抵抗状態に変化する。そして、メモリ層１０６Ｄを、結晶化温度以上かつ融解温度以下の温度（すなわち、第１の温度）に加熱することで、メモリ層１０６Ｄの一部を一定時間、結晶状態にリセットしてもよい。
例示的な実施例では、メモリ素子１０６のサイズがスケールダウンされ、第１及び第２の導電層１０６Ａ、１０６Ｃ’間の接触面積が小さくなるため、メモリ動作のための高い電流供給性能が得られやすく、高いパターン密度が可能となる。メモリ素子１０６を非常に小さく設計することで、セレクタ１１０は、セルフアライメントプロセスにより、同一薄膜層内のメモリ素子１０６の上及び周囲に形成することができる。このようにして、大電流で高密度のメモリセルＭＣ２を実現するとともに、製造工程を削減することができる。
図１１は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。図１１に示したメモリセルＭＣ３は、図８に示したメモリセルＭＣ１と同様である。したがって、同じ参照数字は、同じまたは類似の部品を参照するために使用され、その詳細な説明はここでは省略される。本実施例の違いは、上部電極１１２の設計にある。前述の実施例では、パターニング（図７～８に描写）の際に、上部電極１１２の側面部１１２ＦＫを完全に除去し、上部電極１１２のカバーポット１１２ＣＶを保持していた。しかし、本開示はこれに限定されるものではない。図１１を参照すると、いくつかの実施例では、パターニングプロセスは、上部電極１１２の側面部１１２ＦＫを部分的に除去する。言い換えれば、メモリセルＭＣ３では、上部電極１１２は、カバーポーション１１２ＣＶと、カバーポーション１１２ＣＶに接続された側面部１１２ＦＫとを含む。
例示的な実施例では、メモリ素子１０６のサイズがスケールダウンされ、第１及び第２の導電層１０６Ａ、１０６Ｃ’間の接触面積が小さくなるため、メモリ動作のための高い電流供給性能が得られやすく、高いパターン密度が可能となる。メモリ素子１０６を非常に小さく設計することで、セレクタ１１０は、セルフアライメントプロセスにより、同一薄膜層内のメモリ素子１０６の上及び周囲に形成することができる。このようにして、大電流で高密度のメモリセルＭＣ３を実現するとともに、製造工程を削減することができる。
図１２は、本開示のいくつかの他の実施例に係るメモリセルの模式的な断面図である。図１２に例示したメモリセルＭＣ４は、図８に例示したメモリセルＭＣ１と同様である。したがって、同じ参照数字は、同じまたは類似の部品を参照するために使用され、その詳細な説明はここでは省略される。本実施例の違いは、セレクタ１１０と上部電極１１２の設計にある。先の実施例では、セレクタ１１０は、側面部１１０ＦＫを含むように形成されているが、本開示はこれに限定されるものではない。例えば、図１２を参照すると、セレクタ１１０は、キャップ部１１０ｃｐと、キャップ部１１０ｃｐに接続されたサイド部１１０ｓｐとを含む。言い換えれば、セレクタ１１０では、側面部１１０ＦＫが省略されている。いくつかの実施例では、上部電極１１２は、セレクタ１１０上にコンフォーマルに形成され、カバー部分１１２ＣＶを含む。例えば、上部電極１１２のカバー部分１１２ＣＶは、セレクタ１１０のキャップ部分１１０ｃｐ及び側面部分１１０ｓｐを覆い、それらと物理的に接触している。さらに、セレクタ１１０の底面１１０ＢＳは、上部電極１１２の底面１１２ＢＳと整列し、第１及び第２スペーサＳＰ１、ＳＰ２の底面Ｓｐ－ＢＳと整列している。いくつかの実施例では、セレクタ１１０と上部電極１１２の両方が逆Ｕ字型に形成されており、セレクタ１１０がスペーサ（ＳＰ１、ＳＰ２）とメモリ素子１０６を覆って囲み、上部電極１１２がセレクタ１１０を覆って囲んでいる。
例示的な実施例では、メモリ素子１０６のサイズがスケールダウンされ、第１及び第２の導電層１０６Ａ、１０６Ｃ’間の接触面積が小さくなるため、メモリ動作のための高い電流供給性能が得られやすく、高いパターン密度が可能となる。メモリ素子１０６を非常に小さく設計することで、セレクタ１１０は、セルフアライメントプロセスにより、同一薄膜層内のメモリ素子１０６の上及び周囲に形成することができる。このように、製造工程を削減しながら、大電流の高密度メモリセルＭＣ４を実現することができる。
図１３は、本開示のいくつかの他の実施例に係るメモリセルの概略断面図である。図１３に例示したメモリセルＭＣ５は、図８に例示したメモリセルＭＣ１と同様である。したがって、同じ参照数字を使用して、同一または類似の部品を参照し、その詳細な説明はここでは省略する。本実施例では、メモリセルＭＣ５に第２のメモリ素子１０７がさらに含まれている点が異なる。前述の実施例では、メモリセルＭＣ１に１Ｓ１Ｒ（１－セレクタ－１－抵抗器）構成が実装されていた。しかし、本開示はこれに限定されるものではない。例えば、図１３を参照すると、メモリセルＭＣ４には１Ｓ２Ｒ（１－セレクタ－２－抵抗器）の構成が実装されている。言い換えれば、本開示のメモリセルは、１Ｓ１Ｒ構成、１Ｓ２Ｒ構成、１Ｓ３Ｍ構成、１Ｓ４Ｍ構成及び１ＳｘＲ構成のいずれかの実施例を使用できることが理解される。ｘは正の整数であることが記されている。
いくつかの実施例では、１Ｓ２Ｒ構成を有するメモリセルＭＣ５において、メモリセルＭＣ５は、一つセレクタ１１０及び２つのメモリ素子１０６及び１０７を含む。セレクタ１１０及びメモリ素子１０６は、図８で説明したものと同様であり、したがって、それらの詳細な説明はここでは繰り返さない。図１３に示すように、メモリセルＭＣ５は、メモリ素子１０６と底部電極１０４との間に構成された第２メモリ素子１０７をさらに含む。すなわち、メモリ素子１０６は、第２メモリ素子１０７を介して底部電極１０４と電気的に接続されている。第２のメモリ素子１０７は、第１の導電層１０７Ａ、メモリ層１０７Ｂ、及び第２の導電層１０７Ｃを含んでいてもよい。第１の導電層１０７Ａは、底部電極１０４に電気的及び物理的に接続されており、第１の導電層１０７Ａは、誘電体層１０２内に埋め込まれている。メモリ層１０７Ｂは、第１の導電層１０７Ａ上に設けられ、第１の導電層１０７Ａと第２の導電層１０７Ｃとの間に配置されている。第２の導電層１０７Ｃは、メモリ層１０７Ｂ上に設けられ、メモリ層１０７Ｂと物理的に接触している。メモリ素子１０７を形成するための方法及び材料は、先に説明したメモリ素子１０６を形成するための方法及び材料と同じまたは類似しているので、ここでは繰り返し説明しない。
いくつかの実施例では、メモリセルＭＣ５は、誘電体層１０２上に配置された誘電体層１０３をさらに備える。一つ実施例では、誘電体層１０３は、同様の方法で作られ、誘電体層１０２と同様の材料で作られてもよい。いくつかの実施例では、誘電体層１０３は、メモリ素子１０７のメモリ層１０７Ｂ及び第２の導電層１０７Ｃを覆い、さらにメモリ素子１０６の第１の導電層１０６Ａを覆っている。さらに、セレクタ１１０、メモリ素子１０６、及びメモリ素子１０７は、互いに直列に電気的に結合されている。
例示的な実施例では、メモリ素子１０６及び１０７はサイズがスケールダウンされ、第１及び第２の導電層１０６Ａ、１０６Ｃ’、１０７Ａ、１０７Ｃの間に小さな接触面積を提供することで、メモリ動作のための高い電流供給性能を容易にし、高いパターン密度を可能にしている。メモリ素子１０６、１０７を非常に小さく設計することで、セレクタ１１０は、セルフアライメントプロセスにより、同一薄膜層のメモリ素子１０６の上や周りに形成することができる。このように、製造工程を削減しながら、大電流の高密度メモリセルＭＣ５を実現することができる。
図１４は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。以下の実施例で例示するメモリセルＭＣ１は、ＲＲＡＭセルに適用可能であるが、これに限定されるものではない。構造、材料、及びプロセスは、図１から図８を参照して説明したものと同様でよい。そのため、ここではその詳細を説明しません。なお、メモリセルＭＣ１のみに代えて、他のメモリセルＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５を用いて、本実施例の半導体デバイスを形成してもよい。
図１４を参照すると、半導体デバイスＳＭ２は、メモリ領域ＭＲ及び論理領域ＬＲを含んでもよい。いくつかの実施例では、メモリ領域ＭＲは、基板２００、デバイス領域２０２、第１の相互接続構造２１０、メモリセルＭＣ１、及び第２の相互接続構造１１４を含み、論理領域ＬＲは、基板２００、デバイス領域２０２、第１の相互接続構造２１０、メモリセルＭＣ１、及び第２の相互接続構造１１４を含む。第１の相互接続構造２１０、電極層２０４、及び第２の相互接続構造１１４。
いくつかの実施例では、基板２００はバルク半導体、ＳＯＩ（半導体・オン・インシュレーター）基板などの半導体基板である。基板２００は、（例えば、ｐ型またはｎ型のドーパントで）ドープされていても、アンドープされていてもよい。基板２００は、シリコンウエハなどのウエハであってもよい。一般的に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層です。絶縁体層は、例えば、ＢＯＸ（埋没酸化物）層、酸化シリコン層などである。絶縁体層は、シリコンやガラスなどの基板上に設けられている。また、多層基板やグラデーション基板などの他の基板も使用可能である。いくつかの実施例では、基板１００は、シリコンやゲルマニウムなどの元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン化物、インジウムリン化物、インジウムヒ素、インジウムアンチモン化物などの化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどの合金半導体、またはこれらの組み合わせを含む。
いくつかの実施例では、デバイス領域２０２は、ＦＥＯＬ（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ ）プロセスで基板２００上に配置される。デバイス領域２０２は、多種多様なデバイスを含んでいてもよい。いくつかの代替実施例では、デバイスは、アクティブ素子、パッシブ素子、またはそれらの組み合わせを含む。他のいくつかの実施例では、デバイスは集積回路デバイスを含む。例えば、トランジスタ、コンデンサ、抵抗、ダイオード、フォトダイオード、ヒューズなどのデバイスである。一つ実施例では、デバイス領域２０２は、ゲート構造、ソース及びドレイン領域、及びシャロートレンチアイソレーション（ＳＴＩ）構造などのアイソレーション構造（図示せず）を含む。デバイス領域２０２では、トランジスタやメモリなどの様々なＮ型金属酸化物半導体（ＮＭＯＳ）及び／又はＰ型金属酸化物半導体（ＰＭＯＳ）デバイスが形成され、相互に接続されて１つまたは複数の機能を実行してもよい。また、コンデンサ、抵抗、ダイオード、フォトダイオード、ヒューズなどの他のデバイスを基板２００上に形成してもよい。デバイスの機能としては、メモリー、プロセッサー、センサー、アンプ、配電、入出力回路などが考えられる。
図１４に示すように、メモリ領域ＭＲの第１相互接続構造２１０はデバイス領域２０２上に配置され、デバイス領域２０２は基板２００と第１相互接続構造２１０との間に配置されている。いくつかの実施例では、第１の相互接続構造２１０は、絶縁層と導電層で形成された複数のビルドアップ層（Ｍ１～Ｍｘ－１、ｘは３以上の正の整数；図示せず）からなる。詳細には、第１相互接続構造２１０は、少なくとも絶縁層２１１，２１３，２１５，２１７、導電性ビア２１２，２１６、及び導電層２１４，２１８から構成されている。導電性ビア２１２は、デバイス領域２０２上に配置され、デバイス領域２０２と電気的に接続されている。導電層２１４は、導電性スルーホール２１２の上に配置され、導電性スルーホール２１２と電気的に接続されている。絶縁層２１１，２１３は、ＩＭＤ層と総称され、導電性開口部２１２及び導電層２１４を横方向に包み込んで積層体Ｍ１を形成している。一方、導電層２１８は、導電性開口部２１６上に配置され、導電性開口部２１６と電気的に接続されている。絶縁層２１５，２１７を総称してＩＭＤ層と呼び、導電孔２１６と導電層２１８を横方向に包み込んで、別のビルディングブロック層Ｍｘ－１を形成する。図１４に示すように、ビルディングブロック層Ｍ１（２１１、２１２、２１３、２１４）は、例えば、他のビルドアップ層（図示せず）を介して、ビルドアップ層Ｍｘ－１（２１５、２１６、２１７、２１８）に電気的に接続される。あるいは、ビルドアップ層Ｍ１（２１１、２１２、２１３、２１４）は、ビルドアップ層Ｍｘ－１（２１５、２１６、２１７、２１８）に直接電気的に接続することができる。
同様に、ロジック領域ＬＲの第１の相互接続構造２１０は、デバイス領域２０２上に配置され、デバイス領域２０２は、基板２００と第１の相互接続構造２１０との間に配置されている。いくつかの実施例では、第１の相互接続構造２１０は、デバイス領域２０２の論理デバイスに電気的に接続されている。いくつかの実施例では、ロジック領域の第１の相互接続構造２１０は、絶縁層と導電層とで形成された複数のビルドアップ層（Ｍ１’～Ｍｎ－１、ｎは３以上の正の整数；図示せず）からなる。詳細には、ロジック領域ＬＲにおける第１の相互接続構造２１０は、少なくとも、絶縁層２１１，２１３，２１５，２１７と、導電性ビア４１２，４１６と、導電層４１４，４１８とで構成されている。導電性ビア４１２は、デバイス領域２０２上に配置され、デバイス領域２０２と電気的に接続されている。導電層４１４は、導電性スルーホール４１２の上に配置され、導電性スルーホール４１２と電気的に接続されている。絶縁層２１１，２１３は、導電性スルーホール４１２及び導電層４１４を横方向に包み込み、積層体Ｍ１’を形成する。一方、導電層４１８は、導電性開口部４１６上に構成され、導電性開口部４１６と電気的に接続されている。絶縁層２１５，２１７は、導電性スルーホール４１６及び導電層４１８を横方向に包み込んで、別のビルドアップ層Ｍｎ－１を形成する。図１４に示すように、ビルドアップ層Ｍ１’（２１１、２１３、４１２、４１４）は、例えば、他のビルドアップ層（図示せず）を介して、ビルドアップ層Ｍｎ－１（２１５、２１７、４１６、４１８）に電気的に接続される。あるいは、ビルドアップ層Ｍ１’（２１１、２１３、４１２、４１４）は、ビルドアップ層Ｍｎ－１（２１５、２１７、４１６、４１８）に直接電気的に接続されてもよい。
図１４にさらに示されているように、メモリセルＭＣ１及び第２の相互接続構造１１４は、第１の相互接続構造１２０上のメモリ領域ＭＲに順次積層されている。メモリセルＭＣ１は、第１の相互接続構造２１０及び第２の相互接続構造１１４を電気的に接続する。メモリ領域ＭＲ内の第２の相互接続構造１１４は、絶縁層１１４Ｂ及び接続層１１４Ａを含んでもよい。ＩＭＤ層と呼ばれる絶縁層１１４Ｂは、接続層１１４Ａの周りを横方向に巻き込んで、ビルドアップ層（図示せず）またはビルドアップ層の一部を形成する。絶縁層１１４Ｂは、セレクタ１１０を覆うようにメモリセルＭＣ１上に配置されている（図８に示すように）。接続層１１４Ａは、メモリセルＭＣ１に含まれる上部電極１１２と電気的に接続されるように、絶縁層１１４Ｂに配置されている。さらに、メモリセルＭＣ１の底部電極１０４は、第１相互接続構造２１０の導電層２１８と接触して電気的に接続されており、メモリセルＭＣ１の上部電極１１２は、第２相互接続構造１１４の接続層１１４Ａと接触して電気的に接続されている。接続層１１４Ａは、メモリセルＭＣ１の状態を制御する（例えば、メモリ素子１０６を「オン」または「オフ」にする）ために、セレクタ１１０に電圧を供給してもよい。一方、導電層２１８及び接続層１１４Ａは、メモリセルＭＣ１の蓄電素子１０６に、その蓄電機能を動作させるための電圧を供給してもよい。他の実施例では、メモリセルＭＣ１の代わりに、メモリセルＭＣ２、ＭＣ３、ＭＣ４、またはＭＣ５のいずれかが使用される。
さらに、いくつかの実施例では、電極層２０４及び第２の相互接続構造１１４は、論理領域ＬＲにおいて第１の相互接続構造１２０上に順次積層される。電極層２０４は、第１の相互接続構造２１０及び第２の相互接続構造１１４に電気的に接続されている。論理領域ＬＲの第２の相互接続構造１１４は、絶縁層１１４Ｂ及び接続層１１４Ｃを含んでもよい。ＩＭＤ層と呼ばれる絶縁層１１４Ｂは、接続層１１４Ｃを横方向に包み込んで、確立層（図示せず）または確立層の一部分を形成する。特定の実施例では、論理領域ＬＲの接続層１１４Ｃは、メモリ領域ＬＲの接続層１１４Ａと同じレベルに位置する。特定の実施例では、論理領域ＬＲの電極層２０４は、メモリ領域ＭＲのメモリセルＭＣ１の底部電極１０４と同じレベルに位置する。
いくつかの実施例では、絶縁層２１１、２１３、２１５、２１７、及び１１４Ｂは、独立して、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピン誘電体材料、またはｌｏｗ－ｋ誘電体材料などの誘電体材料で作られている。なお、導電層２１４、２１８、４１４、４１８及び接続層１１４Ａ、１１４Ｃは、それぞれ導電性のライン／ワイヤ／フィラメントであってもよい。なお、導電層２１４、２１８、４１４、４１８、接続層１１４Ａ、１１４Ｃ、及び導電孔２１２、２１６、４１２、４１６は、それぞれ独立して、Ａｌ、ＡｌＣｕ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗなどのうちの１つ以上を含む金属または金属合金を含んでいてもよい。導電層２１４，２１８及び接続層１１４Ａは、メモリセルＭＣ１に電圧を供給するための電流駆動回路（図示せず）の一部である。いくつかの実施例では、導電性ビア２１２、２１６、４１２、４１６及び導電層２１４、２１８、４１４、４１８は、ダブルダマシンプロセスによって形成される。すなわち、導電性ビア２１２、２１６、４１２、４１６と導電層２１４、２１８、４１４、４１８を同時に形成してもよい。特定の実施例では、メモリセルＭＣ１は、バックエンドオブライン（ＢＥＯＬ）構造の任意の２つの隣接する導電層の間に配置されてもよい。特定の実施例では、メモリセルＭＣ１の製造プロセスは、半導体デバイスのＢＥＯＬプロセスと互換性があり、それによってプロセスステップを簡素化し、集積密度を効果的に高めることができる。
図１５は、本開示のいくつかの他の実施例に係る半導体デバイスの概略断面図である。図１５に例示した半導体デバイスＳＭ３は、図１４に例示した半導体デバイスＳＭ２と同様である。したがって、同一の参照数字は、同一または類似の構成要素を指すために使用され、その詳細な説明はここでは省略される。本実施例では、図１５の半導体デバイスＳＭ３において、複数のメモリセルＭＣ１が例示されている点が異なる。例えば、図１５に示すように、メモリ領域ＭＲの第１の相互接続構造２１０と第２の相互接続構造１１４との間には、２つのメモリセルＭＣ１が配置されている。いくつかの実施例では、２つのメモリセルＭＣ１は、第１の相互接続構造２１０を介して互いに電気的に結合されている。なお、２つのメモリセルＭＣ１は、図８に示したメモリセルＭＣ１に対応する場合もあるので、ここではその詳細な説明を省略する。
本明細書では、２つの同一のメモリセルＭＣ１が図示されているが、２つの同一のメモリセル（例えば、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、またはＭＣ５）または２つの異なるメモリセル（例えば、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、及びＭＣ５）が半導体デバイスに含まれてもよいことが理解される。例えば、半導体デバイスは、メモリセルＭＣ１及びメモリセルＭＣ２を含んでもよく、半導体デバイスは、メモリセルＭＣ１及びメモリセルＭＣ３を含んでもよく、半導体デバイスは、メモリセルＭＣ１及びメモリセルＭＣ４を含んでもよく、半導体デバイスは、メモリセルＭＣ１及びメモリセルＭＣ５を含んでもよく、半導体デバイスは、以下を含んでもよい。半導体デバイスは、メモリセルＭＣ２とメモリセルＭＣ３を含んでいてもよく、半導体デバイスは、メモリセルＭＣ２とメモリセルＭＣ５を含んでいてもよく、半導体デバイスは、メモリセルＭＣ３とメモリセルＭＣ４を含んでいてもよく、半導体デバイスは、メモリセルＭＣ３とメモリセルＭＣ４を含んでいてもよく、半導体デバイスは、メモリセルＭＣ３とメモリセルＭＣ５を含んでいてもよく、半導体デバイスは、メモリセルＭＣ３とメモリセルＭＣ４を含んでいてもよい。あるいは、半導体デバイスがメモリセルＭＣ４及びメモリセルＭＣ５を含んでいてもよい。さらに、半導体デバイスのメモリ領域ＭＲに配置されるメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、及びＭＣ５）の数は、１つまたは２つに限定されず、３つ以上であってもよい。半導体デバイスに複数のメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５）が存在する場合、メモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５）は、個別に（すべて同じ種類のメモリセル）使用してもよく、組み合わせて（異なる種類のメモリセル）使用してもよい。
上記実施例では、各メモリセル内のメモリ素子のサイズをスケールダウンされ、メモリ素子の第１の導電層と第２の導電層との間に小さな接触領域を設けることで、メモリ動作のための高い電流供給性能が得られやすくなり、高いパターン密度を実現することができる。このようにメモリ素子を小さく設計することで、セレクタは同一薄膜層内のメモリ素子の上や周囲に自己整合的に形成することができる。その結果、大電流での高密度メモリセルの実現と、製造コストや処理工程の削減（１時間あたりの高いウェーハ・高ＷＰＨ化）が可能となる。また、各メモリセルの周囲には、セレクタとメモリ層を分離するためのスペーサが配置されている。これにより、製造工程での長いクエンチタイム（Ｑタイム）の間、デバイスを保護することができる。
本開示のいくつかの実施例では、メモリセルは、底部電極、メモリ素子、スペーサ、セレクタ、及び上部電極を含む。メモリ素子は、底部電極上に配置され、第１の導電層、第２の導電層、及びメモリ層を含む。第１の導電層は、底部電極と電気的に接続されている。第２の導電層は、第１の導電層の上に配置されており、第１の導電層の幅は、第２の導電層の幅よりも小さくなっている。メモリ層は、第１の導電層と第２の導電層の間に配置されている。第２の導電層とメモリ層の側方には、スペーサが配置されている。セレクタは、スペーサ上に配置され、メモリ素子と電気的に接続されている。セレクタには上部電極が配置されている。
本開示のいくつかの他の実施例では、半導体デバイスは、第１の相互接続構造、メモリセル、及び第２の相互接続構造を含む。第１の相互接続構造は、基板上に配置されている。第１の相互接続構造上には、メモリセルが設けられており、メモリセルは、底部電極、メモリ素子、セレクタ、第１及び第２のスペーサ、及び上部電極を含む。底部電極は、第１の相互接続構造に接続されている。メモリ素子は、底部電極上に配置されている。セレクタは、メモリ素子に設けられており、セレクタは、メモリ素子の上面を覆うキャップ部と、メモリ素子の側壁を覆うサイド部とを含んでいる。第１及び第２のスペーサは、メモリ素子の対向する２つの側面に設けられ、セレクタの側面部分によって覆われている。上部電極はセレクターに設けられ、セレクターを覆っている。第２の相互接続構造は、メモリ素子上に設けられ、上部電極と電気的に接続されている。
本開示のさらなる実施例によれば、メモリセルを形成する方法が記載されている。この方法は、底部電極を提供する工程と、底部電極上にメモリ素子を形成する工程と、前記底部電極に電気的に接続された第１の導電層を形成する工程と、前記第１の導電層上にメモリ層を形成する工程と、前記メモリ層上に第２の導電層を形成する工程とを含み、前記メモリ層は、前記第２の導電層と前記第１の導電層との間に配置され、前記第１の導電層の幅は、前記第２の導電層の幅よりも小さい。スペーサは、第２の導電層とメモリ層のの側方に配置されるように形成されている。スペーサにはセレクタが形成されており、セレクタはメモリ素子と電気的に接続されている。セレクタ上には上部電極が形成されている。
以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他のプロセスや構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 底部電極と、
    前記底部電極に配置されたメモリ素子と、
    そのうち、前記メモリ素子は、前記底部電極に電気的に接続される第１の導電層と、前記第１の導電層に配置された第２の導電層と、を含み、且つ前記第１の導電層の幅が前記第２の導電層の幅より小さい；
    前記第１の導電層と前記第２の導電層の間に配置されたメモリ層と、
    前記第２の導電層と前記メモリ層との側方に配置されたスペーサと、
    前記スペーサに配置され、前記メモリ素子と電気的に接続されたセレクタと、
    前記セレクタに配置された上部電極と、を含む、メモリセル。
  2. 前記第２の導電層に設けられ且つ前記セレクタと前記第２の導電層との間に配置されるメタルマスク層をさらに含む、
    請求項１に記載のメモリセル。
  3. 前記セレクタは、前記スペーサと前記メタルマスク層とを覆う、
    請求項２に記載のメモリセル。
  4. 前記メタルマスク層の側壁は、前記メモリ層の側壁及び前記第２の導電層の側壁と一致する、
    請求項３に記載のメモリセル。
  5. 前記第２の導電層の幅は、前記底部電極の最小幅より小さい、
    請求項１に記載のメモリセル。
  6. 前記メモリ素子の前記底部電極及び前記第１の導電層を囲む誘電体層をさらに含み、
    前記誘電体層の上面は、前記第１の導電層の上面と同じ表面を有する、
    請求項１に記載のメモリセル。
  7. 前記セレクタは、オボニック閾値スイッチを含む、
    請求項１に記載のメモリセル。
  8. 基板に配置された第１の相互接続構造と、
    前記第１の相互接続構造に配置されたメモリセルと、
    そのうち、、前記メモリセルは、前記第１の相互接続構造に接続された底部電極と、底部電極に配置されたメモリ素子を含む；
    前記メモリ素子上に配置されたセレクタと、
    そのうち、前記セレクタは、前記メモリ素子の上面を覆うキャップ部と、前記メモリ素子の側壁を覆う側面部とを含む；
    メモリ素子の対向する２つの面に配置され、セレクタの側面部に覆われる第１及び第２のスペーサと、
    セレクタ上に配置され且つセレクタを覆う上部電極と、
    前記メモリセル上に配置され、前記上部電極に電気的に接続された第２の相互接続構造と、を含む、半導体デバイス。
  9. 前記第１の相互接続構造に配置された誘電体層をさらに含み、
    前記誘電体層は、前記底部電極及び前記メモリ素子の一部を取り囲む、
    請求項８に記載の半導体デバイス。
  10. 前記第２の相互接続構造は、絶縁層と接続層とを含み、
    前記絶縁層は前記誘電体層と接触し、かつ前記接続層は前記上部電極に電気的に接続される、
    請求項９に記載の半導体デバイス。
  11. 前記セレクタは、前記側部と接合された側面部をさらに含み、
    前記側面部の底面は、前記第１及び第２のスペーサの底面と一致する、
    請求項８に記載の半導体デバイス。
  12. 前記上部電極は、セレクタのキャップ部、側部、及び側面部に配置され、それらと接触する、
    請求項１１に記載の半導体デバイス。
  13. 前記メモリ素子は、
    前記底部電極に電気的に接続された第１の導電層と
    前記第１の導電層上に配置されたメモリ層、
    及び前記メモリ層上に配置された第２の導電層を含み、
    そのうち、前記第１のスペーサ及び第２のスペーサは、前記メモリ層の側壁及び前記第２の導電層の側壁を覆い、前記第１の導電層から物理的に分離される、
    請求項８に記載の半導体装置デバイス。
  14. 前記第１の導電層、前記メモリ層及び前記第２の導電層の横方向の寸法は、前記底部電極の横方向の寸法より小さい、
    請求項１３に記載の半導体装置デバイス。
  15. 前記メモリセルは、前記メモリ素子と前記底部電極との間に配置された第２のメモリ素子をさらに含み、
    前記第２のメモリ素子は、
    前記底部電極に電気的に接続された第１の導電層と、
    前記第１の導電層に配置されたメモリ層と、
    前記メモリ層に配置された第２の導電層と、を含む、
    請求項８に記載の半導体装置デバイス。
  16. 底部電極を提供すること、
    底部電極にメモリ素子を形成することと、を含み、
    そのうち、メモリ素子を形成する方法は、
    底部電極と電気的に接続された第１の導電層を形成すること、
    第１の導電層上にメモリ層を形成すること、
    そのうち、メモリ層に第２の導電層を形成し、メモリ層が第２の導電層と第１の導電層の間に配置され、第１の導電層の幅が第２の導電層の幅よりも小さい；
    第２の導電層とメモリ層の側方に配置されたスペーサを形成すること、
    スペーサにセレクタを形成し、該セレクタがメモリ素子に電気的に接続されること、
    セレクタに上部電極を形成することと、を含む、
    メモリセルを形成する方法。
  17. 底部電極を覆うための誘電体層を形成すること、
    誘電体層に開口部を形成し、底部電極の上面を露出させること、
    前記開口部に第１の導電層を形成し、その第１の導電層の上面が前記誘電体層の上面と同じ表面を有することと、をさらに含む、
    請求項１６に記載の方法。
  18. 前記セレクタは、誘電体層、スペーサ、及びメモリ素子の上に形成され、前記上部電極は、前記セレクタに形成される、
    請求項１７に記載の方法。
  19. 前記セレクタは、メモリ素子の上面を覆うキャップ部と、前記メモリ素子の側壁を覆う側面部と、側部に接続された側面部とを含み、
    前記側面部の底面はスペーサの底面と一致する、
    請求項１６に記載の方法。
  20. 前記上部電極は、前記セレクタのキャップ部、側部、及び側面部に形成され、かつそれらと接触しており、前記セレクタの側面部を部分的に除去し、側面部に配置された上部電極を部分的に除去するためにパターン化プロセスを実行する、
    請求項１９に記載の方法。
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