JP2009032757A - 薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置の製造方法 Download PDF

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Abstract

【課題】低い基板温度であっても成膜速度を維持して膜厚方向の結晶化率が安定した結晶性のシリコン薄膜を基板上に成膜可能で、これにより基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化すると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置の製造方法を提供する。
【解決手段】ＳｉnＨ2n+2（ｎ＝２，３,…)で表される高次シラン系ガスと水素ガスとを成膜ガスに用いたプラズマＣＶＤ法により、結晶構造を含むシリコン薄膜を基板上に成膜する成膜工程Ｓ２を行う。また前工程として、前記核生成工程では、ＳｉnＨ2n+2（ｎ＝２，３,…)で表される高次シラン系ガスとハロゲン化ゲルマニウムガスとを成膜ガスに用いた反応性熱ＣＶＤ法またはプラズマＣＶＤ法によって基板上に結晶核を生成するための核生成工程Ｓ１を行う。
【選択図】図１

Description

本発明は、薄膜半導体装置の製造方法に関し、特には薄膜トランジスタやこれを備えた表示装置、さらには半導体薄膜を用いた太陽電池やセンサに代表される光電変換素子等を含む薄膜半導体装置の製造方法に関する。
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイには、画素電極の駆動用素子として薄膜トランジスタ（ＴＦＴ：thin film transistor）が設けられている。このうち、半導体薄膜として多結晶シリコン（poly-Ｓｉ）を用いたpoly-Ｓｉ・ＴＦＴは、駆動回路を形成できること、高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−グラス化が可能になることなどの理由から注目されている。このpoly-Ｓｉ・ＴＦＴを低コストのガラス基板上へ形成することを実現するために、製造プロセスの温度を６００℃以下に抑えた、いわゆる低温poly-Ｓｉプロセスの開発が行われてきた。
低温poly-Ｓｉプロセスによるpoly-Ｓｉ・ＴＦＴの製造においては、従来は非晶質シリコンをプラズマＣＶＤ等の方法で低融点のガラス基板上に成膜し、これをレーザービームや電子ビームのようなエネルギービームを照射して結晶化する方法が知られている。
非晶質シリコンを結晶化させるエネルギービームとしては、例えばＸｅＣｌガスを励起して得られる波長３０８ｎｍのエキシマレーザーを用いることが一般的である。このレーザービームを線状ビームに整形してガラス基板上を走査することにより、ガラス基板全面を結晶化させる方法が工業的に用いられている。
しかしながら、このようなレーザーアニール法で作成する場合はレーザーアニール装置に精密な光学系や、安定なレーザー発振をさせるための大掛かりな安定化装置等が必要で、設備コストの増大を招く。またレーザービームの光学系や発振エネルギーの限界から、ビームの大きさには一定の限界があり、大面積基板上で均一な照射をすることが困難である。従って基板の大型化を考えると、レーザーアニール法は生産性の観点からは必ずしも好ましくない。さらに、レーザービーム結晶化で得られた多結晶シリコンは、レーザービームのエネルギーばらつきを反映して結晶粒径がばらつき易く、その結果ＴＦＴ特性のばらつきを招くという問題点があった。
そこで、レーザーアニールを行うことなく、結晶構造を含むシリコン薄膜を、基板上に直接堆積成膜するいくつかの方法が提案されている。
例えば下記特許文献１には、エッチング性ガスと成膜ガスとを加熱された基板上に導入し、エッチング性ガスの存在下において加熱された基板によって成膜ガスを熱的に活性化させて熱化学反応を生じさせることにより、結晶質の半導体薄膜を直接成膜する方法、すなわち反応性熱ＣＶＤ法が開示されている。
また下記特許文献２には、シラン−フッ化シラン−フッ素ガス系を用いたプラズマＣＶＤ法による成膜が開示されている。またこの方法によって得られたシリコン薄膜は、結晶シリコンに基づくシャープなラマン分光スペクトルが観察されると記載されている。
また下記非特許文献１には、プラズマＣＶＤ成膜プロセスの超高純度化で膜中酸素濃度を低減することにより、結晶性の改善が見られると記載されている。
また下記非特許文献２には、モノシランガス（ＳｉＨ4）と水素ガスのガス流量比ｒ＝
［Ｈ2］／［ＳｉＨ4］を１００以上にすることにより、成膜されるシリコン薄膜中の酸素濃度を１．５×１０17ｃｍ-3以下にできると記載されており、酸素濃度の低減により結晶性の改善が図られると考えられる。
特開２００１−６８４２２ 特開平６−１６８８８２ 亀井、他、「電子技術総合研究所彙報」、第６３巻、第１・２号、３７頁（１９９９年） Ｃ−Ｈ Ｌｅｅ，eｔ aｌ．、「Ａｐｐｉeｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８６」、（２００５年）、論文番号２２２１０６
しかしながら、例えば特許文献１の反応性熱ＣＶＤ法では、基板温度は成膜ガスであるジシランの分解温度である最低４００℃以上、十分な成膜速度を得るためには４５０℃以上が必要とされている。基板温度が４５０℃以上になる場合は一般的なＳＵＳ鋼材製のＣＶＤチャンバは対応できず、特殊な耐熱仕様でＣＶＤ成膜装置を設計する必要がある。また、基板温度を４５０℃にした場合でも、プラズマ反応を用いない反応性熱ＣＶＤ法の成膜速度は８〜９ｎｍ/ｍｉｎ.程度でしかなく、産業上においての実用化が困難である。
一方、特許文献２に記載されているようなプラズマＣＶＤ法で結晶質の半導体薄膜を直接成膜する方法では、結晶成長初期において膜中に非晶質成分が占める割合が大きくなる。このため、特に半導体薄膜の基板側の界面付近の結晶性が重要となるボトムゲート型のＴＦＴで十分な性能が得られないという問題があった。
さらに非特許文献１に記載されているような、プラズマＣＶＤ成膜プロセスの超高純度化によって結晶性を改善する方法では、成膜ガスや配管、成膜チャンバの超高純度化対応は装置の高コスト化をまねき、特に数メートル角の大きさになる大型ガラス基板を扱う生産用の装置としては現実的ではない。
また非特許文献２に記載されているような、シランガスに対する水素希釈率を上昇させることで通常のプラズマＣＶＤ装置において膜中の不純物濃度を低下させる方法では、成膜速度が６ｎｍ/ｍｉｎ.程度と低く、生産性が悪いという問題点がある。
そこで本発明は、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した結晶性のシリコン薄膜を基板上に成膜可能で、これにより基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化すると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置の製造方法を提供することを目的とする。
このような目的を達成するための本発明の薄膜半導体装置の製造方法は、半導体薄膜としてシリコン薄膜を備えた薄膜半導体装置の製造方法である。この方法は、ＳｉnＨ2n+2（ｎ＝２，３,…)で表される高次シラン系ガスと、水素ガスとを原料ガスに用いたプラズマＣＶＤ法により、結晶構造を含むシリコン薄膜を基板上に成膜する工程を行うことを特徴としている。
このような製造方法では、プラズマＣＶＤ法によるシリコン膜の成膜において、成膜ガスとして高次シラン系ガスおよび水素ガスを成膜ガスに用いたことにより、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した結晶性のシリコン薄膜が成膜させることが確認された。
以上説明したように本発明によれば、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した結晶性のシリコン薄膜を基板上に成膜することが可能であるため、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化すると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置を得ることが可能になる。
以下、本発明の薄膜半導体装置の製造方法に関する実施形態を図面に基づいて詳細に説明する。ここでは、薄膜半導体装置の製造方法に用いる成膜装置、この成膜装置を用いた結晶性のシリコン薄膜の成膜方法、およびこの成膜方法を適用した薄膜半導体装置の製造方法の順に実施形態を説明する。
＜成膜装置＞
図１には、薄膜半導体装置の製造に用いる成膜装置の一例を示す全体構成図である。この図に示す成膜装置１００は、平行平板型プラズマＣＶＤ装置であり、成膜処理が行われる処理室１０１、処理室１０１内において成膜処理が施される基板Ｗを固定保持するステージ１０３、ステージ１０３に対応配置された上部電極１０５、および上部電極１０５に接続された高周波電源１０７を備えている。
このうち処理室１０１は、接地された状態で設けられており、内部のガスを排気するための排気管１０１ａを備えている。
ステージ１０３は、下部電極を兼ねたもので、処理室１０１と同様に接地された状態で処理室１０１内に配置されている。この下部電極を兼ねたステージ１０３と、次に説明する上部電極１０５とで平行平板が構成されている。またこのステージ１０３には、基板Ｗを所定温度に加熱保持するための温調手段が設けられていても良い。
上部電極１０５は、処理室１０１内に処理ガスを供給するためのシャワーへッドを兼ねたもので、ステージ１０１上に固定保持された基板Ｗの全面に対向配置される。この上部電極１０５には、ガス導入管１０５ａが接続されている。ガス導入管１０５ａにはガス混合室１０５ｂが設けられ、ガス導入管１０５ａから導入されたガスは、ガス混合室１０５ｂ内において混合されてから上部電極１０５内に導入され、成膜の均一化に寄与する。
また、このような上部電極１０５は、ガスの分散板１０５ｃを内設し、さらにステージ１０３に対向する面がシャワープレート１０５ｄとして構成されている。分散板１０５ｃは導入された原料ガスを基板Ｗ全面に分散させ、シャワープレート１０５ｄは分散板１０５ｃで分散されたガスを均一に基板Ｗ上に供給することを目的としている。尚、図面においては、ガス導入管１０５ａは、１系統しか図示されていないが、必要に応じて複数のガス系統が設けられていることとする。
そして、高周波電源１０７は、上部電極１０３に高周波のＲＦ電力を印加するためのものである。
以上のような構成の成膜装置１００によれば、基板Ｗの上方において原料ガスプラズマを発生させたプラズマＣＶＤ法による成膜を行うことが可能である。尚、本発明は、ここで示した平行平板型プラズマＣＶＤ装置を用いた成膜に限定されることはなく、プラズマＣＶＤ法による成膜が可能な装置であれば、同様に用いることができる。
＜成膜方法−１＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第１例を、図２のフローチャートを参照して説明する。
先ず、ガラス基板等の基板Ｗ上に酸化シリコン、窒化シリコン、酸窒化シリコン等の薄膜を成膜する。例えばプラズマＣＶＤ法で酸化シリコンを１００ｎｍ程度成膜する。
ついで、基板Ｗの成膜表面上に結晶核を生成するための核生成工程Ｓ１を行う
ここでは先ず、処理室１０１内のステージ１０３上に基板Ｗを固定保持させる。次に、処理室１０１内の圧力を１３．３〜１３３０Ｐａ、好ましくは１３３〜４００Ｐａとし、基板Ｗの温度を１００〜６００℃、好ましくは３００〜４５０℃とする。
次に、処理室１０１内の圧力および基板Ｗの温度を保った状態で、ガス供給管１０５ａから成膜ガスとして、高次シラン系ガスとハロゲン化ゲルマニウム系ガスとを供給する。ここで用いる高次シラン系ガスとは、ＳｉnＨ2n+2（ｎ＝２，３,…)で表されるシランガスであり、ジシラン（Ｓｉ2Ｈ6）またはトリシラン（Ｓｉ3Ｈ8）が用いられる。また、ハロゲン化ゲルマニウムガスとしては、四フッ化ゲルマニウム（ＧｅＦ4）や二フッ化ゲルマニウム（ＧｅＦ2）のようなフッ化ゲルマニウム系ガス、さらには四塩化ゲルマニウム（ＧｅＣｌ4）のような塩化ゲルマニウム系ガスが用いられる
この際、ステージ１０３および上部電極１０５に印加する高周波電源１０７をオフにしておくことにより、反応性熱ＣＶＤ法による結晶核の生成を行う。
以上のような核生成工程Ｓ１では、必要に応じて、さらにＡｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ2等の不活性ガスや水素ガスを稀釈ガスとしてガス供給管１０５ａから処理室１０１内に供給しても良い。また、高次シラン系ガスとハロゲン化ゲルマニウムガスの流量比は、[ハロゲン化ゲルマニウムガス流量]／[高次シラン系ガス流量]＝１/１０以下が好ましい。稀釈ガス流量は２００から５０００ｓｃｃｍの範囲が好ましくい。また、不活性ガスと水素ガスとの両方を希釈ガスとして用いる場合には、不活性ガスの流量よりも水素ガスの流量を多くすることが好ましい。
このような核生成工程Ｓ１は、例えば３００秒間行われる。
尚、ここで用いるハロゲン化ゲルマニウム系ガスと高次シラン系ガスとは、３００℃程度以下の低温では反応することはない。このため、ガス混合室１０５ｂ内では反応せずに均一に混合される。したがって、大面積の基板上に均一に原料ガス成分が供給されるため、基板面内に対して均一な核生成を行うことができる。
またこの核生成工程Ｓ１は、プラズマＣＶＤ法によって行っても良い。この際、用いるガスは反応性熱ＣＶＤ法の場合と同様であって良く、ステージ１０３および上部電極１０５に高周波電圧を印加することによりプラズマＣＶＤ法による核生成が行われる。
次に、核生成された基板Ｗの成膜表面上にプラズマＣＶＤ法による成膜工程Ｓ２を行う。
ここでは、処理室１０１内の圧力および基板Ｗの温度を核生成工程Ｓ１と同様に保った状態で、ガス供給管１０５ａから供給する成膜ガスを、高次シラン系ガスおよび水素ガスに切り換える。さらに、これらのガスと共に、不活性ガスを添加しても良い。尚、不活性ガスとしては、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ2等が用いられる。
また、ステージ１０３および上部電極１０５に高周波電圧を印加することにより成膜ガスのプラズマを発生させる。
そして、このような成膜工程Ｓ２においては、高次シラン系ガスの流量を１とした場合の成膜ガスの総流量を５０以上とする。つまり、高次シラン系ガスの流量と成膜ガスの総流量との流量比Ｒ＝[ＳｉnＨ2n+2＋Ｈ2＋・・・]／[ＳｉnＨ2n+2]≧５０となるようにする。また、流量比Ｒ≧６０であればさらに好ましい。
また、成膜ガスとして、高次シラン系ガスおよび水素ガスと共に、不活性ガスを添加する場合には、水素ガスの流量以下の範囲で不活性ガスを用いることとし、不活性ガスの流量が水素ガスの流量よりも低いことが好ましい。これにより、膜中の不純物濃度を低く抑える。
以上により、基板Ｗ上に、結晶構造を含むシリコン薄膜(以下、微結晶シリコン薄膜と称する）を成膜する。
尚、薄膜トランジスタとして正常な特性を得るためには、微結晶シリコン薄膜中の酸素濃度を３×１０20ｃｍ-3以下に抑える必要がある。そこで、以上説明した成膜方法においては、成膜する微結晶シリコン薄膜中への不純物の混入を抑えるために、成膜ガスとして純度３Ｎ以上、好ましくは純度４Ｎ以上のガスを用いることとする。またさらに、成膜する微結晶シリコン薄膜中への酸素、炭素、窒素等の不純物元素濃度を抑えるために、上述した核生成工程Ｓ１を行う前に、クリーニングガス（例えばフッ素ガスやフッ化ハロゲンガスまたはＮＦ3ガス、水素ガス等）を用いたプラズマ処理によって処理室１０１内をクリーニングすることが望ましい。これは、以降の成膜方法の全てにおいて共通である。
以上説明した＜成膜方法−１＞では、核生成工程Ｓ１を行うことによって予め結晶核を生成した状態で、微結晶シリコン薄膜の成膜工程Ｓ２を行うため、結晶性の良好な微結晶シリコン薄膜を得ることができる。通常、この核生成工程Ｓ１で用いている高次シラン系ガスおよびハロゲン化ゲルマニウムガスは、共に単独では基板温度が４５０℃程度という低温で結晶化することはない。したがって、これらのガスを単独で用いる通常の熱ＣＶＤ法では、結晶核生成は起こらない。しかしながら高次シラン系ガスとハロゲン化ゲルマニウム系ガスとを成膜ガスとして同時に用いることにより、４５０℃という低温での反応性熱ＣＶＤ法での結晶核の形成が可能となる。
そして核生成後の成膜工程Ｓ２において、成膜ガスとして高次シランガスを用いたプラズマＣＶＤ法による成膜を行う構成としたことにより、以降の実施例で説明するように、通常の反応性熱ＣＶＤ法と比較して、より低い基板温度で１０倍以上の速い成膜速度での微結晶シリコン膜の成膜が可能で有ることが確認された。
また、この成膜工程Ｓ２においては、高次シランガスと共に水素ガスを用いるようにしたことにより、不純物濃度（特に酸素濃度）を低く抑えることも可能であり、またこれによる結晶性の向上が図られた微結晶シリコン薄膜を得ることが可能である。
特にこの成膜工程Ｓ２においての高次シラン系ガスの流量と成膜ガスの総流量との流量比Ｒ＝[ＳｉnＨ2n+2＋Ｈ2＋…]／[ＳｉnＨ2n+2]≧５０、好ましくはＲ≧６０となるようにすることで、以降の実施例において説明するように、より確実に微結晶シリコン薄膜の成膜速度を維持しつつ、結晶化率の高い微結晶シリコンを得ることが可能になる。
さらに、以降の実施例で説明するように、このような＜成膜方法−１＞で成膜された微結晶シリコン薄膜においては、柱状の結晶構造（カラム状とも呼ばれる）を持つ結晶粒が基板表面から成長しており、膜厚方向の全域において結晶性が良好な結晶性のシリコン薄膜が得られることが確認された。このことからすれば、本発明の成膜方法によれば、特に成膜底面側の結晶性が良好な微結晶シリコン薄膜が得られることになる。このため、例えばこの微結晶シリコン薄膜をチャネル層として用いた薄膜トランジスタであれば、ボトムゲート型とすることにより、結晶性がより良好な微結晶シリコン薄膜部分をチャネル形成部（すなわちゲート電極側の部分）とすることができ、キャリア移動度の向上を確実に図ることができるため、有利である。
以上のように＜成膜方法−１＞によれば、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した微結晶シリコン薄膜を基板上に成膜することが可能であるため、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化することが可能になると共に、得られた微結晶シリコン薄膜を用いることで、高性能化が図られた薄膜半導体装置を得ることが可能になる。
＜成膜方法−２＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第２例を、図３のフローチャートを参照して説明する。この＜成膜方法−２＞は、＜成膜方法−１＞の核生成工程で用いた成膜ガスを変更した例である。
すなわち、基板Ｗの成膜表面上に結晶核を生成するための核生成工程Ｓ１’においては、成膜ガスとして、ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるシラン系ガスと共に、水素ガスおよび不活性ガスの少なくとも一方を用いたプラズマＣＶＤ法を行う
この際より好ましくは、シラン系ガスと共に、水素ガスおよび不活性ガスの両方を用いることとする。この理由は、シラン系ガスと不活性ガスのみでプラズマ成膜すると、不活性ガスプラズマによるプラズマ衝撃によりチャンバ内壁から酸素ガスを主とする不純物元素を取り込み易くなるが、水素ガスを同時に導入することにより、水素ガスのクリーニング効果により不純物元素の膜中への取り込みを抑えることができる。また、シラン系ガスと水素ガスのみでは成膜初期の核発生率が少ないため、基板直上の結晶化率を高めることが難しい。
尚、水素ガスと不活性ガスとの両方を用いる場合には、水素ガスの流量が不活性ガスの流量よりも多くなるようにして、上術した結晶化率を維持しつつクリーニング効果を高めることが好ましい。
以上のような核生成工程Ｓ１’の具体的な一例としては、例えばシラン系ガスとしてＳｉ2Ｈ6（流量＝１０ｓｃｃｍ）を用い、不活性ガスとしてＡｒガス（流量＝５００ｓｃｃｍ）、さらに水素ガス（流量＝１０００ｓｃｃｍ）を用い、プラズマを約１０秒間印加して結晶核を形成する。
そして、以上の核生成工程１’の後に行われるプラズマＣＶＤ法による成膜工程Ｓ２は、＜成膜方法−１＞の成膜工程Ｓ２と同様に行われる。
以上のような＜成膜方法−２＞であっても、核生成工程Ｓ１’を行うことによって予め結晶核を生成した状態で、微結晶シリコン薄膜の成膜工程Ｓ２を行うため、結晶性の良好な微結晶シリコン薄膜を得ることができる。その後は＜成膜方法−１＞と同様の成膜工程Ｓ２を行う構成であるため、＜成膜方法−１＞と同様に、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した微結晶シリコン薄膜を基板上に成膜することが可能であるため、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化することが可能になると共に、得られた微結晶シリコン薄膜を用いることで、高性能化が図られた薄膜半導体装置を得ることが可能になる。
＜成膜方法−３＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第３例を、図４のフローチャートを参照して説明する。この＜成膜方法−３＞は、＜成膜方法−１＞の核生成工程で用いた成膜ガスを変更した例である。
すなわち、基板Ｗの成膜表面上に結晶核を生成するための核生成工程Ｓ１”では、シラン系ガスは使用せず、水素プラズマ処理、またはＡｒプラズマ処理、窒素（Ｎ２）プラズマ処理、等の不活性ガスのプラズマ処理を行う。
このような核生成工程Ｓ１”の具体的な一例としては、水素ガス（流量＝１０００ｓｃｃｍ）のプラズマを１０〜１８０秒間印加する。
そして、以上の核生成工程１”の後に行われるプラズマＣＶＤ法による成膜工程Ｓ２は、＜成膜方法−１＞の成膜工程Ｓ２と同様に行われる。
以上のような＜成膜方法−３＞であっても、核生成工程Ｓ１”を行うことによって予め結晶核を生成した状態で、微結晶シリコン薄膜の成膜工程Ｓ２を行うため、結晶性の良好な微結晶シリコン薄膜を得ることができる。その後は＜成膜方法−１＞と同様の成膜工程Ｓ２を行う構成であるため、＜成膜方法−１＞と同様に、低い基板温度であっても、成膜速度を維持して膜厚方向の結晶化率が安定した微結晶シリコン薄膜を基板上に成膜することが可能であるため、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化することが可能になると共に、得られた微結晶シリコン薄膜を用いることで、高性能化が図られた薄膜半導体装置を得ることが可能になる。
＜成膜方法−４＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第４例を、図５のフローチャートを参照して説明する。この＜成膜方法−４＞は、特別な核生成工程を行うことなく、成膜工程Ｓ２’中において核生成を同時に行う方法である。
ここでは先ず、処理室１０１内のステージ１０３上に基板Ｗを固定保持させる。次に、処理室１０１内の圧力を１３．３〜１３３０Ｐａ、好ましくは１３３〜４００Ｐａとし、基板Ｗの温度を１００〜６００℃、好ましくは３００〜４５０℃とする。
次に、処理室１０１内の圧力および基板Ｗの温度を保った状態で、ガス供給管１０５ａから成膜ガスとして、高次シラン系ガスと、水素ガスと、不活性ガスとを供給する。高次シランガスにはＳｉ2Ｈ6やＳｉ3Ｈ8などであり、不活性ガスはＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、またはＮ2などである。
この際、水素ガスの流量以下の範囲で不活性ガスを用いることとし、不活性ガスの流量が水素ガスの流量よりも低いことが好ましい。これにより、膜中の不純物濃度を低く抑える。
そして、ステージ１０３および上部電極１０５に高周波電圧を印加することにより、プラズマＣＶＤ法による成膜を行う。
そして、このような成膜工程Ｓ２’においては、高次シラン系ガスの流量を１とした場合の成膜ガスの総流量を５０以上とする。つまり、高次シラン系ガスの流量と成膜ガスの総流量との流量比Ｒ＝[ＳｉnＨ2n+2＋Ｈ2＋・・・]／[ＳｉnＨ2n+2]≧５０となるようにする。また、流量比Ｒ≧６０であればさらに好ましい。
以上により、基板Ｗ上に、結晶構造を含むシリコン薄膜(以下、微結晶シリコン薄膜と称する）を成膜する。
以上説明した＜成膜方法−４＞では、＜成膜方法−２＞の核生成工程（Ｓ１’）においてシラン系ガスに高次シラン系ガスを用いた工程をそのまま延長して成膜工程Ｓ２’とすることにより、高速の成膜速度と高結晶化率、低酸素濃度の諸要求を同時に満足する微結晶シリコン薄膜を成膜することが可能になる。
このような＜成膜方法−４＞は、膜厚が１００ｎｍ以下の微結晶性シリコン膜の成膜に対して特に有効である。
＜成膜方法−５＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第５例として、ｎ型やｐ型の不純物（ドーパント）が予め導入されたｎ型の微結晶シリコン薄膜またはｐ型の微結晶シリコン薄膜を成膜する場合を、＜成膜方法−１＞〜＜成膜方法−４＞に適用して説明する。
すなわち、＜成膜方法−１＞および＜成膜方法−２＞の手順では、成膜工程Ｓ２において、不純物を含有するドーパントガスを成膜ガスとして添加する。
また、＜成膜方法−３＞で示した手順では、核生成工程Ｓ１”および成膜工程Ｓ２において、不純物を含有するドーパントガスを成膜ガスとして添加する。
そして、＜成膜方法−４＞で示した手順では、成膜工程Ｓ２’において、不純物を含有するドーパントガスを成膜ガスとして添加する。
ここで添加するドーパントガスとしては、ｎ型の微結晶シリコン薄膜の成膜であれば、ｎ型不純物であるリン（Ｐ）を含有するホスフィン（ＰＨ3）が用いられる。一方、ｐ型の微結晶シリコン薄膜の成膜であれば、ｐ型不純物であるほう素（Ｂ）を含有するジボラン（Ｂ2Ｈ6）が用いられる。
このような成膜方法により、微結晶シリコン薄膜の直接成膜と共に、成膜された微結晶シリコン薄膜内に含有させた不純物（ドーパント）の活性化をすることが可能である。
尚、以上のように、不純物を活性化された状態で含有する微結晶シリコン薄膜の成膜を行う処理室１０１は、不純物を含有しない微結晶シリコン薄膜の成膜を行う処理室１０１と別に設けることが好ましい。これにより、不純物を含有しない微結晶シリコン薄膜への不純物の混入を防止する。また、不純物を含有しない微結晶シリコン薄膜と、不純物を含有する微結晶シリコン薄膜とを積層成膜する場合、大気中からの不純物混入を防止するために、マルチチャンバ形式のプラズマＣＶＤ装置を用い、真空を破らずにそれぞれの成膜を行う処理室間においての基板Ｗの移送を行うことが好ましい。
＜薄膜半導体装置の製造方法−１＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第１例を、図６〜図８の断面工程図に基づいて説明する。尚、第１例においては、ＣＭＯＳ構成のプレーナ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、図６（１）に示すように、絶縁性の基板１を用意する。この基板１には、例えば旭ガラス社製ＡＮ１００、コーニング社製Ｃｏｄｅ１７３７等が適宜用いられる。
この基板１上に、ゲート電極３をパターン形成する。ここでは、Ｍｏ、Ｗ、Ｔａ、Ｃｕ等の金属膜をスパッタ成膜し、成膜した金属膜をパターニングしてゲート電極３とする。尚、ゲート電極（金属膜）の膜厚は３０〜２００ｎｍとする。
次に、プラズマＣＶＤ法またはＬＰＣＶＤ法等の成膜方法によって、このゲート電極３上に、ゲート絶縁膜５となる窒化シリコン膜（ＳｉＮｘ）を１０〜５０nm、この上に酸化シリコン膜（ＳiＯｘ）を１０〜１００ｎｍ成膜する。これにより、窒化シリコン膜と酸化シリコン膜との積層構造のゲート絶縁膜５を形成する。
以上の後、図６（２）に示すように、先の＜成膜方法−１＞にて説明した核生成工程Ｓ１とその後の成膜工程Ｓ２とを行うことにより、不純物を含有しない微結晶シリコン薄膜７を成膜する。ここでは、膜厚が１０〜１００ｎｍ、好ましくは４０ｎｍの微結晶シリコン薄膜７を成膜することとする。
この微結晶シリコン薄膜７がＴＦＴの活性層となるが、この活性層に含まれる酸素、炭素、窒素等の不純物元素濃度は３×１０20ｃｍ-3以下であることが望ましい。このため、＜成膜方法−１＞で説明したように、クリーニングガス（例えばフッ素ガスやフッ化ハロゲンガスまたはＮＦ3ガス等）を供給したプラズマエッチングによって処理室内をクリーニングした後に、上述した核生成工程Ｓ１および成膜工程Ｓ２を行うことにより、これらの不純物元素濃度を低く抑えることとする。
尚、成膜した微結晶シリコン薄膜７に対して、エキシマレーザーなどのパルスレーザー、Ａｒレーザーなどの気体レーザー、ＹＡＧなどの固体レーザー、ＧａＮなどの半導体レーザー、Ｘｅ（キセノン）アークランプなどの急速加熱法（ＲＴＡ）、プラズマジェット照射などのエネルギー照射を行って結晶性を助長してもよい。
次に、図６（３）に示すように、続いてプラズマＣＶＤ等の方法で、酸化シリコン膜９を１〜１００ｎｍ程度の膜厚で微結晶シリコン薄膜７上に積層する。
その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的で、Ｂ+イオンをドーズ量０．１Ｅ１２〜４Ｅ１２／ｃｍ2程度で微結晶シリコン薄膜７にイオン注入する。この際、イオンビームの加速電圧は２０〜２００ｋｅＶ程度に設定される。
次に、図７（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、酸化シリコン薄膜９上にレジストパターン２０１を形成する。そして、このレジストパターン２０１をマスクにしたイオン注入法により、微結晶シリコン薄膜７中にｎ型のＭＯＳトランジスタのＬＤＤ拡散層７-1を形成するための不純物導入を行う。この際、例えばＰ+イオンを用い、注入ドーズ量：６Ｅ１２〜５Ｅ１３／ｃｍ2、加速電圧：２０〜２００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。イオン注入後にはレジストパターン２０１を剥離する。
次に、図７（２）に示すように、ｐチャンネル領域１ｐにおけるゲート電極３上部を覆い、かつｎチャンネル領域１ｎを覆うレジストパターン２０３を形成する。そして、このレジストパターン２０３をマスクにしたイオン注入によって、ｐチャンネルの薄膜トランジスタのソース・ドレイン７-2を形成するための不純物導入を行う。この際、例えばＢ+イオンを用い、注入ドーズ量：１Ｅ１４〜３Ｅ１５／ｃｍ2、加速電圧：５〜１００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。これにより、ｐチャンネルの薄膜トランジスタ（ｐＴＦＴ）を形成する。イオン注入後には、レジストパターン２０３を剥離する。
次いで、図７（３）に示すように、ｐチャンネル領域１ｐを覆い、かつｎチャンネル領域１ｎのゲート電極３上部を覆うレジストパターン２０５を形成する。そして、このレジストパターン２０５をマスクにしたイオン注入法によって、ｎチャンネルの薄膜トランジスタのソース・ドレイン７-3を形成するための不純物導入を行う。この際、例えば、Ｐ+イオンを用い、注入ドーズ量：１Ｅ１５〜３Ｅ１５／ｃｍ2、加速電圧１０〜２００ｋｅＶ程度で注入し、ｎチャンネルの薄膜トランジスタ（ｎＴＦＴ）を形成する。イオン注入後には、レジストパターン２０５を剥離する。
以上のようなイオン注入の後、赤外ランプ加熱、燃焼炉加熱等の急速加熱法（ＲＴＡ）またはレーザーアニール法、６００℃以下のＮ２雰囲気中での炉アニール法等により、微結晶シリコン薄膜７中に導入した不純物を活性化する。
その後、図７（４）に示すように、酸化シリコン膜９と微結晶シリコン薄膜７とを同時にパターンエッチングし、各薄膜トランジスタｐＴＦＴ，ｎＴＦＴ毎に島状パターンとする。
次に、図８（１）に示すように、島状パターンとした各薄膜トランジスタｐＴＦＴ，ｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとをこの順に積層成膜し、２層構造の層間絶縁膜１１を成膜する。これらの成膜は、例えばプラズマＣＶＤ等によって行われる。
この段階で、不活性ガスまたはフォーミングガス中等でのアニール処理により、層間絶縁膜１１中の水素、特に窒化シリコン１１ｂ中の水素を微結晶シリコン薄膜７中に拡散させる水素化工程を行う。アニール条件は例えば４００℃、２時間程度が好ましい。この水素化工程により微結晶シリコン薄膜７中のダングリングボンドを消去し、ＴＦＴ特性の向上を図ることができる。尚、この水素化工程は窒化シリコン薄膜１１ｂ中からの水素拡散方法に限ることは無く、水素プラズマ雰囲気中に微結晶シリコン薄膜７を晒すことでも達成できる。
次いで、図８（２）に示すように、層間絶縁膜１１および酸化シリコン膜９に、微結晶シリコン薄膜７のソース／ドレイン７-2，７-3に達するコンタクトホール１３を形成する。その後、層間絶縁膜１１上に、このコンタクトホール１３を介してソース／ドレイン７-2，７-3に接続される配線電極１５を形成する。この配線電極１５の形成は、Ａｌ−Ｓｉ等の配線用電極材料をスパッタ成膜し、これをパターニングすることによって行う。
その後、図８（３）に示すように、例えばアクリル系有機樹脂からなる平坦化絶縁膜１７を約１μｍの膜厚で塗布形成する。次に、この平坦化絶縁膜１７に配線電極１５に達するコンタクトホール１９を形成する。そして、このコンタクトホール１９を介して配線電極１５に接続された画素電極２１を、平坦化絶縁膜１７上に形成する。画素電極２１は、例えば透明導電性材料であるＩＴＯ（Indium Tin Oxide）をスパッタ成膜し、これをパターニングすることによって形成する。
また、画素電極２１がＩＴＯからなる場合には、画素電極２１を窒素雰囲気中において約２２０℃で３０分間アニールする。
尚、ここでは、表示装置用の駆動パネルにおいて、画素電極の駆動用の画素トランジスタがｎチャンネル型の薄膜トランジスタｎＴＦＴであり、周辺回路がＣＭＯＳ構成であり、周辺回路の１部であるｐチャンネル型の薄膜トランジスタｐＴＦＴのみを示した。
以上により、駆動パネルの完成となる。以上の後は、例えば液晶表示装置であれば、画素電極２１を覆う状態で配向膜を形成する。そして、基板上に対向電極と配向膜とをこの順に成膜した対向基板を用意し、配向膜間に液晶層を封止して表示装置を完成させる。また、有機電界発光素子を用いた有機ＥＬ表示装置であれば、画素電極上に発光層を含む有機層を積層形成し、有機層上に電極を設け、必要に応じて電極上を保護膜で覆うことにより、表示装置を完成させる。
以上のような製造方法によれば、微結晶シリコン薄膜７の成膜に上述した成膜方法を適用したことから、産業上実用化できる程度に成膜速度を保って成膜された微結晶シリコン薄膜７をチャネル層として用いたボトムゲート型の薄膜トランジスタｐＴＦＴ，ｎＴＦＴが得られる。これらの薄膜トランジスタｐＴＦＴ，ｎＴＦＴは、結晶性のシリコン薄膜７をチャネル層として用いていることから、アモルファスシリコンよりもキャリア移動度が高く高機能な回路を構成することが可能であり、このよう薄膜トランジスタｐＴＦＴ，ｎＴＦＴを用いて駆動回路が構成された表示装置の高機能化が図られる。
さらに、微結晶シリコン薄膜７の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になる。
また、レーザー結晶化装置のような複雑で高価な装置を用いることなく、プラズマＣＶＤ装置と金属スパッタ装置、露光装置、エッチング装置のみで薄膜トランジスタを作製できる。これは非晶質シリコンＴＦＴと同等のプロセスによって、微結晶シリコン薄膜を用いたＴＦＴで可能になることを意味する。すなわち近年大型化が進む非晶質シリコンＴＦＴと同様な基板の大型化が本発明により可能になることであり、一般にＧ８世代以降とされる２m角以上の大型ガラス基板にも対応するため、対角５０インチ以上の大型表示装置の生産も可能となり、工業上有益な効果が得られる。
尚、本実施例では、薄膜トランジスタｐＴＦＴ，ｎＴＦＴをシングルゲート構造を図示しているが、画素トランジスタである薄膜トランジスタｎＴＦＴはソース領域とドレイン領域の間に複数のゲートを持つマルチゲート構造としても良い。マルチゲート構造のＴＦＴはシングルゲート構造のＴＦＴに比較してオフ電流を低減し易いという特徴があり、非晶質シリコンを用いたＴＦＴに比較するとオフ電流が高い微結晶シリコンＴＦＴでは有用である。
＜薄膜半導体装置の製造方法−２＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第２例を、図９〜図１０の断面工程図に基づいて説明する。尚、第２例においては、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１例において図６（１）〜（３）を用いて説明したと同様の手順にて、絶縁性の基板１上にゲート電極３をパターン形成し、これを覆う状態でゲート絶縁膜５を成膜し、先の＜成膜方法−１＞にて説明した成膜方法により不純物を含有しない微結晶シリコン薄膜７を成膜し、次いで酸化シリコン薄膜９を成膜するまでを行う。また、その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的でのイオン注入を行う。
以上の後、図９（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、酸化シリコン薄膜９上にレジストパターン２０７を形成する。そして、このレジストパターン２０１をマスクにしたエッチングにより、微結晶シリコン薄膜７上の酸化シリコン薄膜９を除去し、ゲート電極３上のみに酸化シリコン薄膜９を残す。このエッチングの後には、レジストパターン２０７を剥離する。
次に、図９（２）に示すように、先の＜成膜方法−５＞にて説明した成膜方法により、活性化された不純物を含有する微結晶シリコン薄膜２３を成膜する。ここでは、膜厚が１０〜５００ｎｍの微結晶シリコン薄膜２３を成膜することとする。この際、ドーパントガスにホスフィン（ＰＨ３）を用いることでｎ型の微結晶シリコン２３(以下、ｎ型微結晶シリコン薄膜２３と記す）を形成する。また、このｎ型微結晶シリコン薄膜２３の成膜は、不純物を含有しない微結晶シリコン薄膜７を成膜する処理室とは別の処理室内で行うこととする。尚、ドーパントガスをジボラン(Ｂ２Ｈ６)にすると、活性化されたｐ型不純物を含有するｐ型微結晶シリコン薄膜が得られる。
これより、先に形成した微結晶シリコン薄膜７がチャネル層７となり、ここで形成したドーパントを含有するｎ型微結晶シリコン薄膜２３がソース／ドレイン層２３となる。
次いで、図９（３）に示すように、ソース／ドレイン層２３と、チャネル層７とを同時にソース／ドレイン層２３のパターンでエッチングし、各薄膜トランジスタの領域毎に島状パターンとする。
エッチングストップ層となる酸化シリコン膜９上においてエッチングが止まるため、ソース／ドレイン２３ａと、チャネル層７が１工程で同時に形成される。これにより、ｎチャンネルのチャネルストップ型薄膜トランジスタｎＴＦＴを形成する。
以上の後、図１０（１）〜（３）に示す工程は、第１例において図８（１）〜（３）を用いて説明したと同様に行う。
すなわち先ず図１０（１）に示すように、形成された薄膜トランジスタｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとの２層構造の層間絶縁膜１１を成膜する。その後、水素化処理を行う。
次いで、図１０（２）に示すように、層間絶縁膜１１に、ソース／ドレイン２３ａに達するコンタクトホール１３を形成し、さらにソース／ドレイン２３ａに接続される配線電極１５を形成する。
その後、図１０（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１例と同様である。
以上のような第２例の製造方法であっても、微結晶シリコン薄膜７の成膜に上述した＜成膜方法−１＞を適用したことから、第１例と同様の効果が得られる。これに加えて、ソース／ドレイン２３ａとなるｎ型微結晶シリコン薄膜２３の成膜にも、上述した＜成膜方法−５＞を適用したことから、チャネルストップ型ボトムゲートＴＦＴの作製工程の効率化を図ることができる。さらに、微結晶シリコン薄膜７およびｎ型微結晶シリコン薄膜２３の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になる。
本第２例では、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴの形成を例示した。しかしながら、ＣＭＯＳ構成とする場合には、微結晶シリコン薄膜２３の成膜を、ｎ型とｐ型との２回行えば良い。また、他の構造のｐチャンネル型薄膜トランジスタと組合わせても良い。
＜薄膜半導体装置の製造方法−３＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第３例を、図１１〜図１２の断面工程図に基づいて説明する。尚、第３例においては、ｎチャンネルのみの単チャネル構成のチャネルエッチ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１例において図６（１）〜（２）を用いて説明したと同様の手順にて、絶縁性の基板１上にゲート電極３をパターン形成し、これを覆う状態でゲート絶縁膜５を成膜し、先の＜成膜方法−１＞にて説明した実施形態のＣＶＤ成膜方法により不純物を含有しない微結晶シリコン薄膜７を成膜するまでを行う。その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的でのイオン注入を行う。
その後、図１１（１）に示すように、先の＜成膜方法−５＞にて説明した実施形態のＣＶＤ成膜方法により、活性化された不純物を含有する微結晶シリコン薄膜２３を成膜する。ここでは、膜厚が１０〜２００ｎｍの微結晶シリコン薄膜２３を成膜することとする。この際、ドーパントガスにホスフィン（ＰＨ３）を用いることでｎ型の微結晶シリコン２３(以下、ｎ型微結晶シリコン薄膜２３と記す）を形成する。また、このｎ型微結晶シリコン薄膜２３の成膜は、不純物を含有しない微結晶シリコン薄膜７を成膜する処理室とは別の処理室内で行うこととする。ただし、微結晶シリコン薄膜７を成膜した後、処理室内の真空状態を破らずに基板を移送してｎ型微結晶シリコン薄膜２３を成膜することが好ましい。尚、ドーパントガスをジボラン(Ｂ２Ｈ６)にすると、活性化されたｐ型不純物を含有するｐ型微結晶シリコン薄膜が得られる。
これより、先に形成した微結晶シリコン薄膜７がチャネル層７となり、ここで形成したドーパントを含有するｎ型微結晶シリコン薄膜２３がソース／ドレイン層２３となる。
次いで、図１１（２）に示すように、ソース／ドレイン層２３と、チャネル層７とを同時にパターンエッチングし、各薄膜トランジスタの領域毎に島状パターンとする。
その後、図１１（３）に示すように、島状パターンとなったソース／ドレイン層２３を、ゲート電極３の上方において２つに分割するようにパターンエッチングし、ソース／ドレイン２３ａを形成する。これにより、ｎチャンネルのチャネルエッチ型薄膜トランジスタｎＴＦＴを形成する。
以上の後、図１２（１）〜（３）に示す工程は、第１例において図８（１）〜（3）を用いて説明したと同様に行う。
すなわち先ず図１２（１）に示すように、形成された薄膜トランジスタｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとの２層構造の層間絶縁膜１１を成膜する。その後、水素化処理を行う。
次いで、図１２（２）に示すように、層間絶縁膜１１に、ソース／ドレイン２３ａに達するコンタクトホール１３を形成し、さらにソース／ドレイン２３ａに接続される配線電極１５を形成する。
その後、図１２（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１例と同様である。
以上のような第３例の製造方法であっても、微結晶シリコン薄膜７の成膜に上述した＜成膜方法−１＞を適用したことから、第１例と同様の効果が得られる。これに加えて、ソース／ドレイン２３ａとなるｎ型微結晶シリコン薄膜２３の成膜にも、上述した＜成膜方法−５＞を適用したことから、チャネルストップ型ボトムゲートＴＦＴの作製工程の効率化を図ることができる。さらに、微結晶シリコン薄膜７およびｎ型微結晶シリコン薄膜２３の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になることは第２例と同様である。
本第３例では、ｎチャンネルのみの単チャネル構成のチャネルエッチ型ボトムゲートＴＦＴの形成を例示した。しかしながら、ＣＭＯＳ構成とする場合には、微結晶シリコン薄膜２３の成膜を、ｎ型とｐ型との２回行えば良い。また、他の構造のｐチャンネル型薄膜トランジスタと組み合わせても良い。
尚、以上説明した第１例〜第３例においては、全て平坦化絶縁膜１７上に画素電極２１を形成する構造を例示しているが、平坦化絶縁膜１７は必ずしも必要ではなく、層間絶縁膜１１上に直接、画素電極２１を形成しても良い。
また、以上説明した第１例〜第３例においては、全てボトムゲート型の薄膜トランジスタの作製に本発明を適用した実施の形態を説明した。しかしながら、本発明は図１３に示すようなデュアルゲート型の薄膜トランジスタＴＦＴ’の製造にも適用可能である。この場合、第１例と同様にして図７（４）で説明した工程までを行った後、本発明の＜成膜方法−１＞を適用して成膜した微結晶シリコン薄膜７上に、酸化シリコン膜９(ゲート絶縁膜）を介して第２のゲート電極３’を形成する工程を行う。このゲート電極３’は、ゲート電極３との間に微結晶シリコン薄膜７を狭持して配置される。上下のゲート電極３，３’には同一の電位を与えても良く、また異なる電位を与えてしきい電圧を意図的に制御することもできる。
また、図１４に示すようなトップゲート型の薄膜トランジスタＴＦＴ”の製造にも適用可能である。この場合、基板１上に、バッファ層である窒化シリコン膜３１および酸化シリコン膜３３をこの順に成膜し、その上部に本発明の＜成膜方法−１＞を適用して成膜した微結晶シリコン薄膜７を成膜する。そして、この微結晶シリコン薄膜７を島状にパターニングした後、これを覆う状態で酸化シリコン膜９からなるゲート絶縁膜を成膜し、この上部にゲート電極３’を形成する工程を行う。そして、このゲート電極３’および必要に応じて形成したレジストパターンをマスクにしたイオン注入によって、微結晶シリコン薄膜７に不純物を導入してＬＤＤ拡散層やソース／ドレインを形成する。
さらに以上説明した第１例〜第３例においては、薄膜トランジスタを用いた表示装置の作製に本発明を適用した薄膜半導体装置の製造方法を説明したが、本発明は薄膜トランジスタを備えた表示装置のみならず、太陽電池、光センサ等の光電変換素子などの結晶性のシリコン薄膜を用いた薄膜半導体装置の製造方法であれば、同様に適用可能であり、同様の効果を得ることが可能である。
また、微結晶シリコン薄膜７の成膜は、＜成膜方法−２＞〜＜成膜方法−４＞の何れかを適用することができる。
＜成膜方法−１＞（図２参照）を適用して成膜された微結晶シリコン薄膜の膜質、成膜速度などの評価結果を説明する。
下記表１には、各工程で用いた成膜ガスおよび流量を示す。尚、基板Ｗとしては、ガラス基板上にプラズマＣＶＤ法によって酸化シリコン薄膜を１００ｎｍの膜厚で成膜したものを用いた。
Figure 2009032757
まず核生成工程Ｓ１においては、表１のような成膜ガスをそれぞれの流量で用い、処理室内の圧力＝２７０Ｐａ、基板温度＝４５０℃の条件３００秒間の反応性熱ＣＶＤによる結晶核の生成を行った。
次に、成膜工程Ｓ２においては、処理室内の圧力＝２７０Ｐａ、基板温度＝４５０℃に維持した状態で、表１のような成膜ガスをそれぞれの流量で用い、プラズマを発生させることにより微結晶シリコン薄膜を成膜した。尚、平行平板型プラズマＣＶＤ装置における電極間の距離は２５ｎｍであり、電極面積は２５００ｃｍ2、高周波電力を１．２ｋＷ、成膜時間５分間とした。
以上のようにして成膜した試料１〜４の各微結晶シリコン膜について、波長５１４ｎｍの参照光を用いたラマンスペクトルの測定を行い、その結果から各微結晶シリコン膜の結晶化率Ｃを得た。ここで言う結晶化率Ｃとは薄膜のラマンスペクトルから得られる結晶成分（結晶体積分率Ｉcと微結晶体積分率Iｕの和）に対する、全体積の比率で与えられる値であり、すなわち結晶化率Ｃ＝（Ｉc＋Ｉｕ）／（Ｉc＋Ｉｕ＋Ia）である。尚、Iaは非晶質体積分率である。
図１５には、以上のようにして得た各微結晶シリコン膜においての結晶化率Ｃと、高次シランガスの流量と成膜ガスの総流量との流量比Ｒとの関係を示す。
図１５から明らかなように、流量比Ｒが５０以上で結晶化率Ｃの上昇が飽和する傾向になる。逆に流量比Ｒが５０未満では結晶化率が急激に低下し良好な結晶性の膜が得られない。従って成膜工程Ｓ２においては、流量比Ｒを５０以上とすることにより、結晶性が安定して良好な微結晶シリコン膜が得られることが確認された。また流量比Ｒが６０以上であれば、さらに結晶性の良好な微結晶シリコンが得られることが分かる。
図１６には、試料４（流量比Ｒ＝１０１）で成膜した微結晶シリコン薄膜のラマンスペクトルを示す。このラマンスペクトルに代表されるように、試料１〜４の微結晶シリコンのうち、流量比Ｒが５０以上の試料２〜４の微結晶シリコン薄膜において、結晶構造を含むＳｉを示すＳｉ-Ｓｉ結合のＴＯフォノンモードである５１８〜５２０ｃｍ-1付近に鋭いピークが観察された。ピークの半値幅は９．７〜１０．８ｃｍ-1であった。
さらに、試料１〜４の微結晶シリコン薄膜の表面を走査電子顕微鏡で観察したところ、流量比Ｒを５０以上として成膜した試料２〜４で、結晶粒径が２０〜１００ｎｍの微結晶シリコンが成長していることが確認された。また断面ＴＥＭ観察においては、試料１〜４で柱状の結晶構造（カラム状とも呼ばれる）を持つ結晶粒が基板表面から成長していることがわかった。
以上のような観察により、＜成膜方法−１＞によって、結晶粒径が数ｎｍであるナノ結晶シリコンと、結晶粒径が１０〜１００ｎｍの微結晶シリコンとで構成された微結晶シリコン薄膜を成膜可能であることが確認された。また断面ＴＥＭ観察の結果からり、膜厚方向の全域において結晶性の良好な微結晶シリコン薄膜が得られていることが確認された。
また試料４の微結晶シリコン薄膜の膜厚と、成膜時間（５分間）とから算出された成膜速度は８８ｎｍ/ｍｉｎ．であった。これは、特許文献１に示された反応性熱ＣＶＤ法（基板温度４５０℃）において達成される成膜速度８〜９ｎｍ/ｍｉｎ.と比較して、約１０倍の速さであり、成膜ガスに高次シランガスを用いたプラズマＣＶＤ法によって成膜を行うことによる成膜速度の高速化が確認された。
さらに試料４の微結晶シリコン薄膜中の不純物濃度を２次イオン質量分析法（ＳＩＭＳ）で分析した。図１７には、ＳＩＭＳ分析による不純物濃度プロファイルを示す。尚、ＳＩＭＳ分析においては、微結晶シリコン膜の下地となる基板中の不純物濃度は測定しておらず、基板中の濃度プロファイルは実態を反映していない。
図１７から明らかなように、＜成膜方法−１＞を適用して得られた試料４の微結晶シリコン膜では、膜中の酸素（Ｏ）濃度が３×１０18ｃｍ-3となり、従来のプラズマＣＶＤによる成膜方法に比較して酸素濃度が１／５０〜１／１００に低減された。また炭素（Ｃ）、窒素（Ｎ）濃度も２〜３×１０18ｃｍ-3の低いレベルに抑えられていることも判明した。
また以上の効果の他にも、図１６に示されるラマンスペクトルから、本発明の成膜方法によって得られた微結晶シリコン薄膜が、膜の内部応力が少ない膜であることがわかる。これは、一般に結晶質を含む微結晶シリコン薄膜のラマンスペクトルは、膜の内部応力に起因して本来の単結晶シリコンのラマンスペクトルのピークである５２０ｃｍ-1よりも低い波長側である５１０ｃｍ-1付近にピークが現れる。しかしながら、ここで得られた微結晶シリコン薄膜のラマンスペクトルのピークは、単結晶シリコンのラマンスペクトルのピークである５２０ｃｍ-1に極めて近く、このことから内部応力が少ない膜であることが明らかである。
したがって、＜成膜方法−１＞によれば、膜応力に起因するキャリア移動度のばらつきが小さい微結晶シリコン薄膜とすることが可能であり、この結果、この微結晶シリコン薄膜を用いた薄膜半導体装置において、キャリア移動度に起因する特性を均一できる効果も得られる。
尚、以上説明した試料１〜４の微結晶シリコン薄膜の成膜方法では、基板温度を４００℃としたが、処理室内（成膜雰囲気内）の圧力、ＲＦ電力、原料ガスおよび希釈ガスの流量比等を最適化することにより、基板温度が１００−３００℃程度のさらに低い温度でも、微結晶シリコン薄膜を成膜させることは可能である。このように低い基板温度での成膜が可能になることから、ガス系の追加だけで既存のプラズマＣＶＤ装置を使用することができる。
＜成膜方法−４＞（図５参照）を適用して成膜された微結晶シリコン薄膜の膜質、成膜速度などの評価結果を説明する。
下記表２には、成膜工程Ｓ２’で用いた成膜ガスおよび流量を示す。尚、基板Ｗとしては、ガラス基板上にプラズマＣＶＤ法によって酸化シリコン薄膜を１００ｎｍの膜厚で成膜したものを用いた。
Figure 2009032757
この際、上記表２のような成膜ガスをそれぞれの流量で用い、処理室内の圧力＝２７０Ｐａ、基板温度＝４００℃としてプラズマを発生させ、基板上に微結晶シリコン薄膜を成膜した。尚、平行平板型プラズマＣＶＤ装置における電極間の距離は２５ｍｍであり、電極面積は２５００ｃｍ2、高周波電力を１．２ｋＷ、成膜時間は５分間とした。尚、水素ガスを用いない比較例においては、成膜時間を１０分間とした。
以上のようにして成膜した試料５，６および比較例の微結晶シリコン薄膜中の酸素濃度を、２次イオン質量分析法（ＳＩＭＳ）で分析した。図１８にはＳＩＭＳ分析による酸素濃度プロファイルを示す。尚、ＳＩＭＳ分析においては、微結晶シリコン膜の下地となる基板中の不純物濃度は測定しておらず、基板中の濃度プロファイルは実態を反映していない。
図１８から明らかなように、＜成膜方法−４＞を適用して成膜された試料５，６の微結晶シリコン膜は、比較例の微結晶シリコン膜よりも膜中の酸素濃度が低く抑えられていることが確認された。
特に、水素ガスの流量が不活性ガスの流量よりも多い試料５は、基板上から膜厚約５０ｎｍまで酸素濃度が４×１０18ｃｍ-3と低い値に抑えられている。またこの場合の成膜速度は、５分間の成膜時間の平均で、１．１ｎｍ／ｍｉｎ．であった。
一方、水素ガスの流量と不活性ガスの流量とが同量である試料６では、酸素濃度が基板直上から急激に上昇し、酸素濃度が最も低い領域でも１．７×１０19ｃｍ-3で、膜全体としては４．５×１０20ｃｍ-3になる。したがって、＜成膜方法−４＞を適用する場合は酸素濃度が低い領域を実現させるため、水素ガス流量よりも不活性ガス流量が少ないことが必要で、不活性ガス流量は水素ガス流量の１／２程度が好ましい。この場合も高次シランガスの流量と総ガス流量との流量比Ｒは５０以上であることが好ましいことは＜成膜方法−１＞と同様である。
尚、比較例の酸素濃度プロファイルから明らかなように、希釈ガスに水素が含まれない場合は、基板直上から１×１０20ｃｍ-3以上の酸素濃度になり、低酸素濃度領域が無いこともわかる。
実施形態の製造方法に用いる成膜装置の一例を示す構成図である。 本発明を適用した成膜方法−１を示すフローチャートである。 本発明を適用した成膜方法−２を示すフローチャートである。 本発明を適用した成膜方法−３を示すフローチャートである。 本発明を適用した成膜方法−４を示すフローチャートである。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その２）である。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その３）である。 本発明を適用した薄膜半導体装置の第２例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第２例を示す断面工程図（その２）である。 本発明を適用した薄膜半導体装置の第３例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第３例を示す断面工程図（その２）である。 本発明が適用される他の薄膜トランジスタ（薄膜半導体装置）の構成図である。 本発明が適用されるさらに他の薄膜トランジスタ（薄膜半導体装置）の構成図である。 成膜方法−１を適用して得られた微結晶シリコン膜においての結晶化率Ｃと、高次シランガスの流量と成膜ガスの総流量との流量比Ｒとの関係を示すグラフである。 成膜方法−１を適用して得られた試料４の微結晶シリコン薄膜のラマンスペクトルである。 成膜方法−１を適用して得られた試料４の微結晶シリコン薄膜中のＳＩＭＳ分析による不純物濃度プロファイルである。 成膜方法−４を適用して得られた試料５，６および比較例の微結晶シリコン薄膜中のＳＩＭＳ分析による酸素濃度プロファイルである。
符号の説明
１…１…基板、７…微結晶シリコン薄膜、２３…ｎ型微結晶シリコン薄膜、ｎＴＦＴ…ｎチャンネル型の薄膜トランジスタ、ｐＴＦＴ…ｐチャンネル型の薄膜トランジスタ、ＴＦＴ’，ＴＦＴ”…薄膜トランジスタ

Claims (10)

  1. ＳｉnＨ2n+2（ｎ＝２，３,…)で表される高次シラン系ガスと水素ガスとを成膜ガスに用いたプラズマＣＶＤ法により、結晶構造を含むシリコン薄膜を基板上に成膜する工程を行う
    ことを特徴とする薄膜半導体装置の製造方法。
  2. 請求項１記載の薄膜半導体装置の製造方法において、
    前記成膜ガスとして、高次シラン系ガスおよび水素ガスと共に不活性ガスを用いる
    ことを特徴とする薄膜半導体装置の製造方法。
  3. 請求項２記載の薄膜半導体装置の製造方法において、
    前記水素ガスの流量以下の範囲で前記不活性ガスを用いる
    ことを特徴とする薄膜半導体装置の製造方法。
  4. 請求項１記載の薄膜半導体装置の製造方法において、
    前記高次シラン系ガスの流量を１とした場合の成膜ガスの総流量を５０以上とする
    ことを特徴とする薄膜半導体装置の製造方法。
  5. 請求項１記載の薄膜半導体装置の製造方法において、
    前記シリコン薄膜を成膜する工程の前に、前記基板上に結晶核を生成する核生成工程を行う
    ことを特徴とする薄膜半導体装置の製造方法。
  6. 請求項５記載の薄膜半導体装置の製造方法において、
    前記核生成工程では、ＳｉnＨ2n+2（ｎ＝２，３,…)で表される高次シラン系ガスとハロゲン化ゲルマニウムガスとを成膜ガスに用いた反応性熱ＣＶＤ法またはプラズマＣＶＤ法によって前記結晶核を生成する
    ことを特徴とする薄膜半導体装置の製造方法。
  7. 請求項６記載の薄膜半導体装置の製造方法において、
    前記ハロゲン化ゲルマニウムガスは、ＧｅＦ2、ＧｅＦ4、およびＧｅＣｌ4のうちの少なくとも１つである
    ことを特徴とする薄膜半導体装置の製造方法。
  8. 請求項５記載の薄膜半導体装置の製造方法において、
    前記核生成工程では、ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるシラン系ガスと共に、水素ガスおよび不活性ガスの少なくとも一方を成膜ガスとして用いたプラズマＣＶＤ法によって結晶核を生成する
    ことを特徴とする薄膜半導体装置の製造方法。
  9. 請求項８記載の薄膜半導体装置の製造方法において、
    前記不活性ガスの流量よりも前記水素ガスの流量が多い、
    ことを特徴とする薄膜半導体装置の製造方法。
  10. 請求項５記載の薄膜半導体装置の製造方法において、
    前記核生成工程では、前記基板表面の水素プラズマ処理によって結晶核を生成する
    ことを特徴とする薄膜半導体装置の製造方法。
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