KR101451104B1 - 박막 반도체장치의 제조 방법 - Google Patents

박막 반도체장치의 제조 방법 Download PDF

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Abstract

낮은 기판온도여도 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 결정성 실리콘 박막을 기판 위에 성막 가능하고, 이에 따라 기판 상에의 결정성 실리콘 박막의 직접 성막을 산업상 실용화하는 것과 함께, 이 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치의 제조 방법을 제공한다. SinH2n+2(n=2,3,…)로 나타내는 고차 실란계 가스와 수소 가스를 성막 가스로 사용한 플라즈마ＣＶＤ법에 의해, 결정구조를 포함한 실리콘 박막을 기판 위에 성막하는 성막 공정 S2를 행한다. 또 전공정으로서, 상기 핵 생성 공정에서는 SinH2n +2(n=2,3,…)로 나타내는 고차 실란계 가스와 할로겐화 게르마늄 가스를 성막 가스로 사용한 반응성열ＣＶＤ법 또는 플라즈마ＣＶＤ법에 의해 기판 위에 결정핵을 생성하기 위한 핵 생성 공정 S1을 행한다.
기판, 실리콘 박막, 반도체, 성막

Description

박막 반도체장치의 제조 방법{METHOD OF MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE}
본 발명은 박막 반도체장치의 제조 방법에 관한 것으로서, 특히 박막 트랜지스터나 이것을 구비한 표시장치, 그리고 반도체 박막을 사용한 태양 전지나 센서로 대표되는 광전변환소자 등을 포함한 박막 반도체장치의 제조 방법에 관한 것이다.
액정 모니터나 유기 EL디스플레이 등의 플랫 패널 디스플레이에는, 화소전극의 구동용 소자로서 박막 트랜지스터(ＴＦＴ:thin film transistor)가 설치된다. 이 중, 반도체 박막으로서 다결정 실리콘(poly-Si)을 사용한 poly-Si·TFT는, 구동회로를 형성할 수 있는 것, 고기능의 회로를 패널에 내장함으로써 소위 시스템-온-글래스화가 가능하게 되는 것 등의 이유로 주목받고 있다. 이 poly-Si·TFT를 저비용의 유리 기판 상에 형성하는 것을 실현하기 위해서, 제조 프로세스의 온도를 600도 이하로 억제한, 소위 저온 poly-Si 프로세스의 개발이 이루어져 왔다.
저온 poly-Si 프로세스에 의한 poly-Si·TFT의 제조에 있어서는, 종래에는 비정질 실리콘을 플라즈마ＣＶＤ 등의 방법으로 저융점의 유리 기판 위에 성막하 고, 이것을 레이저 빔이나 전자빔과 같은 에너지 빔을 조사해서 결정화하는 방법이 알려져 있다.
비정질 실리콘을 결정화시키는 에너지 빔으로서는, 예를 들면 ＸｅＣｌ가스를 여기해서 얻어지는 파장 308nm의 엑시머 레이저를 사용하는 것이 일반적이다. 이 레이저 빔을 선상 빔으로 정형해서 유리 기판 상을 주사함으로써, 유리 기판 전체 면을 결정화시키는 방법이 공업적으로 이용되고 있다.
그러나 이러한 레이저 어닐법으로 제조하는 경우에는 레이저 어닐 장치에 정밀한 광학계나, 안정한 레이저 발진을 시키기 위한 대규모의 안정화 장치 등이 필요해서, 설비 비용의 증대를 초래한다. 또 레이저 빔의 광학계나 발진 에너지의 한계 때문에, 빔의 크기에는 일정한 한계가 있어, 대면적 기판 상에서 균일한 조사를 하는 것이 곤란하다. 따라서 기판의 대형화를 고려하면, 레이저 어닐법은 생산성의 관점에서는 반드시 바람직하다고 할 수 없다. 또한, 레이저 빔 결정화로 얻어진 다결정 실리콘은, 레이저 빔의 에너지 편차를 반영해서 결정립 지름이 변동하기 쉽고, 그 결과 ＴＦＴ 특성의 편차를 초래하는 문제점이 있었다.
이에 따라 레이저 어닐을 행하지 않고, 결정구조를 포함한 실리콘 박막을, 기판 위에 직접 퇴적 성막하는 몇 가지 방법이 제안되었다.
예를 들면 하기 특허문헌 1에는, 에칭성 가스와 성막 가스를 가열된 기판 위에 도입하고, 에칭성 가스의 존재 하에 가열된 기판에 의해 성막 가스를 열적으로 활성화시켜서 열화학 반응을 일으킴으로써, 결정질의 반도체 박막을 직접 성막하는 방법, 즉 반응성열ＣＶＤ법이 개시되어 있다.
또 하기 특허문헌 2에는, 실란-불화 실란-불소 가스계를 사용한 플라즈마ＣＶＤ법에 의한 성막이 개시되어 있다. 또 이 방법에 의해 얻어진 실리콘 박막은, 결정 실리콘에 근거하는 샤프한 라만 분광 스펙트럼이 관찰된다고 기재되어 있다.
또 하기 비특허문헌 1에는, 플라즈마ＣＶＤ 성막 프로세스의 초고순도화로 막중 산소농도를 저감함으로써, 결정성의 개선이 관찰된다고 기재되어 있다.
또 하기 비특허문헌 2에는, 모노실란 가스(SiH4)와 수소 가스의 가스 유량비 r=[H2]/[SiH4]을 100 이상으로 함으로써, 성막되는 실리콘 박막 중의 산소농도를 1.5×1017cm-3 이하로 할 수 있다고 기재되어 있고, 산소농도의 저감에 의해 결정성의 개선을 꾀할 수 있다고 생각된다.
[특허문헌 1] 일본국 공개특허공보 특개 2001-68422
[특허문헌 2] 일본국 공개특허공보 특개 평6-168882
[비특허문헌 1] 카메이, 기타, 「전자기술종합 연구소 휘보」, 제63권, 제1·2호, 37쪽(1999년)
[비특허문헌 2] C-H Lee, et al.,「 Ａｐｐｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ 86」,(2005년), 논문번호 222106
그러나 예를 들면 특허문헌 1의 반응성열ＣＶＤ법에서는, 기판온도는 성막 가스인 디실란의 분해온도인 최저 400도 이상, 충분한 성막 속도를 얻기 위해서는 450도 이상이 필요하다고 여겨진다. 기판온도가 450도 이상이 될 경우에는 일반적인 ＳＵＳ강재제의 ＣＶＤ 챔버는 대응할 수 없고, 특수한 내열 사양으로 ＣＶＤ 성막 장치를 설계할 필요가 있다. 또한 기판온도를 450도로 한 경우에도, 플라즈마 반응을 사용하지 않는 반응성열ＣＶＤ법의 성막 속도는 8∼9nm/min. 정도밖에 되지 않아, 산업상에 있어서의 실용화가 곤란하다.
한편, 특허문헌 2에 기재되어 있는 바와 같은 플라즈마ＣＶＤ법으로 결정질의 반도체 박막을 직접 성막하는 방법에서는, 결정 성장 초기에 막중에 비정질 성분이 차지하는 비율이 커진다. 이 때문에, 특히 반도체 박막의 기판측의 계면 부근의 결정성이 중요해지는 보텀 게이트형 ＴＦＴ로 충분한 성능을 얻을 수 없는 문제가 있었다.
또한 비특허문헌 1에 기재되어 있는 바와 같은, 플라즈마ＣＶＤ 성막 프로세스의 초고순도화에 의해 결정성을 개선하는 방법에서는, 성막 가스나 배관, 성막 챔버의 초고순도화 대응은 장치의 고비용화를 초래하고, 특히 수 제곱미터 크기가 되는 대형 유리 기판을 다루는 생산용 장치로서는 현실적이지 않다.
또 비특허문헌 2에 기재되어 있는 바와 같은, 실란 가스에 대한 수소 희석률을 상승시킴으로써 일반적인 플라즈마ＣＶＤ 장치에 있어서 막중의 불순물 농도를 저하시키는 방법에서는, 성막 속도가 6nm/min. 정도로 낮고, 생산성이 나쁜 문제점이 있다.
따라서 본 발명은 낮은 기판온도여도, 성막 속도를 유지하면서, 막 두께 방향의 결정화율이 안정된 결정성 실리콘 박막을 기판 위에 성막할 수 있고, 이에 따라 기판 상에의 결정성 실리콘 박막의 직접 성막을 산업상 실용화하는 것과 함께, 이 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치의 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 본 발명의 박막 반도체장치의 제조 방법은, 반도체 박막으로서 실리콘 박막을 구비한 박막 반도체장치의 제조 방법이다. 이 방법은, SinH2n +2(n=2,3,…)로 나타내는 고차 실란계 가스와, 수소 가스를 원료 가스에 사용한 플라즈마ＣＶＤ법에 의해, 결정구조를 포함한 실리콘 박막을 기판 위에 성막하는 공정을 행하는 것을 특징으로 한다.
이러한 제조 방법에서는, 플라즈마ＣＶＤ법에 의한 실리콘 막의 성막에 있어서, 성막 가스로서 고차 실란계 가스 및 수소 가스를 성막 가스로 사용한 것에 의해, 낮은 기판온도여도, 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 결정성 실리콘 박막이 성막되는 것이 확인되었다.
이상에서 설명한 바와 같이 본 발명에 의하면, 낮은 기판온도여도, 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 결정성 실리콘 박막을 기판 위에 성막하는 것이 가능하기 때문에, 기판 상에의 결정성 실리콘 박막의 직접 성막을 산업상 실용화하는 것과 함께, 이 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치를 얻는 것이 가능하게 된다.
이하, 본 발명의 박막 반도체장치의 제조 방법에 관한 실시예를 도면에 기초하여 상세하게 설명한다. 여기에서는, 박막 반도체장치의 제조 방법에 사용하는 성막 장치, 이 성막 장치를 사용한 결정성 실리콘 박막의 성막 방법, 및 이 성막 방법을 적용한 박막 반도체장치의 제조 방법의 순으로 실시예를 설명한다.
<성막 장치>
도 1에는, 박막 반도체장치의 제조에 사용하는 성막 장치의 일례를 게시하는 전체 구성도다. 이 도면에 나타내는 성막 장치(100)는, 평행 평판형 플라즈마ＣＶＤ 장치이며, 성막 처리가 이루어지는 처리실(101), 처리실(101) 내에 있어서 성막 처리가 실행되는 기판 W를 고정, 지지하는 스테이지(103), 스테이지(103)에 대응 배치된 상부전극(105), 및 상부전극(105)에 접속된 고주파전원(107)을 구비하고 있다.
이 중 처리실(101)은, 접지된 상태에서 설치되어 있고, 내부의 가스를 배기 하기 위한 배기관(101a)을 구비하고 있다.
스테이지(103)는, 하부전극을 겸한 것으로, 처리실(101)과 마찬가지로 접지된 상태에서 처리실(101) 내에 배치되어 있다. 이 하부전극을 겸한 스테이지(103)와, 다음에 설명하는 상부전극(105)으로 평행 평판이 구성되어 있다. 또한 이 스테이지(103)에는, 기판 W를 소정 온도로 가열 유지하기 위한 온도 조절 수단이 설치되어 있어도 된다.
상부전극(105)은 처리실(101) 내에 처리 가스를 공급하기 위한 샤워 헤드를 겸한 것으로, 스테이지(101) 위에 고정, 지지된 기판 W의 전체 면에 대향 배치된다. 이 상부전극(105)에는, 가스 도입관(105a)이 접속되어 있다. 가스 도입관(105a)에는 가스 혼합실(105b)이 설치되고, 가스 도입관(105a)에서 도입된 가스는, 가스 혼합실(105b) 내에서 혼합된 후 상부전극(105) 내에 도입되어, 성막의 균일화에 기여한다.
또한 이러한 상부전극(105)은, 가스의 분산판(105c)을 내설하고, 또한 스테이지(103)에 대향하는 면이 샤워 플레이트(105d)로서 구성되어 있다. 분산판(105c)은 도입된 원료 가스를 기판 W 전체 면에 분산시키고, 샤워 플레이트(105d)는 분산판(105c)에서 분산된 가스를 균일하게 기판 W 위에 공급하는 것을 목적으로 하고 있다. 한편, 도면에 있어서는, 가스 도입관(105a)은, 1계통밖에 도시하지 않았지만, 필요에 따라 복수의 가스 계통이 설치되는 것으로 한다.
그리고 고주파전원(107)은, 상부전극(103)에 고주파의 ＲＦ전력을 인가하기 위한 것이다.
이상과 같은 구성의 성막 장치(100)에 의하면, 기판 W의 위쪽에서 원료 가스 플라즈마를 발생시킨 플라즈마ＣＶＤ법에 의한 성막을 행하는 것이 가능하다. 한편, 본 발명은, 여기에서 나타낸 평행 평판형 플라즈마ＣＶＤ 장치를 사용한 성막에 한정되지 않고, 플라즈마ＣＶＤ법에 의한 성막이 가능한 장치이면, 마찬가지로 사용할 수 있다.
<성막 방법-1>
상기 성막 장치(100)를 사용한 결정성 실리콘 박막의 성막 방법의 제1예를, 도 2의 흐름도를 참조해서 설명한다.
우선, 유리 기판 등의 기판 W 위에 산화 실리콘, 질화 실리콘, 산질화 실리콘 등의 박막을 성막한다. 예를 들면 플라즈마ＣＶＤ법으로 산화 실리콘을 100nm 정도 성막한다.
이어서, 기판 W의 성막 표면 상에 결정핵을 생성하기 위한 핵 생성 공정 S1을 행한다.
여기에서는 우선, 처리실(101) 내의 스테이지(103) 위에 기판 W를 고정, 지지시킨다. 다음에 처리실(101) 내의 압력을 13.3∼1330Ｐａ, 바람직하게는 133∼400Ｐａ로 하고, 기판 W의 온도를 100∼600도, 바람직하게는 300∼450도로 한다.
다음에 처리실(101) 내의 압력 및 기판 W의 온도를 유지한 상태에서, 가스 공급관(105a)으로부터 성막 가스로서, 고차 실란계 가스와 할로겐화 게르마늄계 가스를 공급한다. 여기에서 사용하는 고차 실란계 가스란, SinH2n+2(n=2,3,…)로 나타 내는 실란 가스이며, 디실란(Si2H6) 또는 트리실란(Si3H8)을 사용할 수 있다. 또한 할로겐화 게르마늄 가스로서는, 4불화 게르마늄(ＧｅＦ4)이나 2불화 게르마늄(ＧｅＦ2)과 같은 불화 게르마늄계 가스, 및 4염화 게르마늄(ＧｅＣｌ4)과 같은 염화 게르마늄계 가스를 사용할 수 있다.
이 때, 스테이지(103) 및 상부전극(105)에 인가하는 고주파전원(107)을 오프 해 두는 것에 의해, 반응성열ＣＶＤ법에 의한 결정핵의 생성을 행한다.
이상과 같은 핵 생성 공정 S1에서는, 필요에 따라, Ａｒ, Ｈｅ, Ｎｅ, Ｋｒ, X e, Ｎ2 등의 불활성 가스나 수소 가스를 희석 가스로서 가스 공급관(105a)으로부터 처리실(101) 내에 더 공급해도 좋다. 또한 고차 실란계 가스와 할로겐화 게르마늄 가스의 유량비는, [할로겐화 게르마늄 가스 유량]/[고차 실란계 가스 유량]=1/10 이하가 바람직하다. 희석 가스 유량은 200 내지 5000sccm의 범위가 바람직하다. 또한 불활성 가스와 수소 가스를 모두 희석 가스로서 사용할 경우에는, 불활성 가스의 유량보다도 수소 가스의 유량을 많게 하는 것이 바람직하다.
이러한 핵 생성 공정 S1은, 예를 들면 300초간 행해진다.
이 때 여기에서 사용하는 할로겐화 게르마늄계 가스와 고차 실란계 가스는, 300도 정도 이하의 저온에서는 반응하지 않는다. 따라ㅓ 가스 혼합실(105b) 내에서는 반응하지 않고 균일하게 혼합된다. 따라서, 대면적의 기판 위에 균일하게 원료 가스 성분이 공급되기 때문에, 기판 면 내에 대하여 균일한 핵 생성을 행할 수 있다.
또 이 핵 생성 공정 S1은, 플라즈마ＣＶＤ법에 의해 행해도 된다. 이 때 사용하는 가스는 반응성열ＣＶＤ법의 경우와 같아도 되고, 스테이지(103) 및 상부전극(105)에 고주파전압을 인가함으로써 플라즈마ＣＶＤ법에 의한 핵 생성이 이루어진다.
다음에 핵 생성된 기판 W의 성막 표면 상에 플라즈마ＣＶＤ법에 의한 성막 공정 S2를 행한다.
여기에서는, 처리실(101) 내의 압력 및 기판 W의 온도를 핵 생성 공정 S1과 마찬가지로 유지한 상태에서, 가스 공급관(105a)으로부터 공급하는 성막 가스를, 고차 실란계 가스 및 수소 가스로 바꾼다. 또한, 이들 가스와 함께, 불활성 가스를 첨가해도 좋다. 이 때 불활성 가스로서는, Ａｒ, Ｈｅ, Ｎｅ, Ｋｒ, Ｘｅ, Ｎ2 등을 사용할 수 있다.
또한 스테이지(103) 및 상부전극(105)에 고주파전압을 인가함으로써 성막 가스의 플라즈마를 발생시킨다.
그러나 이러한 성막 공정 S2에 있어서는, 고차 실란계 가스의 유량을 1로 했을 경우의 성막 가스의 총 유량을 50 이상으로 한다. 즉, 고차 실란계 가스의 유량과 성막 가스의 총 유량과의 유량비 R=[SinH2n +2+H2+···]/[SinH2n +2]≥50이 되도록 한다. 또한 유량비 R≥60이면 더욱 바람직하다.
또한 성막 가스로서, 고차 실란계 가스 및 수소 가스와 함께, 불활성 가스를 첨가할 경우에는, 수소 가스의 유량 이하의 범위에서 불활성 가스를 사용하는 것으 로 하고, 불활성 가스의 유량이 수소 가스의 유량보다도 낮은 것이 바람직하다. 이에 따라 막중의 불순물 농도를 낮게 억제한다.
이상에 의해, 기판 W 위에, 결정구조를 포함한 실리콘 박막(이하, 미결정 실리콘 박막이라고 칭한다)을 성막한다.
이 때 박막 트랜지스터로서 정상적인 특성을 얻기 위해서는, 미결정 실리콘 박막 중의 산소농도를 3×1020cm-3 이하로 억제할 필요가 있다. 따라서, 이상에서 설명한 성막 방법에 있어서는, 성막하는 미결정 실리콘 박막 중에의 불순물의 혼입을 억제하기 위해서, 성막 가스로서 순도 3Ｎ 이상, 바람직하게는 순도 4Ｎ 이상의 가스를 사용하는 것으로 한다. 또한 성막하는 미결정 실리콘 박막 중으로의 산소, 탄소, 질소 등의 불순물원소 농도를 더욱 억제하기 위해서, 전술한 핵 생성 공정 S1을 행하기 전에, 클리닝 가스(예를 들면, 불소 가스나 불화 할로겐 가스 또는 ＮＦ3 가스, 수소 가스 등)를 사용한 플라즈마 처리에 의해 처리실(101) 내를 클리닝하는 것이 바람직하다. 이것은, 이후의 모든 성막 방법에 있어서 공통이다.
이상 설명한 <성막 방법-1>에서는, 핵 생성 공정 S1을 행함으로써 미리 결정핵을 생성한 상태에서, 미결정 실리콘 박막의 성막 공정 S2를 행하기 때문에, 결정성이 양호한 미결정 실리콘 박막을 얻을 수 있다. 보통, 이 핵 생성 공정 S1에서 사용하는 고차 실란계 가스 및 할로겐화 게르마늄 가스는, 모두 단독으로는 기판온도 450도 정도의 저온에서 결정화되지 않는다. 따라서, 이들 가스를 단독으로 사용하는 일반적인 열ＣＶＤ법에서는, 결정핵 생성은 발생하지 않는다. 그러나 고차 실 란계 가스와 할로겐화 게르마늄계 가스를 성막 가스로서 동시에 사용함으로써, 450도의 저온에서의 반응성열ＣＶＤ법으로의 결정핵의 형성이 가능해 진다.
그리고 핵 생성 후의 성막 공정 S2에 있어서, 성막 가스로서 고차 실란 가스를 사용한 플라즈마ＣＶＤ법에 의한 성막을 행하는 구성으로 함으로써, 이후의 실시예에서 설명한 바와 같이, 일반적인 반응성열ＣＶＤ법과 비교하여, 보다 낮은 기판온도에서 10배 이상의 빠른 성막 속도에서의 미결정 실리콘 막의 성막이 가능한 것이 확인되었다.
또한 이 성막 공정 S2에 있어서는, 고차 실란 가스와 함께 수소 가스를 사용하도록 한 것에 의해, 불순물 농도(특히 산소농도)를 낮게 억제하는 것도 가능하고, 또한 이것에 의한 결정성의 향상을 꾀한 미결정 실리콘 박막을 얻는 것이 가능하다.
특히 이 성막 공정 S2에 있어서의 고차 실란계 가스의 유량과 성막 가스의 총 유량과의 유량비 R=[SinH2n +2+H2+…]/[SinH2n +2]≥50, 바람직하게는 R≥60이 되도록 함으로써 이후의 실시예에 있어서 설명한 바와 같이, 더 확실하게 미결정 실리콘 박막의 성막 속도를 유지하면서, 결정화율이 높은 미결정 실리콘을 얻는 것이 가능하게 된다.
또한, 이후의 실시예에서 설명하는 바와 같이, 이러한 <성막 방법-1>로 성막된 미결정 실리콘 박막에 있어서는, 주상(기둥 모양)의 결정구조(칼럼형이라고도 불린다)를 가지는 결정립이 기판 표면에서 성장하고 있고, 막 두께 방향의 전역에 서 결정성이 양호한 결정성 실리콘 박막을 얻을 수 있는 것이 확인되었다. 이것으로부터, 본 발명의 성막 방법에 의하면, 특히 성막 저면측의 결정성이 양호한 미결정 실리콘 박막을 얻을 수 있게 된다. 따라서, 예를 들면 이 미결정 실리콘 박막을 채널층으로 사용한 박막 트랜지스터이면, 보텀 게이트형으로 함으로써, 결정성이 보다 양호한 미결정 실리콘 박막 부분을 채널 형성부(즉 게이트 전극측의 부분)로 할 수 있고, 캐리어 이동도의 향상을 확실하게 꾀할 수 있기 때문에, 유리하다.
이상과 같이 <성막 방법-1>에 의하면, 낮은 기판온도여도, 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 미결정 실리콘 박막을 기판 위에 성막하는 것이 가능하기 때문에, 기판 상에의 결정성 실리콘 박막의 직접 성막을 산업상 실용화할 수 있는 것과 함께, 얻어진 미결정 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치를 얻는 것이 가능하게 된다.
<성막 방법-2>
상기 성막 장치(100)를 사용한 결정성 실리콘 박막의 성막 방법의 제2예를, 도 3의 흐름도를 참조해서 설명한다. 이 <성막 방법-2>는, <성막 방법-1>의 핵 생성 공정에서 사용한 성막 가스를 변경한 예다.
즉, 기판 W의 성막 표면 상에 결정핵을 생성하기 위한 핵 생성 공정 S1'에 있어서는, 성막 가스로서, SinH2n +2(n=1,2,3,…)로 나타내는 실란계 가스와 함께, 수소 가스 및 불활성 가스의 적어도 하나를 사용한 플라즈마ＣＶＤ법을 행한다.
이 때 더 바람직하게는, 실란계 가스와 함께, 수소 가스 및 불활성 가스를 모두 사용하는 것으로 한다. 그 이유는, 실란계 가스와 불활성 가스만으로 플라즈마 성막하면, 불활성 가스 플라즈마에 의한 플라즈마 충격에 의해 챔버 내벽으로부터 산소 가스를 주로 하는 불순물원소가 혼입되기 쉬워지지만, 수소 가스를 동시에 도입함으로써, 수소 가스의 클리닝 효과에 의해 불순물원소의 막중에의 혼입을 억제할 수 있다. 또한 실란계 가스와 수소 가스만으로는 성막 초기의 핵 발생률이 적기 때문에, 기판 바로 위의 결정화율을 높이는 것이 어렵다.
이 때 수소 가스와 불활성 가스를 모두 사용할 경우에는, 수소 가스의 유량이 불활성 가스의 유량보다도 많아지도록 하여, 전술한 결정화율을 유지하면서 클리닝 효과를 높이는 것이 바람직하다.
이상과 같은 핵 생성 공정 S1'의 구체적인 일례로서는, 예를 들면 실란계 가스로서 Si2H6(유량=10sccm)을 사용하고, 불활성 가스로서 Ａｒ가스(유량=500sccm), 및 수소 가스(유량=1000sccm)를 사용하고, 플라즈마를 약 10초간 인가해서 결정핵을 형성한다.
그러나 이상의 핵 생성 공정 1'의 후에 행해지는 플라즈마ＣＶＤ법에 의한 성막 공정 S2는, <성막 방법-1>의 성막 공정 S2와 마찬가지로 행해진다.
이상과 같은 <성막 방법-2>여도, 핵 생성 공정 S1'을 행함으로써 미리 결정핵을 생성한 상태에서, 미결정 실리콘 박막의 성막 공정 S2를 행하기 때문에, 결정성이 양호한 미결정 실리콘 박막을 얻을 수 있다. 그 후는 <성막 방법-1>과 같은 성막 공정 S2를 행하는 구성이기 때문에, <성막 방법-1>과 마찬가지로, 낮은 기판 온도여도, 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 미결정 실리콘 박막을 기판 위에 성막하는 것이 가능하기 때문에, 기판상에의 결정성 실리콘 박막의 직접 성막을 산업상에 실용화할 수 있는 것과 함께, 얻어진 미결정 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치를 얻는 것이 가능하게 된다.
<성막 방법-3>
상기 성막 장치(100)를 사용한 결정성 실리콘 박막의 성막 방법의 제3예를, 도 4의 흐름도를 참조해서 설명한다. 이 <성막 방법-3>은, <성막 방법-1>의 핵 생성 공정에서 사용한 성막 가스를 변경한 예다.
즉, 기판 W의 성막 표면 상에 결정핵을 생성하기 위한 핵 생성 공정 S1"에서는, 실란계 가스는 사용하지 않고, 수소 플라즈마 처리, 또는 Ａｒ 플라즈마 처리, 질소(N2) 플라즈마 처리, 등의 불활성 가스의 플라즈마 처리를 행한다.
이러한 핵 생성 공정 S1"의 구체적인 일례로서는, 수소 가스(유량=1000sccm)의 플라즈마를 10∼180초간 인가한다.
그리고 이상의 핵 생성 공정 1"의 후에 행해지는 플라즈마ＣＶＤ법에 의한 성막 공정 S2는, <성막 방법-1>의 성막 공정 S2와 마찬가지로 행해진다.
이상과 같은 <성막 방법-3>이여도, 핵 생성 공정 S1"을 행함으로써 미리 결정핵을 생성한 상태에서, 미결정 실리콘 박막의 성막 공정 S2를 행하기 때문에, 결정성이 양호한 미결정 실리콘 박막을 얻을 수 있다. 그 후는 <성막 방법-1>과 같은 성막 공정 S2를 행하는 구성이기 때문에, <성막 방법-1>과 마찬가지로, 낮은 기판 온도여도, 성막 속도를 유지하면서 막 두께 방향의 결정화율이 안정된 미결정 실리콘 박막을 기판 위에 성막하는 것이 가능하기 때문에, 기판 상에의 결정성 실리콘 박막의 직접 성막을 산업상에 실용화할 수 있는 것과 함께, 얻어진 미결정 실리콘 박막을 사용함으로써 고성능화를 꾀한 박막 반도체장치를 얻는 것이 가능하게 된다.
<성막 방법-4>
상기 성막 장치(100)를 사용한 결정성 실리콘 박막의 성막 방법의 제4예를, 도 5의 흐름도를 참조해서 설명한다. 이 <성막 방법-4>는, 특별한 핵 생성 공정을 행하지 않고, 성막 공정 S2'에서 핵 생성을 동시에 행하는 방법이다.
여기에서는 우선, 처리실(101) 내의 스테이지(103) 위에 기판 W를 고정, 지지시킨다. 다음에 처리실(101) 내의 압력을 13.3∼1330Ｐａ, 바람직하게는 133∼400Ｐａ로 하고, 기판 W의 온도를 100∼600도, 바람직하게는 300∼450도로 한다.
다음에 처리실(101) 내의 압력 및 기판 W의 온도를 유지한 상태에서, 가스 공급관(105a)으로부터 성막 가스로서, 고차 실란계 가스와, 수소 가스와, 불활성 가스를 공급한다. 고차 실란 가스는 Si2H6이나 Si3H8 등이며, 불활성 가스는 Ｈｅ, Ｎｅ, Ａｒ, Ｋｒ, Ｘｅ, 또는 Ｎ2 등이다.
이 때, 수소 가스의 유량 이하의 범위에서 불활성 가스를 사용하는 것으로 하고, 불활성 가스의 유량이 수소 가스의 유량보다도 낮은 것이 바람직하다. 이에 따라 막중의 불순물 농도를 낮게 억제한다.
그리고 스테이지(103) 및 상부전극(105)에 고주파전압을 인가함으로써, 플라즈마ＣＶＤ법에 의한 성막을 행한다.
그리고 이러한 성막 공정 S2'에 있어서는, 고차 실란계 가스의 유량을 1로 했을 경우의 성막 가스의 총 유량을 50 이상으로 한다. 즉, 고차 실란계 가스의 유량과 성막 가스의 총 유량과의 유량비 R=[SinH2n +2+H2+···]/[SinH2n +2]≥50이 되도록 한다. 또한 유량비 R≥60이면 더욱 바람직하다.
이상에 의해, 기판 W 위에, 결정구조를 포함한 실리콘 박막(이하, 미결정 실리콘 박막이라고 칭한다)을 성막한다.
이상 설명한 <성막 방법-4>에서는, <성막 방법-2>의 핵 생성 공정(S1')에 있어서 실란계 가스에 고차 실란계 가스를 사용한 공정을 그대로 연장해서 성막 공정 S2'로 함으로써, 고속의 성막 속도와 고결정화율, 저산소농도의 제요구를 동시에 만족하는 미결정 실리콘 박막을 성막할 수 있다.
이러한 <성막 방법-4>는, 막 두께가 100nm 이하인 미결정성 실리콘 막의 성막에 대하여 특히 효과적이다.
<성막 방법-5>
상기 성막 장치(100)를 사용한 결정성 실리콘 박막의 성막 방법의 제5예로서, ｎ형이나 ｐ형의 불순물(도펀트)이 미리 도입된 ｎ형의 미결정 실리콘 박막 또는 ｐ형의 미결정 실리콘 박막을 성막할 경우를, <성막 방법-1>∼<성막 방법-4>에 적용해서 설명한다.
즉, <성막 방법-1> 및 <성막 방법-2>의 절차에서는, 성막 공정 S2에서, 불순물을 함유하는 불순물 가스를 성막 가스로서 첨가한다.
또한 <성막 방법-3>에 나타낸 절차에서는, 핵 생성 공정 S1" 및 성막 공정 S2에서, 불순물을 함유하는 불순물 가스를 성막 가스로서 첨가한다.
그리고 <성막 방법-4>에 나타낸 절차에서는, 성막 공정 S2'에서, 불순물을 함유하는 불순물 가스를 성막 가스로서 첨가한다.
여기에서 첨가하는 불순물 가스로서는, ｎ형의 미결정 실리콘 박막의 성막이라면, ｎ형 불순물인 인(P)을 함유하는 포스핀(ＰＨ3)을 사용할 수 있다. 한편, ｐ형의 미결정 실리콘 박막의 성막이라면, ｐ형 불순물인 붕소(B)를 함유하는 디보란(B2H6)을 사용할 수 있다.
이러한 성막 방법에 의해, 미결정 실리콘 박막의 직접 성막과 함께, 성막된 미결정 실리콘 박막 내에 함유시킨 불순물(도펀트)의 활성화를 하는 것이 가능하다.
이 때 이상과 같이, 불순물을 활성화된 상태에서 함유하는 미결정 실리콘 박막의 성막을 행하는 처리실(101)은, 불순물을 함유하지 않는 미결정 실리콘 박막의 성막을 행하는 처리실(101)과 별도로 설치하는 것이 바람직하다. 이에 따라 불순물을 함유하지 않는 미결정 실리콘 박막에의 불순물의 혼입을 방지한다. 또한 불순물을 함유하지 않는 미결정 실리콘 박막과, 불순물을 함유하는 미결정 실리콘 박막을 적층 성막할 경우, 대기중으로부터의 불순물 혼입을 방지하기 위해서, 멀티 챔버 형식의 플라즈마ＣＶＤ 장치를 사용하고, 진공을 깨뜨리지 않고 각각의 성막을 행하는 처리실 간에 있어서의 기판 W의 이송을 행하는 것이 바람직하다.
<박막 반도체장치의 제조 방법-1>
다음에 전술한 성막 방법을 적용한 박막 반도체장치의 제조 방법의 제1예를, 도 6∼도 8의 단면 공정도에 기초하여 설명한다. 한편, 제1예에 있어서는, ＣＭＯＳ 구성의 플래너형 보톰 게이트 ＴＦＴ를 구비한 표시장치용 구동 패널의 제조에 본 발명을 적용한 실시예에 관하여 설명한다.
우선, 도 6(1)에 나타낸 바와 같이, 절연성 기판(1)을 준비한다. 이 기판(1)에는, 예를 들면 아사히 유리사제 ＡＮ100, 코닝사제 Ｃｏｄｅ1737 등이 적절히 사용된다.
이 기판(1) 위에, 게이트 전극(3)을 패턴 형성한다. 여기에서는, Ｍｏ, Ｗ, Ｔａ, Ｃｕ 등의 금속막을 스퍼터 성막하고, 성막한 금속막을 패터닝 해서 게이트 전극(3)으로 한다. 이 때 게이트 전극(금속막)의 막 두께는 30∼200nm로 한다.
다음에 플라즈마ＣＶＤ법 또는 ＬＰＣＶＤ법 등의 성막 방법에 의해, 이 게이트 전극(3) 위에, 게이트 절연막(5)이 되는 질화 실리콘 막(SiNx)을 10∼50nm, 이 위에 산화 실리콘 막(SiOx)을 10∼100nm 성막한다. 이에 따라 질화 실리콘 막과 산화 실리콘 막과의 적층 구조의 게이트 절연막(5)을 형성한다.
그 후에, 도 6(2)에 나타낸 바와 같이, 전의 <성막 방법-1>에서 설명한 핵 생성 공정 S1과 그 후의 성막 공정 S2를 행함으로써, 불순물을 함유하지 않는 미결정 실리콘 박막(7)을 성막한다. 여기에서는, 막 두께가 10∼100nm, 바람직하게는 40nm인 미결정 실리콘 박막(7)을 성막하는 것으로 한다.
이 미결정 실리콘 박막(7)이 ＴＦＴ의 활성층이 되는데, 이 활성층에 포함되는 산소, 탄소, 질소 등의 불순물원소 농도는 3×1020cm-3 이하인 것이 바람직하다. 따라서, <성막 방법-1>에서 설명한 바와 같이, 클리닝 가스(예를 들면 불소 가스나 불화 할로겐 가스 또는 ＮＦ3 가스 등)를 공급한 플라즈마 에칭에 의해 처리실 내를 클리닝한 후에, 전술한 핵 생성 공정 S1 및 성막 공정 S2를 행함으로써, 이들 불순물원소 농도를 낮게 억제하는 것으로 한다.
이 때 성막한 미결정 실리콘 박막(7)에 대하여, 엑시머 레이저 등의 펄스레이저, Ar레이저 등의 기체레이저, ＹＡＧ 등의 고체레이저, ＧａＮ 등의 반도체 레이저, Ｘｅ(크세논) 아크 램프 등의 급속가열법(ＲＴＡ), 플라즈마 제트 조사 등의 에너지 조사를 행해서 결정성을 조장해도 좋다.
다음에 도 6(3)에 나타낸 바와 같이, 계속해서 플라즈마ＣＶＤ 등의 방법으로, 산화 실리콘 막(9)을 1∼100nm 정도의 막 두께로 미결정 실리콘 박막(7) 위에 적층 한다.
그 후에 필요에 따라, 여기에서 형성하는 박막 트랜지스터의 Ｖｔｈ를 제어할 목적으로, B+ 이온을 도즈량 0.1E12∼4E12/cm2 정도로 미결정 실리콘 박막(7)에 이온 주입한다. 이 때 이온빔의 가속 전압은 20∼200keV 정도로 설정된다.
다음에 도 7(1)에 나타낸 바와 같이, 게이트 전극(3)을 마스크로 한 기판(1) 측으로부터의 이면 노광에 의해, 산화 실리콘 박막(9) 위에 레지스트 패턴(201)을 형성한다. 그리고 이 레지스트 패턴(201)을 마스크로 한 이온 주입법에 의해, 미결정 실리콘 박막(7) 내에 ｎ형 MOS트랜지스터의 ＬＤＤ 확산층(7-1)을 형성하기 위한 불순물 도입을 행한다. 이 때 예를 들면 P+ 이온을 사용하고, 주입 도즈량:6E12∼5E13/cm2, 가속 전압:20∼200keV 정도로 설정한 질량분리 또는 비질량분리형의 이온 주입이 행해진다. 이온 주입 후에는 레지스트 패턴(201)을 박리한다.
이어서 도 7(2)에 나타낸 바와 같이, p채널 영역 1p에 있어서의 게이트 전극(3) 상부를 덮고, 또한 ｎ채널 영역 1n을 덮는 레지스트 패턴(203)을 형성한다. 그리고, 이 레지스트 패턴(203)을 마스크로 한 이온 주입에 의해, p채널의 박막 트랜지스터의 소스·드레인(7-2)을 형성하기 위한 불순물 도입을 행한다. 이 때 예를 들면 B+ 이온을 사용하고, 주입 도즈량:1E14∼3E15/cm2, 가속 전압:5∼100keV 정도로 설정한 질량분리 또는 비질량분리형의 이온 주입이 행해진다. 이에 따라 p채널의 박막 트랜지스터(ｐＴＦＴ)를 형성한다. 이온 주입 후에는, 레지스트 패턴(203)을 박리한다.
이어서, 도 7(3)에 나타낸 바와 같이, p채널 영역 1p을 덮고, 또한 n채널 영역 1n의 게이트 전극(3) 상부를 덮는 레지스트 패턴(205)을 형성한다. 그리고, 이 레지스트 패턴(205)을 마스크로 한 이온 주입법에 의해, n채널의 박막 트랜지스터의 소스·드레인(7-3)을 형성하기 위한 불순물 도입을 행한다. 이 때 예를 들면 P+ 이온을 사용하고, 주입 도즈량:1E15∼3E15/cm2, 가속 전압 10∼200keV 정도로 주입 하여, n채널의 박막 트랜지스터(ｎＴＦＴ)를 형성한다. 이온 주입 후에는, 레지스트 패턴(205)을 박리한다.
이상과 같은 이온 주입 후, 적외 램프 가열, 연소 노 가열 등의 급속가열법(ＲＴＡ) 또는 레이저 어닐법, 600도 이하의 Ｎ2 분위기 중에서의 노 어닐법 등에 의해, 미결정 실리콘 박막(7) 내에 도입한 불순물을 활성화한다.
그 후에 도 7(4)에 나타낸 바와 같이, 산화 실리콘 막(9)과 미결정 실리콘 박막(7)을 동시에 패턴 에칭하고, 각 박막 트랜지스터 ｐＴＦＴ, ｎＴＦＴ마다 섬 형상 패턴으로 한다.
다음에 도 8(1)에 나타낸 바와 같이, 섬 형상 패턴으로 한 각 박막 트랜지스터 ｐＴＦＴ, n ＴＦＴ를 덮는 상태에서, 산화 실리콘 박막(11a)과 수소를 함유하는 질화 실리콘 박막(11b)을 이 순으로 적층 성막하여, 2층 구조의 층간 절연막(11)을 성막한다. 이것들의 성막은, 예를 들면 플라즈마ＣＶＤ 등에 의해 행해진다.
이 단계에서, 불활성 가스 또는 포밍 가스 중 등에서의 어닐 처리에 의해, 층간 절연막(11) 내의 수소, 특히 질화 실리콘(11b) 내의 수소를 미결정 실리콘 박막(7) 내에 확산시키는 수소화공정을 행한다. 어닐 조건은 예를 들면 400도, 2시간 정도가 바람직하다. 이 수소화공정에 의해 미결정 실리콘 박막(7) 내의 댕글링 본드를 소거하여, ＴＦＴ 특성의 향상을 꾀할 수 있다. 한편, 이 수소화공정은 질화 실리콘 박막(11b) 내로부터의 수소 확산 방법에 한정되지 않고, 수소 플라즈마 분위기 중에 미결정 실리콘 박막(7)을 노출하는 것이어도 달성할 수 있다.
이어서, 도 8(2)에 나타낸 바와 같이, 층간 절연막(11) 및 산화 실리콘 막(9)에, 미결정 실리콘 박막(7)의 소스/드레인(7-2 ,7-3)에 달하는 콘택홀(13)을 형성한다. 그 후에 층간 절연막(11) 위에, 이 콘택홀(13)을 통해 소스/드레인(7-2 ,7-3)에 접속되는 배선 전극(15)을 형성한다. 이 배선 전극(15)의 형성은, Al-Si 등의 배선용 전극재료를 스퍼터 성막하고, 이것을 패터닝함으로써 행한다.
그 후에 도 8(3)에 나타낸 바와 같이, 예를 들면 아크릴계 유기수지로 이루어진 평탄화 절연막(17)을 약 1μm의 막 두께로 도포 형성한다. 다음에 이 평탄화 절연막(17)에 배선 전극(15)에 달하는 콘택홀(19)을 형성한다. 그리고 이 콘택홀(19)을 통해 배선 전극(15)에 접속된 화소전극(21)을, 평탄화 절연막(17) 위에 형성한다. 화소전극(21)은, 예를 들면 투명도전성 재료인 ＩＴＯ(Indium Tin Oxide)을 스퍼터 성막하고, 이것을 패터닝함으로써 형성한다.
또한 화소전극(21)이 ＩＴＯ로 이루어진 경우에는, 화소전극(21)을 질소분위기 중에서 약 220도로 30분간 어닐 한다.
이 때 여기에서는, 표시장치용 구동 패널에 있어서, 화소전극의 구동용 화소 트랜지스터가 n채널형 박막 트랜지스터 ｎＴＦＴ이며, 주변회로가 ＣＭＯＳ구성이며, 주변회로의 일부인 ｐ채널형 박막 트랜지스터 ｐＴＦＴ만을 나타냈다.
이상에 의해, 구동 패널이 완성된다. 이상의 후에는, 예를 들면 액정표시장치이면, 화소전극(21)을 덮는 상태에서 배향막을 형성한다. 그리고 기판 위에 대향전극과 배향막을 이 순으로 성막한 대향기판을 준비하고, 배향막 간에 액정층을 밀봉해서 표시장치를 완성한다. 또한 유기전계 발광소자를 사용한 유기ＥＬ표시장치 이면, 화소전극 위에 발광층을 포함한 유기층을 적층 형성하고, 유기층 위에 전극을 설치하고, 필요에 따라 전극 상을 보호막으로 덮는 것에 의해, 표시장치를 완성한다.
이상과 같은 제조 방법에 의하면, 미결정 실리콘 박막(7)의 성막에 전술한 성막 방법을 적용하기 때문에, 산업상 실용화할 수 있는 정도로 성막 속도를 유지하면서 성막된 미결정 실리콘 박막(7)을 채널층으로 사용한 보텀 게이트형 박막 트랜지스터 ｐＴＦＴ, ｎＴＦＴ를 얻을 수 있다. 이들 박막 트랜지스터 ｐＴＦＴ, ｎＴＦＴ는, 결정성 실리콘 박막(7)을 채널층으로 사용하기 때문에, 아모포스 실리콘보다도 캐리어 이동도가 높고 고기능의 회로를 구성하는 것이 가능해서, 이 두 박막 트랜지스터 ｐＴＦＴ, n ＴＦＴ를 사용해서 구동회로가 구성된 표시장치의 고기능화를 꾀할 수 있다.
또한, 미결정 실리콘 박막(7)의 성막이, 저온에서 이루어지기 때문에, 게이트 전극(3)으로서 비교적 저융점의 Ａｌ, Ｃｕ, Ａｇ, Ａｕ 등의 금속을 사용할 수 있다.
또한 레이저 결정화 장치와 같은 복잡하고 고가의 장치를 이용하는 일 없이, 플라즈마ＣＶＤ 장치와 금속 스퍼터 장치, 노광 장치, 에칭 장치만으로 박막 트랜지스터를 제조할 수 있다. 이것은 비정질 실리콘ＴＦＴ와 동등한 프로세스에 의해, 미결정 실리콘 박막을 사용한 ＴＦＴ를 제조할 수 있게 되는 것을 의미한다. 즉 최근 대형화가 진행되는 비정질 실리콘ＴＦＴ와 같은 기판의 대형화가 본 발명에 의 해 가능하게 되는 것이며, 일반적으로 G8세대 이후라고 여겨지는 2m2 이상의 대형 유리 기판에도 대응하기 때문에, 대각 50인치 이상의 대형 표시장치의 생산도 가능해 지고, 공업상 유익한 효과를 얻을 수 있다.
이 때 본 실시예에서는, 박막 트랜지스터 ｐＴＦＴ, ｎＴＦＴ를 단일 게이트 구조로 도시하고 있지만, 화소 트랜지스터인 박막 트랜지스터 ｎＴＦＴ는 소스 영역과 드레인 영역의 사이에 복수의 게이트를 가지는 멀티 게이트 구조로 해도 된다. 멀티 게이트 구조의 ＴＦＴ는 단일 게이트 구조의 ＴＦＴ에 비해 오프 전류를 저감하기 쉬운 특징이 있고, 비정질 실리콘을 사용한 ＴＦＴ에 비해 오프 전류가 높은 미결정 실리콘ＴＦＴ에서는 유용하다.
<박막 반도체장치의 제조 방법-2>
다음에 전술한 성막 방법을 적용한 박막 반도체장치의 제조 방법의 제2예를, 도 9∼도 10의 단면 공정도에 기초하여 설명한다. 이 때 제2예에 있어서는, n채널만의 단채널 구성의 채널 스톱형 보텀 게이트 ＴＦＴ를 구비한 표시장치용 구동 패널의 제조에 본 발명을 적용한 실시예에 관하여 설명한다.
우선, 제1예에 있어서 도 6(1)∼(3)을 사용하여 설명한 것과 같은 순서로, 절연성 기판(1) 위에 게이트 전극(3)을 패턴 형성하고, 이것을 덮는 상태에서 게이트 절연막(5)을 성막하고, 앞서 <성막 방법-1>에서 설명한 성막 방법에 의해 불순물을 함유하지 않는 미결정 실리콘 박막(7)을 성막하고, 이어서 산화 실리콘 박막(9)을 성막할 때까지를 행한다. 또한 그 후에 필요에 따라, 여기에서 형성하는 박막 트랜지스터의 Ｖｔｈ를 제어할 목적으로 이온 주입을 행한다.
그 후, 도 9(1)에 나타낸 바와 같이, 게이트 전극(3)을 마스크로 한 기판(1) 측으로부터의 이면 노광에 의해, 산화 실리콘 박막(9) 위에 레지스트 패턴(207)을 형성한다. 그리고, 이 레지스트 패턴(201)을 마스크로 한 에칭에 의해, 미결정 실리콘 박막(7) 위의 산화 실리콘 박막(9)을 제거하고, 게이트 전극(3) 위에만 산화 실리콘 박막(9)을 남긴다. 이 에칭의 후에는, 레지스트 패턴(207)을 박리한다.
다음에 도 9(2)에 나타낸 바와 같이, 앞서 <성막 방법-5>에서 설명한 성막 방법에 의해, 활성화된 불순물을 함유하는 미결정 실리콘 박막(23)을 성막한다. 여기에서는, 막 두께가 10∼500nm인 미결정 실리콘 박막(23)을 성막하는 것으로 한다. 이 때 불순물 가스에 포스핀(ＰＨ3)을 사용함으로써 ｎ형의 미결정 실리콘(23)(이하, ｎ형 미결정 실리콘 박막(23)이라고 한다)을 형성한다. 또한 이 ｎ형 미결정 실리콘 박막(23)의 성막은, 불순물을 함유하지 않는 미결정 실리콘 박막(7)을 성막하는 처리실과는 다른 처리실 내에서 행하는 것으로 한다. 한편, 불순물 가스를 디보란(B2H6)으로 하면, 활성화된 ｐ형 불순물을 함유하는 ｐ형 미결정 실리콘 박막을 얻을 수 있다.
이것에 의해, 앞서 형성한 미결정 실리콘 박막(7)이 채널층(7)이 되고, 여기에서 형성한 불순물을 함유하는 ｎ형 미결정 실리콘 박막(23)이 소스/드레인층(23)이 된다.
이어서, 도 9(3)에 나타낸 바와 같이, 소스/드레인층(23)과, 채널층(7)을 동시에 소스/드레인층(23)의 패턴으로 에칭하여, 각 박막 트랜지스터의 영역을 섬 형 상 패턴으로 한다.
에칭 스톱층이 되는 산화 실리콘 막(9) 위에서 에칭이 멈추기 때문에, 소스/드레인(23a)과, 채널층(7)이 하나의 공정에서 동시에 형성된다. 이에 따라 n채널의 채널 스톱형 박막 트랜지스터 ｎＴＦＴ를 형성한다.
그 후, 도 10(1)∼(3)에 나타내는 공정은, 제1예에 있어서 도 8(1)∼(3)을 사용하여 설명한 것과 마찬가지로 행한다.
즉 우선 도 10(1)에 나타낸 바와 같이, 형성된 박막 트랜지스터 ｎＴＦＴ를 덮는 상태에서, 산화 실리콘 박막(11a)과 수소를 함유하는 질화 실리콘 박막(11b)의 2층 구조의 층간 절연막(11)을 성막한다. 그 후에 수소화처리를 행한다.
이어서, 도 10(2)에 나타낸 바와 같이, 층간 절연막(11)에, 소스/드레인(23a)에 달하는 콘택홀(13)을 형성하고, 소스/드레인(23a)에 접속되는 배선 전극(15)을 더 형성한다.
그 후에 도 10(3)에 나타낸 바와 같이, 평탄화 절연막(17)을 도포 형성하고, 화소 트랜지스터로 사용되는 박막 트랜지스터 ｎＴＦＴ의 배선 전극(15)에 달하는 콘택홀(19)을 형성한다. 다음에 콘택홀(19)을 통해 배선 전극(15)에 접속된 화소전극(21)을 형성한다.
이상에 의해, 구동 패널이 완성된다. 그 후의 표시장치의 제조 순서는, 제1예와 같다.
이상과 같은 제2예의 제조 방법이어도, 미결정 실리콘 박막(7)의 성막에 전술한 <성막 방법-1>을 적용하기 때문에, 제1예와 동일한 효과를 얻을 수 있다. 이 와 함께, 소스/드레인(23a)이 되는 ｎ형 미결정 실리콘 박막(23)의 성막에도, 전술한 <성막 방법-5>을 적용하기 때문에, 채널 스톱형 보텀 게이트 ＴＦＴ의 제조 공정의 효율화를 꾀할 수 있다. 또한, 미결정 실리콘 박막(7) 및 ｎ형 미결정 실리콘 박막(23)의 성막이, 저온에서 이루어지기 때문에, 게이트 전극(3)으로서 비교적 저융점의 Ａｌ, Ｃｕ, Ａｇ, Ａｕ 등의 금속을 사용할 수 있다.
본 제2예에서는, n채널만의 단채널 구성의 채널 스톱형 보텀 게이트 ＴＦＴ의 형성을 예시했다. 그러나 ＣＭＯＳ구성으로 할 경우에는, 미결정 실리콘 박막(23)의 성막을, ｎ형과 ｐ형의 2회 행하면 된다. 또한 다른 구조의 ｐ채널형 박막 트랜지스터와 조합시켜도 좋다.
<박막 반도체장치의 제조 방법-3>
다음에 전술한 성막 방법을 적용한 박막 반도체장치의 제조 방법의 제3예를, 도 11∼도 12의 단면 공정도에 기초하여 설명한다. 이 때 제3예에 있어서는, n채널만의 단채널 구성의 채널 에칭형 보텀 게이트 ＴＦＴ를 구비한 표시장치용 구동 패널의 제조에 본 발명을 적용한 실시예에 관하여 설명한다.
우선, 제1예에 있어서 도 6(1)∼(2)를 사용하여 설명한 것과 같은 순서로, 절연성 기판(1) 위에 게이트 전극(3)을 패턴 형성하고, 이것을 덮는 상태에서 게이트 절연막(5)을 성막하고, 앞서 <성막 방법-1>에서 설명한 실시예의 ＣＶＤ성막 방법에 의해 불순물을 함유하지 않는 미결정 실리콘 박막(7)을 성막할 때까지를 행한다. 그 후에 필요에 따라, 여기에서 형성하는 박막 트랜지스터의 Ｖｔｈ를 제어할 목적으로 이온 주입을 행한다.
그 후에 도 11(1)에 나타낸 바와 같이, 앞서 <성막 방법-5>에서 설명한 실시예의 ＣＶＤ성막 방법에 의해, 활성화된 불순물을 함유하는 미결정 실리콘 박막(23)을 성막한다. 여기에서는, 막 두께가 10∼200nm인 미결정 실리콘 박막(23)을 성막하는 것으로 한다. 이 때 불순물 가스에 포스핀(ＰＨ3)을 사용함으로써 ｎ형의 미결정 실리콘(23)(이하, ｎ형 미결정 실리콘 박막(23)이라고 한다)을 형성한다. 또한 이 ｎ형 미결정 실리콘 박막(23)의 성막은, 불순물을 함유하지 않는 미결정 실리콘 박막(7)을 성막하는 처리실과는 다른 처리실 내에서 행하는 것으로 한다. 다만, 미결정 실리콘 박막(7)을 성막한 후, 처리실 내의 진공상태를 깨지 않고 기판을 이송해서 ｎ형 미결정 실리콘 박막(23)을 성막하는 것이 바람직하다. 한편, 불순물 가스를 디보란(B2H6)으로 하면, 활성화된 ｐ형 불순물을 함유하는 ｐ형 미결정 실리콘 박막을 얻을 수 있다.
이것에 의해, 앞서 형성한 미결정 실리콘 박막(7)이 채널층(7)이 되고, 여기에서 형성한 불순물을 함유하는 ｎ형 미결정 실리콘 박막(23)이 소스/드레인층(23)이 된다.
이어서, 도 11(2)에 나타낸 바와 같이, 소스/드레인층(23)과, 채널층(7)을 동시에 패턴 에칭하여, 각 박막 트랜지스터의 영역을 섬 형상 패턴으로 한다.
그 후에 도 11(3)에 나타낸 바와 같이, 섬 형상 패턴이 된 소스/드레인층(23)을, 게이트 전극(3)의 위쪽에서 2개로 분할하도록 패턴 에칭하여, 소스/드레인(23a)을 형성한다. 이에 따라 n채널의 채널 에칭형 박막 트랜지스터 ｎＴＦＴ를 형성한다.
그 후, 도 12(1)∼(3)에 나타내는 공정은, 제1예에 있어서 도 8(1)∼(3)을 사용하여 설명한 것과 마찬가지로 행한다.
즉 우선 도 12(1)에 나타낸 바와 같이, 형성된 박막 트랜지스터 ｎＴＦＴ를 덮는 상태에서, 산화 실리콘 박막(11a)과 수소를 함유하는 질화 실리콘 박막(11b)의 2층 구조의 층간 절연막(11)을 성막한다. 그 후에 수소화처리를 행한다.
이어서, 도 12(2)에 나타낸 바와 같이, 층간 절연막(11)에, 소스/드레인(23a)에 달하는 콘택홀(13)을 형성하고, 소스/드레인(23a)에 접속되는 배선 전극(15)을 더 형성한다.
그 후에 도 12(3)에 나타낸 바와 같이, 평탄화 절연막(17)을 도포 형성하고, 화소 트랜지스터로 사용되는 박막 트랜지스터 ｎＴＦＴ의 배선 전극(15)에 달하는 콘택홀(19)을 형성한다. 다음에 콘택홀(19)을 통해 배선 전극(15)에 접속된 화소전극(21)을 형성한다.
이상에 의해, 구동 패널이 완성된다. 그 후의 표시장치의 제조 순서는, 제1예와 같다.
이상과 같은 제3예의 제조 방법이어도, 미결정 실리콘 박막(7)의 성막에 전술한 <성막 방법-1>을 적용하기 때문에, 제1예와 동일한 효과를 얻을 수 있다. 이와 함께, 소스/드레인(23a)이 되는 ｎ형 미결정 실리콘 박막(23)의 성막에도, 전술한 <성막 방법-5>를 적용하기 때문에, 채널 스톱형 보텀 게이트 ＴＦＴ의 제조 공정의 효율화를 꾀할 수 있다. 또한, 미결정 실리콘 박막(7) 및 ｎ형 미결정 실리콘 박막(23)의 성막이, 저온에서 이루어지기 때문에, 게이트 전극(3)으로서 비교적 저 융점의 Ａｌ, Ｃｕ, Ａｇ, Ａｕ 등의 금속을 사용할 수 있는 것은 제2예와 같다.
본 제3예에서는, n채널만의 단채널 구성의 채널 에칭형 보텀 게이트 ＴＦＴ의 형성을 예시했다. 그러나 ＣＭＯＳ구성으로 할 경우에는, 미결정 실리콘 박막(23)의 성막을, ｎ형과 ｐ형의 2회 행하면 된다. 또한 다른 구조의 ｐ채널형 박막 트랜지스터와 조합해도 좋다.
이 때 이상에서 설명한 제1예∼제3예에 있어서는, 모두 평탄화 절연막(17) 위에 화소전극(21)을 형성하는 구조를 예시하고 있지만, 평탄화 절연막(17)이 반드시 필요한 것은 아니고, 층간 절연막(11) 위에 직접, 화소전극(21)을 형성해도 좋다.
또한 이상에서 설명한 제1예∼제3예에 있어서는, 모두 보텀 게이트형의 박막 트랜지스터의 제조에 본 발명을 적용한 실시예에 관하여 설명했다. 그러나 본 발명은 도 13에 나타낸 바와 같은 듀얼 게이트형의 박막 트랜지스터ＴＦＴ'의 제조에도 적용 가능하다. 이 경우, 제1예와 같은 방법으로 도 7(4)에서 설명한 공정까지를 행한 후, 본 발명의 <성막 방법-1>을 적용해서 성막한 미결정 실리콘 박막(7) 위에, 산화 실리콘 막(9)(게이트 절연막)을 사이에 두고 제2 게이트 전극(3')을 형성하는 공정을 행한다. 이 게이트 전극(3')은, 게이트 전극(3)과의 사이에 미결정 실리콘 박막(7)을 끼워서 배치된다. 상하의 게이트 전극(3, 3')에는 동일한 전위를 주어도 되고, 또한 다른 전위를 주어서 임계값전압을 의도적으로 제어할 수도 있다.
또한 도 14에 나타낸 바와 같은 톱 게이트형의 박막 트랜지스터ＴＦＴ"의 제 조에도 적용 가능하다. 이 경우, 기판(1) 위에, 버퍼층인 질화 실리콘 막(31) 및 산화 실리콘 막(33)을 이 순으로 성막하고, 그 상부에 본 발명의 <성막 방법-1>을 적용해서 성막한 미결정 실리콘 박막(7)을 성막한다. 그리고, 이 미결정 실리콘 박막(7)을 섬 형상으로 패터닝한 후, 이것을 덮는 상태에서 산화 실리콘 막(9)으로 이루어지는 게이트 절연막을 성막하고, 이 상부에 게이트 전극(3')을 형성하는 공정을 행한다. 그리고, 이 게이트 전극(3') 및 필요에 따라 형성한 레지스트 패턴을 마스크로 한 이온 주입에 의해, 미결정 실리콘 박막(7)에 불순물을 도입해서 ＬＤＤ확산층이나 소스/드레인을 형성한다.
또한 이상에서 설명한 제1예∼제3예에 있어서는, 박막 트랜지스터를 사용한 표시장치의 제조에 본 발명을 적용한 박막 반도체장치의 제조 방법을 설명했지만, 본 발명은 박막 트랜지스터를 구비한 표시장치뿐만 아니라, 태양 전지, 광센서 등의 광전변환소자 등의 결정성 실리콘 박막을 사용한 박막 반도체장치의 제조 방법이면, 마찬가지로 적용 가능하고, 동일한 효과를 얻는 것이 가능하다.
또한 미결정 실리콘 박막(7)의 성막은, <성막 방법-2>∼<성막 방법-4>의 어느 하나를 적용할 수 있다.
[실시예]
<성막 방법-1>(도 2 참조)을 적용해서 성막된 미결정 실리콘 박막의 막질, 성막 속도 등의 평가 결과를 설명한다.
하기 표 1에는, 각 공정에서 사용한 성막 가스 및 유량을 나타낸다. 이 때 기판 W로서는, 유리 기판 위에 플라즈마ＣＶＤ법에 의해 산화 실리콘 박막을 100nm 의 막 두께로 성막한 것을 사용했다.
[표 1]
Figure 112008049090307-pat00001
우선 핵 생성 공정 S1에 있어서는, 표 1과 같은 성막 가스를 각각의 유량으로 사용하고, 처리실 내의 압력=270Ｐａ, 기판온도=450도의 조건 300초간의 반응성열ＣＶＤ에 의한 결정핵의 생성을 행했다.
다음에 성막 공정 S2에 있어서는, 처리실 내의 압력=270Ｐａ, 기판온도=450도로 유지한 상태에서, 표 1과 같은 성막 가스를 각각의 유량으로 사용하고, 플라즈마를 발생시킴으로써 미결정 실리콘 박막을 성막했다. 한편, 평행 평판형 플라즈마ＣＶＤ 장치에 있어서의 전극 간의 거리는 25nm이며, 전극면적은 2500cm2, 고주파전력을 1.2kW, 성막 시간 5분간으로 했다.
이상과 같이 해서 성막한 시료 1∼4의 각 미결정 실리콘 막에 대해서, 파장 514nm의 참조광을 사용한 라만 스펙트럼의 측정을 행하고, 그 결과로부터 각 미결정 실리콘 막의 결정화율 C를 얻었다. 여기에서 말하는 결정화율 C란 박막의 라만 스펙트럼으로부터 얻어지는 결정 성분(결정체적분율 Ic과 미결정체적분률Iu의 합)에 대한, 전 체적의 비율로 주어지는 값이며, 즉 결정화율 C=(Ic+Iu)/(Ic+Iu+Ia)이다. 이 때 Ia는 비정질체적분률이다.
도 15에는, 이상과 같이 해서 얻은 각 미결정 실리콘 막에 있어서의 결정화율 C와, 고차 실란 가스의 유량과 성막 가스의 총 유량과의 유량비 R과의 관계를 나타낸다.
도 15로부터 분명하게 나타낸 바와 같이, 유량비 R이 50 이상에서 결정화율 C의 상승이 포화하는 경향으로 결정된다. 반대로 유량비 R이 50 미만에서는 결정화율이 급격하게 저하하여 양호한 결정성의 막이 얻어지지 않는다. 따라서 성막 공정 S2에서는, 유량비 R을 50 이상으로 함으로써, 결정성이 안정하여 양호한 미결정 실리콘 막을 얻을 수 있는 것이 확인되었다. 또 유량비 R이 60 이상이면, 한층 더 결정성이 양호한 미결정 실리콘을 얻을 수 있다는 것을 알 수 있다.
도 16에는, 시료 4(유량비 R=101)로 성막한 미결정 실리콘 박막의 라만 스펙트럼을 나타낸다. 이 라만 스펙트럼으로 대표되는 것과 같이, 시료 1∼4의 미결정 실리콘 중, 유량비 R이 50 이상인 시료 2∼4의 미결정 실리콘 박막에 있어서, 결정구조를 포함한 Si를 나타내는 Si-Si결합의 ＴＯ포논 모드인 518∼520cm-1 부근에 샤프한 피크가 관찰되었다. 피크의 반값폭은 9.7∼10.8cm-1이었다.
또한, 시료 1∼4의 미결정 실리콘 박막의 표면을 주사전자 현미경으로 관찰한 결과, 유량비 R을 50 이상으로 하여 성막한 시료 2∼4에서, 결정립 지름이 20∼ 100nm인 미결정 실리콘이 성장하고 있는 것이 확인되었다. 또 단면 ＴＥＭ 관찰에 있어서는, 시료 1∼4에서 기둥 모양의 결정구조(칼럼형이라고도 불린다)를 가지는 결정립이 기판 표면에서 성장하고 있다는 것을 알았다.
이상과 같은 관찰에 의해, <성막 방법-1>에 의해, 결정립 지름이 수nm인 나노 결정 실리콘과, 결정립 지름이 10∼100nm인 미결정 실리콘으로 구성된 미결정 실리콘 박막을 성막할 수 있다는 것이 확인되었다. 또 단면 ＴＥＭ 관찰의 결과로부터, 막 두께 방향의 전역에서 결정성이 양호한 미결정 실리콘 박막을 얻을 수 있다는 것이 확인되었다.
또 시료 4의 미결정 실리콘 박막의 막 두께와, 성막 시간(5분간)으로부터 산출된 성막 속도는 88nm/min.였다. 이것은, 특허문헌 1에 나타낸 반응성열ＣＶＤ법(기판온도 450도)에 있어서 달성되는 성막 속도 8∼9nm/min.과 비교하여, 약 10배의 속도이며, 성막 가스에 고차 실란 가스를 사용한 플라즈마ＣＶＤ법에 의해 성막을 행하는 것에 의한 성막 속도의 고속화가 확인되었다.
또한 시료 4의 미결정 실리콘 박막 중의 불순물 농도를 2차 이온 질량분석법(ＳＩＭＳ)으로 분석했다. 도 17에는, SIMS분석에 의한 불순물 농도 프로파일을 나타낸다. 이 때 SIMS분석에 있어서는, 미결정 실리콘 막의 하지가 되는 기판 중의 불순물 농도는 측정하고 있지 않고, 기판 중의 농도 프로파일은 실태를 반영하지 않고 있다.
도 17로부터 분명하게 나타낸 바와 같이, <성막 방법-1>을 적용해서 얻어진 시료 4의 미결정 실리콘 막에서는, 막중의 산소(O) 농도가 3×1018cm-3이 되고, 종래의 플라즈마ＣＶＤ에 의한 성막 방법에 비교해서 산소농도가 1/50∼1/100로 저감되었다. 또 탄소(C), 질소(N) 농도도 2∼3×1018cm-3의 낮은 레벨로 억제되어 있는 것도 밝혀졌다.
또 이상의 효과 이외에도, 도 16에 나타내는 라만 스펙트럼으로부터, 본 발명의 성막 방법에 의해 얻어진 미결정 실리콘 박막이, 막의 내부 응력이 적은 막이라는 것을 알 수 있다. 이것은, 일반적으로 결정질을 포함한 미결정 실리콘 박막의 라만 스펙트럼은, 막의 내부 응력에 기인해서 본래의 단결정 실리콘의 라만 스펙트럼의 피크인 520cm-1보다도 낮은 파장측인 510cm-1 부근에 피크가 나타난다. 그러나 여기에서 얻어진 미결정 실리콘 박막의 라만 스펙트럼의 피크는, 단결정 실리콘의 라만 스펙트럼의 피크인 520cm-1에 극히 가깝고, 이로부터 내부 응력이 적은 막인 것이 분명하다.
따라서, <성막 방법-1>에 의하면, 막 응력에 기인하는 캐리어 이동도의 편차가 작은 미결정 실리콘 박막으로 할 수 있고, 그 결과, 이 미결정 실리콘 박막을 사용한 박막 반도체장치에 있어서, 캐리어 이동도에 기인하는 특성을 균일하게 할 수 있는 효과도 얻어진다.
한편, 이상에서 설명한 시료 1∼4의 미결정 실리콘 박막의 성막 방법에서는, 기판온도를 400도로 했지만, 처리실 내(성막 분위기 내)의 압력, ＲＦ전력, 원료 가스 및 희석 가스의 유량비 등을 최적화함으로써, 기판온도가 100-300도 정도의 더 낮은 온도라도, 미결정 실리콘 박막을 성막시키는 것은 가능하다. 이렇게 낮은 기판온도에서의 성막이 가능하게 되기 때문에, 가스계의 추가만으로 기존의 플라즈마ＣＶＤ 장치를 사용할 수 있다.
<성막 방법-4>(도 5 참조)을 적용해서 성막된 미결정 실리콘 박막의 막질, 성막 속도 등의 평가 결과를 설명한다.
하기 표 2에는, 성막 공정 S2'에서 사용한 성막 가스 및 유량을 나타낸다. 이 때 기판 W로서는, 유리 기판 위에 플라즈마ＣＶＤ법에 의해 산화 실리콘 박막을 100nm의 막 두께로 성막한 것을 사용했다.
[표 2]
Figure 112008049090307-pat00002
이 때, 상기 표 2와 같은 성막 가스를 각각의 유량으로 사용하고, 처리실 내의 압력=270Ｐａ, 기판온도=400도로 해서 플라즈마를 발생시켜, 기판 위에 미결정 실리콘 박막을 성막했다. 이 때 평행 평판형 플라즈마ＣＶＤ 장치에 있어서의 전극 간의 거리는 25mm이며, 전극면적은 2500cm2, 고주파전력을 1.2kW, 성막 시간는 5분 간으로 했다. 한편, 수소 가스를 사용하지 않는 비교예에서는, 성막 시간을 10분간으로 했다.
이상과 같이 해서 성막한 시료 5, 6 및 비교예의 미결정 실리콘 박막 중의 산소농도를, 2차 이온 질량분석법(ＳＩＭＳ)으로 분석했다. 도 18에는 SIMS 분석에 의한 산소농도 프로파일을 나타낸다. 이 때 SIMS분석에서는, 미결정 실리콘 막의 하지가 되는 기판 중의 불순물 농도는 측정하지 않아, 기판 중의 농도 프로파일은 실태를 반영하지 않고 있다.
도 18로부터 분명하게 나타낸 바와 같이, <성막 방법-4>를 적용해서 성막된 시료 5, 6의 미결정 실리콘 막은, 비교예의 미결정 실리콘 막보다도 막중의 산소농도가 낮게 억제되어 있는 것이 확인되었다.
특히, 수소 가스의 유량이 불활성 가스의 유량보다도 많은 시료 5는, 기판 상에서 막 두께 약 50nm까지 산소농도가 4×1018cm-3의 낮은 값으로 억제되어 있다. 또한 이 경우의 성막 속도는, 5분간의 성막 시간의 평균으로, 1.1nm/min.였다.
한편, 수소 가스의 유량과 불활성 가스의 유량이 같은 시료 6에서는, 산소농도가 기판 바로 위로부터 급격하게 상승하고, 산소농도가 가장 낮은 영역에서도 1.7×1019cm-3로, 막 전체로서는 4.5×1020cm-3이 된다. 따라서, <성막 방법-4>를 적용하는 경우에는, 산소농도가 낮은 영역을 실현하기 위해서, 수소 가스 유량보다도 불활성 가스 유량이 적을 필요가 있어, 불활성 가스 유량은 수소 가스 유량의 1/2 정도가 바람직하다. 이 경우에도 고차 실란 가스의 유량과 총 가스 유량과의 유량 비 R는 50 이상인 것이 바람직한 것은 <성막 방법-1>과 마찬가지다.
한편, 비교예의 산소농도 프로파일로부터 분명하게 나타낸 바와 같이, 희석 가스에 수소가 포함되지 않는 경우에는, 기판 바로 위로부터 1×1020cm-3 이상의 산소농도가 되고, 저산소농도 영역이 없다는 것을 알 수 있다.
도 1은 실시예의 제조 방법에 사용하는 성막 장치의 일례를 게시하는 구성도다.
도 2는 본 발명을 적용한 성막 방법-1을 나타내는 흐름도다.
도 3은 본 발명을 적용한 성막 방법-2를 나타내는 흐름도다.
도 4는 본 발명을 적용한 성막 방법-3을 나타내는 흐름도다.
도 5는 본 발명을 적용한 성막 방법-4을 나타내는 흐름도다.
도 6은 본 발명을 적용한 박막 반도체장치의 제1예를 게시하는 단면 공정도(그 1)이다.
도 7은 본 발명을 적용한 박막 반도체장치의 제1예를 게시하는 단면 공정도(그 2)이다.
도 8은 본 발명을 적용한 박막 반도체장치의 제1예를 게시하는 단면 공정도(그 3)이다.
도 9는 본 발명을 적용한 박막 반도체장치의 제2예를 게시하는 단면 공정도(그 1)이다.
도 10은 본 발명을 적용한 박막 반도체장치의 제2예를 게시하는 단면 공정도(그 2)이다.
도 11은 본 발명을 적용한 박막 반도체장치의 제3예를 게시하는 단면 공정도(그 1)이다.
도 12는 본 발명을 적용한 박막 반도체장치의 제3예를 게시하는 단면 공정 도(그 2)이다.
도 13은 본 발명이 적용되는 다른 박막 트랜지스터(박막 반도체장치)의 구성도다.
도 14는 본 발명이 적용되는 또 다른 박막 트랜지스터(박막 반도체장치)의 구성도다.
도 15는 성막 방법-1을 적용해서 얻어진 미결정 실리콘 막에 있어서의 결정화율 C와, 고차 실란 가스의 유량과 성막 가스의 총 유량과의 유량비 R과의 관계를 나타내는 그래프다.
도 16은 성막 방법-1을 적용해서 얻어진 시료 4의 미결정 실리콘 박막의 라만 스펙트럼이다.
도 17은 성막 방법-1을 적용해서 얻어진 시료 4의 미결정 실리콘 박막 중의 ＳＩＭＳ 분석에 의한 불순물 농도 프로파일이다.
도 18은 성막 방법-4를 적용해서 얻어진 시료 5, 6 및 비교예의 미결정 실리콘 박막 중의 SIMS 분석에 의한 산소농도 프로파일이다.
[부호의 설명]
1…기판, 7…미결정 실리콘 박막,
23…ｎ형 미결정 실리콘 박막, ｎＴＦＴ… n채널형 박막 트랜지스터,
ｐＴＦＴ…p채널형 박막 트랜지스터,
ＴＦＴ'，ＴＦＴ"…박막 트랜지스터

Claims (10)

  1. SinH2n+2(n=2,3,…)로 나타내는 고차 실란계 가스와 수소 가스와 함께 상기 수소 가스의 유량 이하의 범위의 불활성 가스를 성막 가스로 사용한 플라즈마ＣＶＤ법에 의해, 결정구조를 포함한 실리콘 박막을 기판 위에 성막하는 박막 반도체장치의 제조 방법이고,
    상기 실리콘 박막을 기판 위에 성막할 때, 상기 고차 실란계 가스의 유량을 1이라고 했을 경우의 성막 가스의 총 유량을 50 이상으로 하고, 또한,
    상기 실리콘 박막을 성막하는 공정 전에, SinH2n+2(n=1,2,3,…)로 나타내는 실란계 가스와 함께, 수소 가스 및 불활성 가스를 성막 가스로서 사용한 플라즈마ＣＶＤ법에 의해 상기 기판 위에 결정핵을 생성하는 핵 생성 공정을 실시하며,
    상기 핵 생성 공정에 있어서, 상기 불활성 가스의 유량보다도 상기 수소 가스의 유량을 많게 하는 박막 반도체장치의 제조 방법.
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