JP2008066693A5 - - Google Patents

Claims (23)

1. 所定の電流値以上を流すことで切断されるヒューズ配線と、
   前記ヒューズ配線の一方に接続された第一電極パッドと、
   前記ヒューズ配線の他方に接続された第二電極パッドと、
   前記第一電極パッドに接続される複数の第一プラグと、
   前記第二電極パッドに接続される複数の第二プラグとを有し、
   前記第一電極パッドの前記複数の第一プラグの全接続断面積は、前記第二電極パッドの前記複数の第二プラグの全接続断面積と同じであり、
   各前記第一プラグの一端は前記第一電極パッドに接続され、各前記第一プラグの他端は第一電源電圧が供給され、
   各前記第二プラグの一端は前記第二電極パッドに接続され、各前記第二プラグの他端は第二電源電圧が供給され、
   前記ヒューズ配線、前記第一電極パッド、および前記第二電極パッドは同じ配線層内に形成され、
   前記ヒューズ配線、前記第一電極パッド、前記第二電極パッド、前記複数の第一プラグ、及び前記複数の第二電極プラグは銅材料を含有している半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   各前記第一プラグの他端は、各前記第一プラグの他端に前記第一電源電圧を供給する第一電源回路に電気的に接続されており、
   各前記第二プラグの他端は、各前記第二プラグの他端に前記第二電源電圧を供給する第二電源回路に電気的に接続されている半導体集積回路。
3. 所定の電流値以上を流すことで切断されるヒューズ配線と、
   前記ヒューズ配線の一方に接続された第一電極パッドと、
   前記ヒューズ配線の他方に接続された第二電極パッドと、
   絶縁層を介して前記ヒューズ配線の上層に形成され、前記ヒューズ配線の配線方向に配置され、各々が互いに絶縁され、各々が前記ヒューズ配線の配線方向と垂直な方向に延びる複数のクラック伸展防止層とを備え、
   前記ヒューズ配線、前記第一電極パッド、前記第二電極パッド及び複数の前記クラック伸展防止層は銅材料を含有し、
   平面視において、前記ヒューズ配線と各前記クラック伸展防止層とは互いに重なり合っている半導体集積回路。
4. 請求項３に記載の半導体集積回路であって、
   前記クラック伸展防止層と前記ヒューズ配線との距離を４００ｎｍ以上確保する半導体集積回路。
5. 請求項３に記載の半導体集積回路であって、
   前記クラック伸展防止層と前記ヒューズ配線との間に、少なくともファイン層を２層以上設ける半導体集積回路。
6. 請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、
   前記ヒューズ配線は、ファイン層に形成される半導体集積回路。
7. 請求項１に記載の半導体集積回路であって、
   絶縁層を介して前記ヒューズ配線の上層に形成された汚濁防止層と、
   前記絶縁層を介して前記ヒューズ配線の側面に形成され、前記汚濁防止層に接続され、前記ヒューズ配線を取り囲む第一ビア配線対を更に有する半導体集積回路。
8. 請求項７に記載の半導体集積回路であって、
   前記第一ビア配線対が取り囲まれるように、前記第一ビア配線対の外側に形成された第二ビア配線対を更に有し、
   前記第一電極パッドは前記第一ビア配線対に電気的に接続され、前記第二電極パッドは前記第二ビア配線対に電気的に接続され、
   前記第一電極パッドの幅は前記第二電極パッドの幅よりも小さい半導体集積回路。
9. 請求項８に記載の半導体集積回路であって、
   前記第一ビア配線の一端は前記第一電極パッドに接続されており、前記第一ビア配線の他端は前記第二電極パッドの近くに配置されており、前記第二ビア配線の一端は前記第二電極パッドに接続されており、前記第二ビア配線の他端は前記第一電極パッドの近くに配置されている半導体集積回路。
10. 請求項７に記載の半導体集積回路であって、
    前記汚濁防止層及び前記第一ビア配線と、前記ヒューズ配線との間の距離を４００ｎｍ以上確保する半導体集積回路。
11. 請求項７に記載の半導体集積回路であって、
    前記汚濁防止層と前記ヒューズ配線との間の距離を少なくともファイン層２層分設ける半導体集積回路。
12. 請求項７に記載の半導体集積回路であって、
    前記ヒューズ配線の配線方向に配置され、各々が互いに絶縁され、各々が前記ヒューズ配線の配線方向と垂直な方向に延び、各々が前記ヒューズ配線と前記汚濁防止層との間に前記絶縁層を介して前記ヒューズ配線の上層に形成された複数のクラック伸展防止層を更に備える半導体集積回路。
13. 請求項７に記載の半導体集積回路であって、
    前記汚濁防止層は、電気ヒューズとして機能する前記ヒューズ配線に対応する位置に少なくとも一箇所電気的に切断された部分を有する半導体集積回路。
14. 所定の電流値以上を流すことで切断されるヒューズ配線と、
    前記ヒューズ配線の一方に接続された第一電極パッドと、
    前記ヒューズ配線の他方に接続された第二電極パッドと、
    前記第一電極パッドに接続される複数の第一プラグと、
    前記第二電極パッドに接続される複数の第二プラグとを有し、
    各前記第一プラグの断面積は各前記第二プラグの断面積と同じであり、前記第二プラグの数は前記第一プラグの数と同じであり、
    各前記第一プラグの一端は前記第一電極パッドに接続され、各前記第一プラグの他端は第一電源電圧が供給され、
    各前記第二プラグの一端は前記第二電極パッドに接続され、各前記第二プラグの他端は第二電源電圧が供給され、
    前記ヒューズ配線、前記第一電極パッド、および前記第二電極パッドは同じ配線層内に形成され、
    前記ヒューズ配線、前記第一電極パッド、前記第二電極パッド、前記複数の第一プラグ、及び前記複数の第二電極プラグは銅材料を含有している半導体集積回路。
15. 請求項１４に記載の半導体集積回路であって、
    絶縁層を介して前記ヒューズ配線の上層に形成された汚濁防止層と、
    前記絶縁層を介して前記ヒューズ配線の側面に形成され、前記汚濁防止層に接続され、前記ヒューズ配線を取り囲む第一ビア配線対を更に有する半導体集積回路。
16. 請求項１５に記載の半導体集積回路であって、
    前記第一ビア配線対が取り囲まれるように、前記第一ビア配線対の外側に形成された第二ビア配線対を更に有し、
    前記第一電極パッドは前記第一ビア配線対に電気的に接続され、前記第二電極パッドは前記第二ビア配線対の電気的に接続され、
    前記第一電極パッドの幅は前記第二電極パッドの幅よりも小さい半導体集積回路。
17. 請求項１６に記載の半導体集積回路であって、
    前記第一ビア配線の一端は前記第一電極パッドに接続されており、前記第一ビア配線の他端は前記第二電極パッドの近くに配置されており、前記第二ビア配線の一端は前記第二電極パッドに接続されており、前記第二ビア配線の他端は前記第一電極パッドの近くに配置されている半導体集積回路。
18. 請求項１５に記載の半導体集積回路であって、
    前記汚濁防止層及び前記第一ビア配線と、前記ヒューズ配線との間の距離を４００ｎｍ以上確保する半導体集積回路。
19. 請求項１５に記載の半導体集積回路であって、
    前記汚濁防止層と前記ヒューズ配線との間の距離を少なくともファイン層２層分設ける半導体集積回路。
20. 請求項１５に記載の半導体集積回路であって、
    前記ヒューズ配線の配線方向に配置され、各々が互いに絶縁され、各々が前記ヒューズ配線の配線方向と垂直な方向に延び、各々が前記ヒューズ配線と前記汚濁防止層との間に前記絶縁層を介して前記ヒューズ配線の上層に形成された複数のクラック伸展防止層を更に備える半導体集積回路。
21. 請求項１５に記載の半導体集積回路であって、
    前記汚濁防止層は、電気ヒューズとして機能する前記ヒューズ配線に対応する位置に少なくとも一箇所電気的に切断された部分を有する半導体集積回路。
22. 請求項１４に記載の半導体集積回路であって、
    各前記第一プラグの他端は、各前記第一プラグの他端に前記第一電源電圧を供給する第一電源回路に電気的に接続されており、
    各前記第二プラグの他端は、各前記第二プラグの他端に前記第二電源電圧を供給する第二電源回路に電気的に接続されている半導体集積回路。
23. 請求項１４に記載の半導体集積回路であって、
    前記ヒューズ配線はファイン層に形成されている半導体集積回路。