JP2007250706A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】CVD法により成膜された積層膜の上層をエッチングする際に、下層に対するエッチング選択比の高い半導体装置の製造方法を提供する。
【解決手段】基板11上に、第1多孔質絶縁膜12Aを形成する工程と、第1多孔質絶縁膜12Aよりも炭素含有率が高くなるように、第1多孔質絶縁膜12A上に、無機材料からなる骨格構造中に炭化水素化合物からなるポロジェンB’を含有してなる第2絶縁膜13を形成する工程と、第1多孔質絶縁膜12Aに達するまで、第2絶縁膜13のエッチングを行う工程とを有することを特徴とする半導体装置の製造方法である。
【選択図】図3

Description

本発明は、半導体装置の製造方法に関し、さらに詳しくは、多孔質の絶縁膜を備えた半導体装置の製造方法に関する。
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム(Al)系合金の配線に代わり、低電気抵抗の銅(Cu)配線が導入されるようになっている。Cuは、従来の多層配線構造に使われているAlなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にCu膜を埋め込むことにより配線パターンを形成するダマシン法が一般にCu多層配線構造に適用されている。
特に、デュアルダマシン法は、接続孔と配線溝とを形成した上で、Cu埋め込みを接続孔と配線溝とに同時に行う方法であって、工程数の削減に有効であることから注目されている。
また、高集積化された半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、低誘電材料を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線が不可欠となっている。そこで、比誘電率3.5程度のフッ素含有酸化シリコン(FSG)に加えて、ポリアリールエーテル(PAE)に代表される有機系のポリマーや、炭素含有酸化シリコン(SiOC)、ハイドロゲンシルセキオサン(HSQ)、メチルシルセスキオキサン(MSQ)に代表される無機系材料など、酸化シリコンよりも誘電率の低い、いわゆる低誘電率膜が、層間絶縁膜として導入されるようになってきている。また、近年では、それらを多孔質化させて比誘電率を2.3前後にまで低下させた低誘電率材料の適用も試みられている。
ところで、上述したデュアルダマシン法を低誘電率膜を有する層間絶縁膜に適用する場合には、化学的気相成長(Chemical Vapor Deposition(CVD))法により、基板上にSiOCからなる無機材料膜を成膜した後、塗布法により、無機材料膜上に、PAEからなる有機材料膜を成膜する。そして、エッチングにより、有機材料膜に配線溝を形成するとともに、無機材料膜に接続孔を形成する。このエッチングの際には、無機材料膜と有機材料膜の界面が形成されるため、無機材料膜に対する有機材料膜のエッチング選択比が高く、制御性よくエッチング加工が行われる(例えば、特許文献1参照)。
また、上述したように、CVD法により無機材料膜を成膜する場合には、生産等で膜質に不具合が発生した場合、ガス流量比やRFパワー等成膜条件を変更することで即座に対応できる、という利点がある。さらに、一般的に、CVD法による成膜では、より緻密で機械強度の高い膜が形成されることが知られている。
特開2004−63859号公報
しかし、上述した製造方法では、基板上に無機材料膜を成膜した後、例えばコーター等の別の装置に基板を移動させて、有機材料膜を塗布形成する必要があるため、作業的にも煩雑であり、生産性が悪い。一方、CVD法により、配線溝を形成する上層側の絶縁膜を成膜することを考えた場合、有機材料膜を成膜することは困難である。しかし、比誘電率の低い有機材料膜と同程度の比誘電率を有する無機材料膜は、現状ではSiOCの多孔質膜であることから、SiOC膜で形成される下層とのエッチング選択比がとれず、加工制御性が悪くなる、という問題がある。
以上のことから、本発明は、CVD法により積層膜を形成するとともに、この積層膜の上層をエッチングする際に、下層に対するエッチング選択比の高い半導体装置の製造方法を提供することを目的としている。
上記目的を達成するために、本発明の半導体装置の製造方法は、基板上に、無機材料からなる骨格構造を有する2層の絶縁膜を備えた積層膜を形成する第1工程と、下層の絶縁膜に達するまで、上層の絶縁膜のエッチングを行う第2工程とを有する半導体装置の製造方法において、第1工程では、積層膜を構成する一方の絶縁膜の炭素含有率が他方の絶縁膜よりも高くなるように、骨格構造中に炭化水素化合物からなる空孔形成材料を含有させて、一方の絶縁膜を形成することを特徴としている。
このような半導体装置の製造方法によれば、積層膜を構成する一方の絶縁膜の炭素含有率が他方の絶縁膜よりも高くなるように、骨格構造中に炭化水素化合物からなる空孔形成材料を含有させて、一方の絶縁膜を形成することで、この絶縁膜が擬似的な有機材料膜となり、積層膜を構成する絶縁膜の間に、擬似的な有機材料膜と無機材料膜の界面が形成される。これにより、第2工程において、下層の絶縁膜に達するまで、上層の絶縁膜のエッチングを行う際に、下層の絶縁膜に対する上層の絶縁膜のエッチング選択比が高くなることから、下層の絶縁膜がストッパーとなり、加工制御性が向上する。また、上記積層膜を構成する絶縁膜の骨格構造は無機材料で形成されることから、どちらもCVD法により成膜することが可能となる。
以上、説明したように、本発明の半導体装置の製造方法によれば、上層の絶縁膜にエッチングを行う際の加工制御性が向上するため、例えば、上層の絶縁膜に配線溝を形成し、下層の絶縁膜に接続孔に形成して、配線溝と接続孔とに配線材料を埋め込む配線構造を寸法制御性よく製造することができる。また、CVD法による成膜が可能であることから、膜質に不具合が発生した場合にも、成膜条件を変更することで即座に対応できるため、生産性を向上させることができ、より緻密で機械強度の高い膜が形成することができる。さらに、積層膜を構成する絶縁膜を連続成膜することも可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(第1実施形態)
本発明の半導体装置の製造方法に係る実施形態の一例を説明する。まず、半導体装置の製造方法を説明するにあたって、この方法に用いるCVD装置および電子線照射装置について、図1および図2の概略構成断面図を用いて説明する。
図1に示すように、本実施形態における絶縁膜の形成に用いるCVD装置1は、被処理基板Sの表面に成膜処理を行う反応容器2を備えている。この反応容器2には、真空ポンプが接続された排気口(図示省略)が設けられており、反応容器2内は減圧可能に構成されている。
また、この反応容器2の底部には、被処理基板Sを載置保持可能な基板保持部3が配置されている。この基板保持部3は、後述するプラズマを発生させるための下部電極も兼ねており、被処理基板Sを加熱するためのヒーター(図示省略)を備えている。
また、上記反応容器2の上部には、蓋体となる上部電極4が基板保持部3の保持面と対向する状態で配置されている。この上部電極4はガス供給部を兼ねて構成されており、成膜ガスおよびキャリアガスを反応容器2内に供給するための複数のガス供給管(図示省略)が接続されている。また、基板保持部3に載置保持された被処理基板Sの表面に上記ガスを供給する複数のガス供給口が、上部電極4における基板保持部3に対向する面の全域に渡って設けられている。
上述したようなCVD装置1を用いて被処理基板Sの表面に、絶縁膜を成膜する場合には、反応容器2内の基板保持部3上に、被処理基板Sを載置する。そして、上部電極4に設けられた複数のガス供給口から、成膜ガスを供給し、電極間に電圧を印加して被処理基板Sの上方にプラズマPを発生させる。このプラズマP中の成膜成分が被処理基板Sの表面に供給され、絶縁膜が成膜される。
また、本実施形態において、後述する絶縁膜中に分散させた空孔形成材料の分解除去に用いる電子線照射装置5は、被処理基板Sの表面に電子線Eを照射するための反応容器6を備えている。この反応容器6の底部には、被処理基板Sを載置保持可能な基板保持部7が配置されている。この基板保持部7は、被処理基板Sを加熱するためのヒーター(図示省略)を備えている。
また、上記反応容器6の上部には、基板保持部7に保持された被処理基板Sの表面に向けて電子線Eを照射する電子線照射部8が配置されている。
上述したような電子線照射装置を用いて、被処理基板Sの表面に電子線Eを照射する場合には、反応容器6内の基板保持部7上に、空孔形成材料を含有する絶縁膜が成膜された被処理基板Sを載置し、被処理基板Sの表面に電子線Eを照射する。
次に、本発明の半導体装置の製造方法に係る実施の形態を、図3〜図4の工程断面図を用いて説明する。ただし、製造工程中に用いるCVD装置および電子線照射装置については、図1、図2をそれぞれ用いて説明することとする。
まず、図3(a)に示すように、例えばプラズマ励起化学的気相成長(PE−CVD)法により、基板11上に、骨格形成材料と炭化水素化合物からなる空孔形成材料であるポロジェンA’とを含む成膜ガスを供給し、無機材料からなる骨格構造中にポロジェンA’を含有する第1絶縁膜12を形成する。
具体的に、上記第1絶縁膜12の成膜の際には、図1を用いて説明したCVD装置1の反応容器2内に基板11(被処理基板S)を導入し、基板保持部3に載置保持する。次いで、反応容器2内を13kPa以下に減圧した状態で、基板保持部3を加熱する。
続いて、例えばジエトキシメチルシラン(DEMS)、酸素(O2)からなる骨格形成材料と、例えばα−テルピネン(Alpha Terpinene(ATRP))からなるポロジェンA’とを含む成膜ガス、ヘリウム(He)からなるキャリアガスとを反応容器2に導入する。続いて、基板保持部3と上部電極4との間に高周波電力を印加することで、プラズマPを発生させる。この際、ポロジェンA’が解離しないように、ポロジェンA’の解離エネルギーよりも低いエネルギーのプラズマが供給されるように、RFパワーを制御することとする。ここでは、一例として、ガス流量比をDEMS:O2:ATRP:He=1:1:2:5とし、RFパワーを500W、反応容器2内の圧力を7.0kPa、基板温度を250℃に設定する。
これにより、炭素含有酸化シリコン(SiOC)からなる無機材料の骨格構造中に、プラズマによりATRPからなるポロジェンA’が高分子化して、分散された状態の第1絶縁膜12が成膜される。
ここで、第1絶縁膜12の骨格構造を構成する無機材料は、上記SiOCに限定されるものではないが、比誘電率の低い無機材料で構成されることが好ましい。また、上記ポロジェンA’としては、ここでは、α−テルピネン(C1016)を用いることとするが、Cxyで表される炭化水素や、Cxyzで表される酸素含有炭化水素からなる炭化水素化合物であればよい。いずれの場合においても、xは1〜12のものが好ましく、分子構造が鎖状でも分岐していてもよい。また、ポロジェンA’は、例えばベンゼンまたはシクロへキサンのような環状分子構造を持つことが好ましい。
次いで、例えば基板11を加熱した状態での電子線照射により、第1絶縁膜12中のポロジェンA’を分解除去することで、図3(b)に示すように、第1絶縁膜12(前記図3(a)参照)を、複数の空孔Aを設けてなる第1多孔質絶縁膜12Aとする。この場合には、図2を用いて説明した電子線照射装置5の反応容器6内に、第1絶縁膜12が設けられた基板11(被処理基板S)を導入し、基板保持部7に載置保持する。次いで、基板保持部7を加熱して例えば400℃とし、電子線照射部8から電子線Eを基板11の表面に向けて照射する。
次に、図3(c)に示すように、例えばPE−CVD法により、第1多孔質絶縁膜12A上に、骨格形成材料と炭化水素化合物からなるポロジェンB’とを含む成膜ガスを供給することで、無機材料からなる骨格構造中にポロジェンB’を含有してなる第2絶縁膜13を形成する。
ここで、第2絶縁膜13は、炭化水素化合物からなるポロジェンB’を含有していることから、第1多孔質絶縁膜12Aよりも炭素含有率は高くなる。また、上記第1絶縁膜12(前記図3(a)参照)中のポロジェンA’(前記図3(a)参照)の含有率よりも第2絶縁膜13中のポロジェンB’の含有率を高くすることで、第1多孔質絶縁膜12Aに対する炭素含有率をより高くすることができるため、好ましい。ポロジェンB’としては、ポロジェンA’と同様の炭化水素化合物を用いることができる。
この場合には、図1を用いて説明したCVD装置1を用い、例えばDEMSからなる骨格形成材料と、例えばATRPからなるポロジェンB’とを含む成膜ガスと、Heからなるキャリアガスとを反応容器2内に導入した後、基板保持部3と上部電極4との間に高周波電力を印加して、プラズマPを発生させる。この際、ポロジェンB’が解離しないように、ポロジェンB’の解離エネルギーよりも低いエネルギーのプラズマが供給されるように、RFパワーを制御することとする。ここでは、一例として、ガス流量比をDEMS:ATRP:He=1:6:5とし、RFパワーを500W、反応容器2内の圧力を13kPa、基板温度を250℃に設定する。この例においては、第1絶縁膜12の成膜条件と比較して、DEMSに対するATRP(ポロジェンB’)のガス流量比を高くし、骨格形成材料として、DEMSのみを用いることにより、骨格構造の炭素含有率も高くなるように設定する。
これにより、第1絶縁膜12よりも炭素含有率の高い炭素含有酸化シリコン(SiOC)からなる無機材料の骨格構造中に、プラズマによりATRPからなるポロジェンB’が高分子化して、分散された状態の第2絶縁膜13が成膜される。また、第2絶縁膜13中のポロジェンB’の含有率は、第1絶縁膜12中のポロジェンA’の含有率よりも高くなる。この第2絶縁膜13は、ポロジェンB’を含有することで、擬似的な有機材料膜となる。
次いで、図3(d)に示すように、第2絶縁膜13上に、第1マスクパターン14を形成し、この第1マスクパターン14上からのエッチングにより、第1多孔質絶縁膜12Aに達するまで、第2絶縁膜13に配線溝15を形成する。ここで、第1マスクパターン14は、第2絶縁膜13が擬似的な有機材料膜となることから、例えば酸化シリコン(SiO2)からなる無機材料で構成されることとする。
また、上記エッチングにおいては、第2絶縁膜13が炭化水素化合物からなるポロジェンB’を高い割合で含むため、エッチングガスとして、カーボン系膜のエッチングに用いるアンモニア(NH3)を用いることが好ましい。これにより、後述するように、第1多孔質絶縁膜12Aに対する第2絶縁膜13のエッチング選択比が高くなるため、好ましい。このエッチング条件の一例としては、エッチングガスにNH3とO2とを用い、ガス流量比をNH3:O2=30:1、バイアスパワーを400W、基板温度を0℃に設定する。なお、ここでは、エッチングガスとしてNH3とO2を用いることとするが、NH3のみでエッチングを行ってもよい。
この際、第2絶縁膜13は擬似的な有機材料膜となっているため、第1多孔質絶縁膜12Aと第2絶縁膜13との間に擬似的な無機材料膜と有機材料膜の界面が形成される。これにより、第1多孔質絶縁膜12Aに対する第2絶縁膜13のエッチング選択比が高くなるため、加工制御性よく第2絶縁膜13にエッチングを行うことが可能となる。その後、第1マスクパターン14を除去する。
次に、図4(e)に示すように、第2絶縁膜13上に、例えばレジストからなる第2マスクパターン16を形成し、この第2マスクパターン16上からのエッチングにより配線溝15の底部に露出させた第1多孔質絶縁膜12Aにエッチングを行う。これにより、第1多孔質絶縁膜12Aに接続孔17を形成する。ここで、エッチング条件の一例としては、エッチングガスとして、オクタフルオロシクロブタン(C48)、一酸化炭素(CO)、窒素(N2)、およびアルゴン(Ar)を用い、ガス流量比をC48:CO:N2:Ar=3:10:200:500、バイアスパワーを1000W、基板温度を20℃に設定する。また、このエッチングの後には、必要に応じて第2マスクパターン16を除去する工程を行う。
その後、例えば基板21を加熱した状態での電子線照射により、第2絶縁膜13中のポロジェンB’を分解除去することで、図4(f)に示すように、第2絶縁膜13(前記図4(e)参照)を、複数の空孔Bを設けてなる第2多孔質絶縁膜13Bとする。この場合には、電子線照射装置5の反応容器6内に第2絶縁膜13が設けられた基板11を導入し、基板保持部7上に載置保持する。次いで、基板保持部7を加熱して例えば400℃とし、電子線照射部8から電子線Eを基板11の表面に向けて例えば5分間照射する。
なお、本実施形態では、図3(b)および図4(f)を用いて説明したように、基板21を加熱した状態での電子線照射により、第1絶縁膜12中のポロジェンA’、第2絶縁膜13中のポロジェンB’を分解除去することとしたが、基板21を加熱した状態での紫外線(UV)照射により分解除去してもよく、熱処理のみで分解除去してもよい。
以上の後には、ここでの図示は省略したが、例えば配線溝15および接続孔17内を導電性材料によって埋め込み、基板11に接続されたビアおよび配線を形成する。
以上のような半導体装置の製造方法によれば、第1多孔質絶縁膜12A上に、ポロジェンB’を含有する第2絶縁膜13を形成することで、第1多孔質絶縁膜12Aよりも第2絶縁膜13の炭素含有率が高くなるため、第2絶縁膜13のエッチングを行う際の第1多孔質絶縁膜12Aに対するエッチング選択比が高くなる。これにより、第1多孔質絶縁膜12Aがストッパーとなり、配線溝15と接続孔17の加工制御性が向上する。したがって、この配線溝15に設けられる配線および接続孔17に設けられるビアを寸法制御性よく形成することができる。
また、第1絶縁膜12、第2絶縁膜13の両方ともにCVD法により成膜することから、膜質に不具合が発生した場合にも、成膜条件を変更することで即座に対応できるため、生産性を向上させることができ、より緻密で機械強度の高い膜が形成することができる。
ここで、図5には、図3〜図4を用いて説明した第1多孔質絶縁膜12Aに対する第2絶縁膜13または第2多孔質絶縁膜13Bのエッチング選択比を示す。グラフ中、横軸のRefは400℃に加熱した状態で第1絶縁膜12に電子線照射を5分間行った後の第1多孔質絶縁膜12Aである。また、(1)は400℃に加熱した状態で第2絶縁膜13に電子線照射を5分間行った後の第2多孔質絶縁膜13B、(2)は第2絶縁膜13に熱処理(400℃)を5分間行った後の第2多孔質絶縁膜13B、(3)は第2絶縁膜13である。すなわち、膜中の炭素含有率は、(1)<(2)<(3)となる。また、エッチングガスとしては、カーボン系膜のエッチングに用いるNH3を用いた場合と、SiOC膜のエッチングに用いるO2とCXYを用いた場合の2通りで行った。この結果、エッチングガスとしてNH3を用いた場合に、炭素含有率が高くなるにつれて、第1多孔質絶縁膜12Aに対する第2多孔質絶縁膜13Bまたは第2絶縁膜13のエッチング選択比が高くなることが確認された。一方、エッチングガスとして、酸素含有ガス(O2,CO等)とCXYを用いた場合には、炭素含有率が高くなるにつれてエッチング選択比が低くなる。これにより、O2とCXYを用いた場合には、炭素含有率の高い第2絶縁膜13または第2多孔質絶縁膜13Bに対する炭素含有率の低い第1多孔質絶縁膜12Aのエッチング選択比が高くなることが確認された。
なお、Refの第1多孔質絶縁膜12Aと比較して(1)の第2多孔質絶縁膜13Bのエッチング選択比が高くなるのは、第1絶縁膜12および第2絶縁膜13を成膜する際の成膜条件により、第2多孔質絶縁膜13Bの骨格構造中の炭素含有率も高くなっていること、また、第1絶縁膜12中のポロジェンA’の含有率よりも第2絶縁膜13中のポロジェンB’の含有率が高いため、同じ除去条件では除去し切れないポロジェンB’が残存するためと考えられる。
なお、上記第1実施形態では、第2絶縁膜13に配線溝15を形成した後、第1多孔質絶縁膜12Aに接続孔17を形成する例について説明したが、第1多孔質絶縁膜12Aに接続孔17を形成した後に、第2絶縁膜13に配線溝15を形成してもよい。
さらに、上記第1実施形態では、第2絶縁膜13の下層が多孔質絶縁膜である例について説明したが、例えば非多孔質のSiOC膜であっても本発明は適用可能である。この場合には、第1絶縁膜12に電子線照射を行わなくてもよいことから、CVD法により、第1絶縁膜12と第2絶縁膜13を連続成膜することもでき、生産性をさらに向上させることができる。
(変形例1)
また、上記第1実施形態では、第2絶縁膜13にポロジェンB’を含有させることで、第1多孔質絶縁膜12よりも炭素含有率の高い状態とし、第2絶縁膜13のエッチングを行う例について説明したが、第1絶縁膜12にポロジェンA’を含有させることで、第2絶縁膜13よりも炭素含有率の高い状態とし、第2絶縁膜13のエッチングを行ってもよい。
この場合には、図6(a)に示すように、上記第1実施形態において、図3(c)を用いて説明した第2絶縁膜13と同一の成膜条件で、基板11上にポロジェンA’を含む第1絶縁膜12を形成する。すなわち、ポロジェンA’にATRPを用い、ポロジェンA’が解離しない条件で成膜を行う。次に、第1絶縁膜12上に、例えば非多孔質のSiOC膜からなる第2絶縁膜13を形成する。これにより、第1絶縁膜12にはポロジェンA’が含有されている分、第2絶縁膜13よりも炭素含有率は高くなり、擬似的な有機材料膜となる。
次いで、図6(b)に示すように、第2絶縁膜13上に、例えばレジストからなる第1マスクパターン14を形成し、この第1マスクパターン14上からのエッチングにより、第1絶縁膜12に達するまで、第2絶縁膜13に配線溝15を形成する。
また、エッチングガスとしては、酸素含有ガスとフッ化炭素(Cxy)を用いることとする。図5を用いて説明したように、エッチングガスに酸素含有ガス(O2,CO等)とフッ化炭素(Cxy)を用いることで、炭素含有率の低い無機材料膜のエッチング選択比が高くなる。このエッチング条件の一例としては、エッチングガスとして、C48、CO、N2、およびArを用い、ガス流量比をC48:CO:N2:Ar=3:10:200:500、バイアスパワーを1000W、基板温度を20℃に設定する。
この際、第1絶縁膜12は擬似的な有機材料膜となっているため、第1絶縁膜12と第2絶縁膜13との間に擬似的な有機材料膜と無機材料膜の界面が形成される。これにより、第1絶縁膜12に対する第2絶縁膜13のエッチング選択比が高くなるため、加工制御性よく第2絶縁膜13にエッチングを行うことが可能となる。その後、第1マスクパターン14を除去する。
次に、図6(c)に示すように、第2絶縁膜13上に、例えばSiO2からなる第2マスクパターン16を形成し、この第2マスクパターン16上からのエッチングにより配線溝15の底部に露出させた第1多孔質絶縁膜12Aにエッチングを行う。これにより、第1絶縁膜12に接続孔17を形成する。このエッチング条件の一例としては、エッチングガスにNH3とO2とを用い、ガス流量比をNH3:O2=30:1、バイアスパワーを400W、基板温度を0℃に設定する。また、このエッチングの後には、必要に応じて第2マスクパターン16を除去する工程を行う。
その後、例えば基板21を加熱した状態での電子線照射により、第1絶縁膜12中のポロジェンA’を分解除去することで、図6(d)に示すように、第1絶縁膜12(前記図6(c)参照)を、複数の空孔Aを設けてなる第1多孔質絶縁膜12Aとする。
このような半導体装置の製造方法であっても、ポロジェンA’を含有する第1絶縁膜12上に、SiOC膜からなる第2絶縁膜13を形成することで、第2絶縁膜13よりも第1絶縁膜12の炭素含有率が高くなるため、第2絶縁膜13のエッチングを行う際の第1絶縁膜12に対するエッチング選択比が高くなる。これにより、第1絶縁膜12がストッパーとなり、配線溝15と接続孔17の加工制御性が向上する。また、第1絶縁膜12、第2絶縁膜13の両方ともにCVD法により成膜することができる。したがって、第1実施形態と同様の効果を奏することができる。
なお、本変形例1では、第2絶縁膜13としてSiOC膜を形成することとしたが、ポロジェンB’を含む第2絶縁膜13を形成し、ポロジェンB’を分解除去することで、複数の空孔Bを設けてなる第2多孔質絶縁膜13Bを形成してもよい。ただし、この場合には、ポロジェンA’よりも解離エネルギーの低いポロジェンB’を用いて、ポロジェンB’のみが選択的に分解除去される条件により、第2多孔質絶縁膜13Bを形成する。
(変形例2)
ここで、上記第1実施形態では、図3(c)を用いて説明した工程において、ポロジェンB’が解離しない程度に、RFパワーを調整して成膜することとしたが、ポロジェンB’の解離エネルギーよりも高いエネルギーのプラズマを発生させることで、ポロジェンB’の一部を解離し、解離した炭素が結合したSiOCからなる骨格構造中に、一部が解離した状態のポロジェンB’を含有させて、第2絶縁膜13を形成してもよい。この場合には、例えばRFパワーを800W〜1500Wに制御する。これにより、第2絶縁膜13の骨格構造自体の炭素含有率が高くなる。このため、第2絶縁膜13中のポロジェンB’を分解除去し、第2多孔質絶縁膜13Bとした後に、エッチングにより、第2多孔質絶縁膜13Bに配線溝15を形成したとしても、第1多孔質絶縁膜12Aとのエッチング選択比をとることが可能となる。また、骨格構造中に炭素が結合することで、第2多孔質絶縁膜13Bの強度も高くなる。
また、変形例1において、図6(a)を用いて説明した工程でも同様に、ポロジェンA’の解離エネルギーよりも高いエネルギーのプラズマを発生させることで、ポロジェンA’の一部を解離し、解離した炭素が結合したSiOCからなる骨格構造中に一部が解離した状態のポロジェンA’を含有させて、第1絶縁膜12を形成してもよい。
(第2実施形態)
図7〜図8は、第2実施形態を説明する断面工程図である。本実施形態においては、エッチングが施された積層構造の多孔質絶縁膜を形成する手順を説明する。
まず、第1実施形態において、図3(a)、(b)を用いて説明したのと同様の手順で、図7(a)に示すように、基板21上に、骨格構造中にポロジェンA’を含有させた第1絶縁膜22を形成する。次いで、基板21を加熱した状態での電子線照射により、第1絶縁膜22中のポロジェンA’を分解除去することで、図7(b)に示すように、第1絶縁膜22(前記図7(a)参照)を、複数の空孔Aを設けてなる第1多孔質絶縁膜22Aとする。
次に、図7(c)に示すように、例えばPE−CVD法により、第1多孔質絶縁膜22A上に、骨格形成材料と、炭化水素化合物からなる空孔形成材料であるポロジェンB’と、ポロジェンB’よりも低分子の炭化水素化合物からなる微小空孔形成材料であるポロジェンC’を含む成膜ガスを供給する。
ここで、ポロジェンB’、ポロジェンC’としては、Cxyで表される炭化水素や、Cxyzで表される酸素含有炭化水素からなる炭化水素化合物のうち、「ポロジェンB’のx」>「ポロジェンC’のx」となるような材料を選択して用いることとする。一例としては、ポロジェンB’として、環状分子構造を有するxが6〜12のものを用い、ポロジェンC’として、例えばxが1〜5のものを用いてもよい。ここでは、ポロジェンB’にATRPを用いるとともに、ポロジェンC’にエチレン(C24)を用いることとする。ポロジェンC’としてはC24の他にプロピレン(C36)も好適に用いることができる。また、ポロジェンC’はポロジェンB’よりも解離エネルギーが低いことから、ここでは、ポロジェンC’が解離しないように、RFパワーを制御して成膜を行うこととする。
この場合には、図1を用いて説明したCVD装置1を用い、例えばDEMSからなる骨格形成材料と、例えばATRPからなるポロジェンB’と、例えばエチレン(C24)からなるポロジェンC’とを含む成膜ガスと、例えばHeからなるキャリアガスを反応容器2内に導入した後、基板保持部3と上部電極4との間に高周波電力を印加して、プラズマPを発生させる。ここでは、一例として、ガス流量比をDEMS:ATRP:C24:He=1:6:2:5とし、RFパワーを500W、反応容器2内の圧力を13kPa、基板温度を250℃に設定する。
これにより、SiOCからなる骨格構造中に、プラズマによって反応し、高分子化したポロジェンB’とポロジェンC’とがそれぞれ分散された第2絶縁膜23が形成される。ここで、上記ポロジェンB’の含有率は成膜可能な範囲とするため限界があるが、ポロジェンC’はポロジェンB’よりも分子量が低いため、ポロジェンB’を成膜の限界まで含有させた場合であっても、さらに追加して含有させることができる。このため、ポロジェンC’を含む成膜ガスを供給することで、第1実施形態で図3(c)を用いて説明したポロジェンB’のみを含有する第2絶縁膜13よりも、さらに炭素含有率を高い第2絶縁膜23を形成することが可能となる。これにより、第1多孔質絶縁膜22Aに対する第2絶縁膜23のエッチング選択比がさらに高くなるため、好ましい。
次に、図7(d)に示すように、第2絶縁膜23上に、例えばSiO2からなる第1マスクパターン24を形成し、この第1マスクパターン24上からのエッチングにより、第1多孔質絶縁膜22Aに達するまで、第2絶縁膜23に配線溝25を形成する。エッチング条件は、第1実施形態において図3(d)を用いて説明した工程と同一条件で行うこととする。
この際、第2絶縁膜13中には、炭化水素化合物からなるポロジェンB’およびポロジェンC’が含まれていることから、第2絶縁膜13は擬似的な有機材料膜となり、第1多孔質絶縁膜22Aと第2絶縁膜23との間に、擬似的な無機材料膜と有機材料膜の界面が形成される。これにより、第1多孔質絶縁膜22Aに対する第2絶縁膜23のエッチング選択比が高くなるため、第1多孔質絶縁膜22Aがストッパーとなり、加工制御性よく第2絶縁膜23にエッチングを行うことが可能となる。その後、第2マスクパターン24を除去する。
次に、図8(e)に示すように、第2絶縁膜23上に、例えばレジストからなる第2マスクパターン26を形成し、この第2マスクパターン26上からのエッチングにより配線溝25の底部に露出させた第1多孔質絶縁膜22Aにエッチングを行う。エッチング条件は、第1実施形態において図4(e)を用いて説明した工程と同一条件で行うこととする。これにより、第1多孔質絶縁膜22Aに接続孔27を形成する。また、このエッチングの後には、必要に応じて第2マスクパターン26を除去する工程を行う。
以上の後、第1実施形態と同様に、基板21を加熱した状態での電子線の照射により、第2絶縁膜23中のポロジェンB’およびポロジェンC’を分解除去することで、図8(f)に示すように、第2絶縁膜23(前記図8(e)参照)を複数の空孔Bと空孔Bよりも径の小さい複数の空孔Cを設けてなる第2多孔質絶縁膜23Bとする。ここで、第2絶縁膜23は、第1実施形態で図3(c)を用いて説明したポロジェンB’のみを含有する第2絶縁膜13よりもポロジェンが多く含まれるため、空孔の含有率も高くなり、第2多孔質絶縁膜13B(図4(f)参照)よりも比誘電率の低い第2多孔質絶縁膜23Bが形成される。
以上の後には、ここでの図示は省略したが、例えば配線溝25および接続孔27内を導電性材料によって埋め込み、基板21に接続されたビアおよび配線を形成する。
以上のような半導体装置の製造方法であっても、第1多孔質絶縁膜22Aよりも炭素含有率が高くなるように、第1多孔質絶縁膜22A上に、ポロジェンB’、C’を含有する第2絶縁膜23を形成することで、第2絶縁膜23をエッチングする際の第1多孔質絶縁膜22Aに対するエッチング選択比が高くなる。本実施形態によれば、第1実施形態と比較しても第2絶縁膜23の炭素含有率を高くすることができるため、第1多孔質絶縁膜22Aに対するエッチング選択比がさらに高くなり、配線溝25と接続孔27の加工制御性をさらに向上させることができる。したがって、この配線溝25に設けられる配線および接続孔27に設けられるビアを寸法制御性よく形成することができる。
さらに、本実施形態によれば、第1実施形態の第2多孔質絶縁膜13B(前記図4(f)参照)よりも空孔の含有率が高い第2多孔質絶縁膜23Bを形成することができるため、比誘電率をさらに低減することができ、配線間容量を低減することができる。
また、第1絶縁膜22、第2絶縁膜23の両方ともにCVD法により成膜することから、第1実施形態と同様の効果を奏することができる。
(変形例3)
また、第2実施形態の変形例3として、図9(a)に示すように、第1多孔質絶縁膜22A上に第2絶縁膜23を成膜した後に、図9(b)に示すように、例えば300℃、0.5時間の熱処理を行うことによって、ポロジェンC’のみを分解除去し、高分子化したポロジェンB’の一部、例えば中央部が分解除去された状態の空孔B’’が設けられた第2多孔質絶縁膜23B’を形成してもよい。
次いで、図9(c)に示すように、第2多孔質絶縁膜23B’上に第1マスクパターン24を形成した後、エッチングにより、第2多孔質絶縁膜23B’に配線溝25を形成してもよい。この場合には、ポロジェンB’が残存することで、第1多孔質絶縁膜22Aとのエッチング選択比をとることが可能となる。また、多孔質化された状態でエッチングが行われるが、低分子炭化水素化合物からなるポロジェンC’の分解除去により形成される空孔C、および高分子化されたポロジェンB’の一部を分解除去してなる空孔B’’は小さく、空孔B’’の周囲にポロジェンB’が残存しているため、ポロジェンB’、C’を全て除去してからエッチングする場合と比較して、エッチングによるダメージが低減される。
その後、図9(d)に示すように、配線溝25の底部に露出された第1多孔質絶縁膜22Aに接続孔27を形成した後、例えば400℃、0.5時間の追加の熱処理を行うことで、残存したポロジェンB’(前記図9(c)参照)を分解除去して、空孔Bが形成された第2多孔質絶縁膜13Bとする。ここでは、ポロジェンB’、C’を2段階で除去することで、ポロジェンB’、C’が確実に除去される。
このような半導体装置の製造方法であっても、第1多孔質絶縁膜22Aよりも炭素含有率が高い状態で、第2絶縁膜23をエッチングするため、第1多孔質絶縁膜22Aに対するエッチング選択比が高くなり、第1実施形態と同様の効果を奏することができる。
(変形例4)
また、上記第2実施形態では、第2絶縁膜23にポロジェンB’およびポロジェンC’を含有させることで、第1多孔質絶縁膜22Aよりも炭素含有率の高い状態とし、第2絶縁膜23のエッチングを行う例について説明したが、第1実施形態の変形例1を第2実施形態に適用してもよい。
この場合には、図10(a)に示すように、上記第2実施形態において、図7(c)を用いて説明した第2絶縁膜23と同一の成膜条件で、基板11上にポロジェンA’およびポロジェンC’を含む第1絶縁膜22を形成する。すなわち、ポロジェンA’にATRP、ポロジェンC’にC24を用い、ポロジェンC’が解離しない条件で成膜を行う。次に、第1絶縁膜22上に、例えば非多孔質のSiOC膜からなる第2絶縁膜23を形成する。これにより、第1絶縁膜22にはポロジェンA’が含有されている分、第2絶縁膜23よりも炭素含有率は高くなり、擬似的な有機材料膜となる。なお、ここでは、第2絶縁膜13としてSiOC膜を形成することとしたが、変形例1と同様に、複数の空孔Bを設けてなる第2多孔質絶縁膜13Bを形成してもよい。
この後の工程は、上述した変形例1と同様に行うこととする。すなわち、図10(b)に示すように、第2絶縁膜23上に、第1マスクパターン24を形成し、第1マスクパターン24上からのエッチングにより、第1絶縁膜22に達するまで、第2絶縁膜23に配線溝25を形成する。エッチング条件は、変形例1において図6(b)を用いて説明した工程と同一条件で行うこととする。この際、第1絶縁膜22は擬似的な有機材料膜となっているため、第1絶縁膜22と第2絶縁膜23との間に擬似的な有機材料膜と無機材料膜の界面が形成される。これにより、第1絶縁膜22に対する第2絶縁膜23のエッチング選択比が高くなるため、加工制御性よく第2絶縁膜23にエッチングを行うことが可能となる。その後、第1マスクパターン24を除去する。
次に、図10(c)に示すように、第2絶縁膜23上に、第2マスクパターン26を形成し、この第2マスクパターン26上からのエッチングにより配線溝25の底部に露出させた第1多孔質絶縁膜22Aにエッチングを行う。エッチング条件は、変形例1において図6(c)を用いて説明した工程と同一条件で行うこととする。これにより、第1絶縁膜22に接続孔27を形成する。また、このエッチングの後には、必要に応じて第2マスクパターン26を除去する工程を行う。
その後、例えば基板21を加熱した状態での電子線照射により、第1絶縁膜22中のポロジェンA’およびポロジェンC’を分解除去することで、図10(d)に示すように、第1絶縁膜22(前記図10(c)参照)を、複数の空孔Aを設けてなる第1多孔質絶縁膜22Aとする。
このような半導体装置の製造方法であっても、ポロジェンA’、C’を含有する第1絶縁膜22上に、SiOC膜からなる第2絶縁膜23を形成することで、第2絶縁膜23よりも第1絶縁膜22の炭素含有率が高くなるため、第2絶縁膜23のエッチングを行う際の第1絶縁膜22に対するエッチング選択比が高くなる。これにより、第1絶縁膜22がストッパーとなり、配線溝25と接続孔27の加工制御性が向上する。また、第1絶縁膜22、第2絶縁膜23の両方ともにCVD法により成膜することができる。したがって、第2実施形態と同様の効果を奏することができる。
(変形例5)
また、上記第2実施形態および変形例3では、第2絶縁膜23を成膜する際に、ポロジェンC’が解離しないように、成膜時のRFパワーを制御する例について説明したが、ポロジェンC’の解離エネルギーよりも高く、ポロジェンB’の解離エネルギーよりも低いエネルギーのプラズマが発生するように、成膜時のRFパワーを制御して、ポロジェンC’のみを解離し、解離した炭素が結合した骨格構造中にポロジェンB’を含有させて、第2絶縁膜23を形成してもよい。次いで、ポロジェンB’を分解除去することで、第2絶縁膜23を複数の空孔Bを設けてなる第2多孔質絶縁膜13Bとする。これにより、解離した炭素が結合することで、骨格構造中の炭素含有率が高くなるため、強度が高く、また、空孔Bが設けられることで、比誘電率の低い第2多孔質絶縁膜13Bを得ることができる。
さらには、ポロジェンB’の解離エネルギーよりも高いエネルギーのプラズマが供給されるように、成膜時のRFパワーを制御することで、ポロジェンC’を解離するだけでなくポロジェンB’の一部を解離し、解離した炭素が結合した骨格構造中に一部が解離した状態のポロジェンB’を含有させて、第2絶縁膜23を形成してもよい。その後、ポロジェンB’を分解除去することで、第2絶縁膜23を複数の空孔Bを設けてなる第2多孔質絶縁膜13Bとする。この場合には、ポロジェンC’だけでなくポロジェンB’の一部も解離して、骨格構造に結合するため、骨格構造の炭素含有率をさらに高めることができ、強度の高い第2多孔質絶縁膜13Bを得ることができる。
以上説明したように、ポロジェンC’またはポロジェンC’およびポロジェンB’の一部を解離し、第2絶縁膜23の骨格構造に炭素を結合させる場合には、第2絶縁膜23を多孔質化し、第2多孔質絶縁膜23Bとした後に、エッチングにより配線溝25を形成する場合であっても、第2多孔質絶縁膜23Bは第1多孔質絶縁膜22Aよりも炭素含有率が高い状態で維持されるため、第1多孔質絶縁膜22Aに対してエッチング選択比をとることができる。
また、変形例4において、図9(a)を用いて説明した工程でも同様に、ポロジェンC’の解離エネルギーよりも高く、ポロジェンA’の解離エネルギーよりも低いエネルギーのプラズマが発生するように、成膜時のRFパワーを制御して、ポロジェンC’のみを解離し、解離した炭素が結合した骨格構造中にポロジェンA’を含有させて、第1絶縁膜22を形成してもよい。さらには、ポロジェンA’の解離エネルギーよりも高いエネルギーのプラズマが供給されるように、成膜時のRFパワーを制御することで、ポロジェンC’を解離するだけでなくポロジェンA’の一部を解離し、解離した炭素が結合した骨格構造中に一部が解離した状態のポロジェンA’を含有させて第2絶縁膜23を形成してもよい。
(第3実施形態)
次に、本発明をデュアルダマシン工程に適用した第3実施形態を、図11〜図14の断面工程図に基づいて説明する。尚、本第3実施形態は、図3、4を用いて説明した第1実施形態の応用例である。
まず、図11(a)に示すように、素子領域等(図示省略)が形成された半導体基板上に、下地絶縁膜を形成してなる基板101上に、PAE膜102とSiOC膜103とからなる積層膜を配線間絶縁膜として成膜する。次いで、この配線間絶縁膜に配線溝104を形成し、配線溝104にバリアメタル105を介して、例えばCuからなる埋め込み配線(Cu配線)106を形成する。続いて、Cu配線106上およびSiOC膜103上に、例えばSiCからなるエッチング阻止膜107を形成する。ここまでの構成が請求項の基板に相当する。
次に、第1実施形態において図3(a)〜(c)を用いて説明したと同様の手順で、エッチング阻止膜107上に、骨格構造中にポロジェンA’を含有させた第1絶縁膜108を形成する。次いで、基板101を加熱した状態での電子線照射により、第1絶縁膜108中のポロジェンA’を分解除去することで、図11(b)に示すように、第1絶縁膜108(前記図11(a)参照)を、複数の空孔Aを設けてなる第1多孔質絶縁膜108Aとする。続いて、第1多孔質絶縁膜108A上に、骨格構造中にポロジェンB’を含有させた第2絶縁膜109を成膜する。
次に、図11(c)に示すように、第2絶縁膜109上に、第1マスク形成層201、第2マスク形成層202、および第3マスク形成層203を順次形成する。これらのマスク形成層は、例えば第1マスク形成層201が酸化シリコン(SiO2)膜からなり、第2マスク形成層202が窒化炭化シリコン(SiCN)からなり、第3マスク形成層203が酸化シリコン(SiO2)からなる。
これらのマスク形成層201〜203のうち、SiO2からなる第1マスク形成層20
1と第3マスク形成層203とは、例えばシリコン源としてモノシラン(SiH4)を用い、酸化剤として一酸化二窒素(N2O)ガスを用いたPE−CVD法により成膜される。また、SiCNからなる第2マスク形成層202は、PE−CVD法により成膜される。次いで、上記第3マスク形成層203上に、配線溝パターンを有するレジストマスク301を形成する。
続いて、図12(d)に示すように、レジストマスク301(前記図11(c)参照)をマスクとして用いたドライエッチングにより、第3マスク形成層203(前記図11(c)参照)をエッチングして、配線溝パターンを有する第3マスク203’を形成する。その後、例えばO2プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク301及びエッチング処理の際に生じた残留付着物を完全に除去する。
次に、図12(e)に示すように、第3マスク203’上を含む第2マスク形成層202上に、接続孔パターンを有するレジストマスク302を形成する。この際、レジストマスク302に設けられた接続孔パターンの少なくとも一部が、第3マスク203’の配線溝パターンの開口部内に重なるようにレジストマスク302をパターン形成する。
次に、図12(f)に示すように、レジストマスク302(前記図11(e)参照)をエッチングマスクに用いたドライエッチング法により、第3マスク203’、第2マスク形成層202(前記図11(e)参照)、および第1マスク形成層201(前記図11(e)参照)をエッチングし、さらに第2絶縁膜109をエッチングする。このエッチングの際、第2絶縁膜109中にはポロジェンB’が高分子化して分散されていることから、第1多孔質絶縁膜108Aに対する第2絶縁膜109のエッチング選択比が高くなり、第1多孔質絶縁膜108Aがストッパーとなる。これにより、第1多孔質絶縁膜108Aを露出させた接続孔303を形成する。
この際、レジストマスク302は、第2絶縁膜109のエッチングにおいて同時に除去される。そして、このエッチングによって残存する第3マスク203’は、配線溝パターンのマスクとなる。また、第2マスク形成層202のエッチングによってパターン形成された第2マスク202’は、接続孔パターンのマスクとなる。
以上のようなエッチングにおいて、第3マスク(SiO2)203’から第1マスク形成層(SiO2膜)201までのエッチングは、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてトリフロロメタン(CHF3)、酸素(O2)、およびアルゴン(Ar)を用い、ガス流量比をCHF3:O2:Ar=5:1:50、バイアスパワーを1000W、基板温度を40℃に設定して行われる。
また、これらの下層の第2絶縁膜109のエッチングにも、一般的なマグネトロン方式
のエッチング装置が用いられる。このエッチング条件の一例としては、例えばエッチングガスとして、NH3およびO2を用い、ガス流量比をNH3:O2=30:1、バイアスパワーを400W、基板温度を0℃に設定する。
次に、図13(g)に示すように、第3マスク(SiO2)203’をエッチングマスクとしたドライエッチング法により、第2マスク(SiCN)202’をエッチングする。これにより、第2マスク202’が配線溝パターンのマスクとなる。また、第1マスク形成層201(前記図10(e)参照)は、接続孔パターンが形成された第1マスク201’になる。このドライエッチングにおいては、接続孔303の底部に露出する第1多孔質絶縁膜108Aが途中までエッチングされて接続孔303が掘り下げられる。
次に、図13(h)に示すように、第1マスク(SiO2)201’をエッチングマスクにして、第1多孔質絶縁膜108Aの下部層をエッチングして、接続孔303をさらに掘り下げてエッチングストッパー膜107を露出させる。この際、第3マスク(SiO2)203’(前記図11(g)参照)と第2マスク(SiCN)202’をエッチングマスクとして、第1マスク(SiO2)201’がエッチングされ、第1マスク201’に配線溝304が形成される。
このエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて行われる。このエッチング条件の一例としては、エッチングガスとして、オクタフルオロシクロブタン(C48)、一酸化炭素(CO)、窒素(N2)、およびアルゴン(Ar)を用い、ガス流量比をC48:CO:N2:Ar=3:10:200:500、バイアスパワーを1000W、基板温度を20℃に設定する。
続いて、図13(i)に示すように、第2マスク(SiCN)202’(前記図11(h)参照)をエッチングマスクにして、配線溝304の底部に残存するポロジェンB’を含む第2絶縁膜109をエッチングする。これにより、第1マスク201’に形成された配線溝304をさらに掘り下げ、第1マスク201’と第2絶縁膜109とに、配線溝304を形成する。この際、第2絶縁膜109中には高分子化されたポロジェンB’が分散されていることから、第1多孔質絶縁膜108Aに対する第2絶縁膜109のエッチング選択比は高くなり、第1多孔質絶縁膜108Aをストッパーとしたエッチングが行われる。
このエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて行われる。このエッチング条件の一例としては、エッチングガスとして、NH3およびO2を用い、ガス流量比をNH3:O2=30:1、バイアスパワーを400W、基板温度を0℃に設定する。
続いて、接続孔303底部に残存しているエッチングストッパー膜107をエッチングすることにより、配線溝304の底部に開口させた接続孔303を下層配線106に連通させ、所定のデュアルダマシン加工を完了させる。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてジフルオルメタン(CH22)、酸素(O2)、及びアルゴン(Ar)を用い、ガス流量比をCH22:O2:Ar=2:1:5、バイアスパワーを100Wに設定して行われる。
次に、例えば基板101を加熱した状態の電子線照射により、第2絶縁膜109中のポロジェンB’を分解除去することで、図14(j)に示すように、第2絶縁膜109(前記図13(i)参照)を、複数の空孔Bを備えた第2多孔質絶縁膜109Bとする。
この後の工程は、通常のデュアルダマシン法と同様に行う。すなわち、図14(k)に示すように、例えばスパッタリング法により、例えばTaからなるバリアメタル膜305を成膜し、例えば電解めっき法またはスパッタリング法により、配線溝304と接続孔303とに例えば銅(Cu)からなる導電膜306の埋め込みを行う。
その後、図14(l)に示すように、導電膜306(前記図12(k)参照)およびバリアメタル膜305のうち、配線パターンとして不要な部分(第1マスク201’上に残された部分)を化学的機械的研磨(Chemical Mechanical Polishing(CMP))法により除去することにより、接続孔303にビア307を形成するとともに、配線溝304に配線308を形成する。そして、配線308上を含む第1マスク201’上に、例えばSiCからなるエッチングストッパー膜309を形成する。
この後の工程は、図11(a)〜図14(l)を用いて説明した工程を繰り返すことで、デュアルダマシン構造を有する多層配線構造を形成することができる。
以上説明した半導体装置の製造方法によれば、第1多孔質絶縁膜108Aよりも炭素含有率が高くなるように、第1多孔質絶縁膜108A上にポロジェンB’を含有する第2絶縁膜109を形成することで、第2絶縁膜109をエッチングする際の第1多孔質絶縁膜108Aに対するエッチング選択比が高くなる。また、第1絶縁膜108および第2絶縁膜109をCVD法により成膜することができる。したがって、第1実施形態と同様の効果を奏することができる。
本発明の半導体装置の製造方法に係る実施形態に用いるCVD装置の断面構成図である。 本発明の半導体装置の製造方法に係る実施形態に用いる電子線照射装置の断面構成図である。 本発明の半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その1)である。 本発明の半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その2)である。 本発明の半導体装置の製造方法に係る第1実施形態における第2絶縁膜の第1絶縁膜に対するエッチング選択比を示すグラフである。 本発明の半導体装置の製造方法に係る第1実施形態の変形例1を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第2実施形態を説明するための製造工程断面図(その1)である。 本発明の半導体装置の製造方法に係る第2実施形態を説明するための製造工程断面図(その2)である。 本発明の半導体装置の製造方法に係る第2実施形態の変形例3を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第2実施形態の変形例4を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第3実施形態を説明するための製造工程断面図である(その1)。 本発明の半導体装置の製造方法に係る第3実施形態を説明するための製造工程断面図である(その2)。 本発明の半導体装置の製造方法に係る第3実施形態を説明するための製造工程断面図である(その3)。 本発明の半導体装置の製造方法に係る第3実施形態を説明するための製造工程断面図である(その4)。
符号の説明
11…基板、12,22,108…第1絶縁膜、12A,22A,108A…第1多孔質絶縁膜、13,23,109…第2絶縁膜、13B,23B,109B…第2多孔質絶縁膜、15,25,304…配線溝、17,27,303…接続孔、A’,B’,C’…ポロジェン、A,B,C…空孔

Claims (8)

  1. 基板上に、無機材料からなる骨格構造を有する2層の絶縁膜を備えた積層膜を形成する第1工程と、下層の絶縁膜に達するまで、上層の絶縁膜のエッチングを行う第2工程とを有する半導体装置の製造方法において、
    前記第1工程では、前記積層膜を構成する一方の絶縁膜の炭素含有率が他方の絶縁膜よりも高くなるように、前記骨格構造中に炭化水素化合物からなる空孔形成材料を含有させて、前記一方の絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記第2工程の後に、前記一方の絶縁膜中の空孔形成材料を分解除去し、当該絶縁膜に空孔を形成して多孔質化する工程を行う
    ことを特徴とする半導体装置の製造方法。
  3. 請求項1記載の半導体装置の製造方法において、
    前記無機材料は炭素含有酸化シリコンである
    ことを特徴とする半導体装置の製造方法。
  4. 請求項1記載の半導体装置の製造方法において、
    前記第1工程では、前記空孔形成材料の一部を解離し、解離した炭素が結合した前記骨格構造中に当該空孔形成材料を含有させて、前記一方の絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項1記載の半導体装置の製造方法において、
    前記第1工程では、前記骨格構造中に、前記空孔形成材料と、当該空孔形成材料よりも低分子の炭化水素化合物からなる微小空孔形成材料とを含有させて、前記一方の絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項5記載の半導体装置の製造方法において、
    前記第1工程と前記第2工程の間に、前記一方の絶縁膜中の前記微小空孔形成材料を分解除去するとともに、前記空孔形成材料の一部を分解除去し、当該絶縁膜にそれぞれ空孔を形成して多孔質化する工程を行い、
    前記第2工程の後に、残存した前記空孔形成材料を分解除去する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項5記載の半導体装置の製造方法において、
    前記第1工程では、前記微小空孔形成材料を解離し、解離した炭素が結合した前記骨格構造中に前記空孔形成材料を含有させて、前記一方の絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、前記下層の絶縁膜をストッパーにしたパターンエッチングによって、前記上層の絶縁膜に配線溝を形成するととともに、前記配線溝の底部に露出する前記下層の絶縁膜をパターンエッチングすることにより、当該下層の絶縁膜に接続孔を形成する
    ことを特徴とする半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094123A (ja) * 2007-10-04 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009147096A (ja) * 2007-12-14 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
JP2011049217A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置及びその製造方法
CN102339741A (zh) * 2010-07-22 2012-02-01 中芯国际集成电路制造(上海)有限公司 填充有金属的沟槽结构及形成方法及化学机械研磨方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4788415B2 (ja) * 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法
JP5173863B2 (ja) * 2009-01-20 2013-04-03 パナソニック株式会社 半導体装置およびその製造方法
CN102487035B (zh) * 2010-12-01 2014-03-19 中芯国际集成电路制造(上海)有限公司 具有多孔结构的超低介电常数的层间介质的淀积方法
CN102891080B (zh) * 2011-07-18 2015-10-14 中芯国际集成电路制造(上海)有限公司 介质层的形成方法
US8664012B2 (en) * 2011-09-30 2014-03-04 Tokyo Electron Limited Combined silicon oxide etch and contamination removal process
CN103871962B (zh) * 2012-12-18 2017-12-29 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
CN105826237A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US20200165727A1 (en) * 2018-11-27 2020-05-28 Versum Materials Us, Llc 1-Methyl-1-Iso-Propoxy-Silacycloalkanes And Dense Organosilica Films Made Therefrom

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216153A (ja) * 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 多孔質膜の形成方法、配線構造体及びその形成方法
JP2001110789A (ja) * 1999-06-09 2001-04-20 Applied Materials Inc 集積した低k誘電体層とエッチング停止層
JP2004274052A (ja) * 2003-03-04 2004-09-30 Air Products & Chemicals Inc Uv照射による高密度及び多孔質有機ケイ酸塩材料の機械的強化
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531906B2 (ja) * 1991-09-13 1996-09-04 インターナショナル・ビジネス・マシーンズ・コーポレイション 発泡重合体
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US5550405A (en) * 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5965679A (en) * 1996-09-10 1999-10-12 The Dow Chemical Company Polyphenylene oligomers and polymers
US5895263A (en) * 1996-12-19 1999-04-20 International Business Machines Corporation Process for manufacture of integrated circuit device
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
EP1141128B1 (en) * 1998-11-24 2006-04-12 Dow Global Technologies Inc. A composition containing a cross-linkable matrix precursor and a poragen, and a porous matrix prepared therefrom
US6420441B1 (en) * 1999-10-01 2002-07-16 Shipley Company, L.L.C. Porous materials
US6271273B1 (en) * 2000-07-14 2001-08-07 Shipley Company, L.L.C. Porous materials
JP2004509468A (ja) * 2000-09-13 2004-03-25 シップレーカンパニー エル エル シー 電子デバイスの製造
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6383920B1 (en) * 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
US6812134B1 (en) * 2001-06-28 2004-11-02 Lsi Logic Corporation Dual layer barrier film techniques to prevent resist poisoning
US20030218253A1 (en) * 2001-12-13 2003-11-27 Avanzino Steven C. Process for formation of a wiring network using a porous interlevel dielectric and related structures
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US20030219968A1 (en) * 2001-12-13 2003-11-27 Ercan Adem Sacrificial inlay process for improved integration of porous interlevel dielectrics
US7196422B2 (en) * 2001-12-14 2007-03-27 Intel Corporation Low-dielectric constant structure with a multilayer stack of thin films with pores
US20030165625A1 (en) * 2002-02-15 2003-09-04 So Ying Hung Method of making a nanoporous film
US20040137153A1 (en) * 2002-04-16 2004-07-15 Michael Thomas Layered stacks and methods of production thereof
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US6831003B1 (en) * 2002-05-31 2004-12-14 Advanced Micro Devices, Inc. Continuous barrier for interconnect structure formed in porous dielectric material with minimized electromigration
US20040052948A1 (en) * 2002-06-03 2004-03-18 Shipley Company, L.L.C. Electronic device manufacture
JP4193438B2 (ja) 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法
JP3961398B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置
US7018918B2 (en) * 2002-11-21 2006-03-28 Intel Corporation Method of forming a selectively converted inter-layer dielectric using a porogen material
US7365023B2 (en) * 2003-04-17 2008-04-29 Nissan Chemical Industries, Ltd. Porous underlayer coating and underlayer coating forming composition for forming porous underlayer coating
TW200523298A (en) * 2003-08-04 2005-07-16 Honeywell Int Inc Coating composition optimization for via fill and photolithography applications and methods of preparation thereof
US7057287B2 (en) * 2003-08-21 2006-06-06 International Business Machines Corporation Dual damascene integration of ultra low dielectric constant porous materials
US20050042976A1 (en) * 2003-08-22 2005-02-24 International Business Machines Corporation Low friction planarizing/polishing pads and use thereof
JP2005142473A (ja) * 2003-11-10 2005-06-02 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US8053159B2 (en) * 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
US7125793B2 (en) * 2003-12-23 2006-10-24 Intel Corporation Method for forming an opening for an interconnect structure in a dielectric layer having a photosensitive material
JP4194508B2 (ja) * 2004-02-26 2008-12-10 三洋電機株式会社 半導体装置の製造方法
JP2005354024A (ja) * 2004-05-11 2005-12-22 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
US7504727B2 (en) * 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
JP4379596B2 (ja) * 2004-06-10 2009-12-09 信越化学工業株式会社 犠牲膜形成用組成物、パターン形成方法、犠牲膜及びその除去方法
US8263316B2 (en) * 2004-10-01 2012-09-11 Rohm And Haas Electronic Materials Llc Electronic device manufacture
EP1693484A3 (en) * 2005-02-15 2007-06-20 Rohm and Haas Electronic Materials, L.L.C. Plating Method
KR100668333B1 (ko) * 2005-02-25 2007-01-12 삼성전자주식회사 Pram 소자 및 그 제조방법
JP4679193B2 (ja) * 2005-03-22 2011-04-27 株式会社東芝 半導体装置の製造方法及び半導体装置
US20070173070A1 (en) * 2006-01-26 2007-07-26 Mei-Ling Chen Porous low-k dielectric film and fabrication method thereof
JP4788415B2 (ja) * 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216153A (ja) * 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 多孔質膜の形成方法、配線構造体及びその形成方法
JP2001110789A (ja) * 1999-06-09 2001-04-20 Applied Materials Inc 集積した低k誘電体層とエッチング停止層
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
JP2004274052A (ja) * 2003-03-04 2004-09-30 Air Products & Chemicals Inc Uv照射による高密度及び多孔質有機ケイ酸塩材料の機械的強化

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094123A (ja) * 2007-10-04 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009147096A (ja) * 2007-12-14 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
JP2011049217A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置及びその製造方法
CN102339741A (zh) * 2010-07-22 2012-02-01 中芯国际集成电路制造(上海)有限公司 填充有金属的沟槽结构及形成方法及化学机械研磨方法

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