WO2011061879A1 - 半導体装置及びその製造方法 - Google Patents

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interlayer insulating
region
hole
hole diameter
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瀬尾俊紀
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor device including an interlayer insulating film including holes and a method for manufacturing the same.
  • the operation speed of the semiconductor device is reduced due to an increase in inter-wiring capacitance.
  • a material having a low relative dielectric constant is used as the material of the interlayer insulating film, that is, a low dielectric constant interlayer insulating film is used to suppress an increase in inter-wiring capacitance.
  • FIGS. 9A to 9D are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • a first interlayer insulating film containing porogen in a skeleton structure made of an inorganic material is formed on a substrate 100. Thereafter, the porogen contained in the first interlayer insulating film is decomposed and removed to form the first interlayer insulating film 101 including holes.
  • a second interlayer insulating film 102A containing porogen P made of a hydrocarbon compound in a skeleton structure made of an inorganic material is formed on the first interlayer insulating film 101.
  • the porogen P is made of a hydrocarbon compound
  • the carbon content in the second interlayer insulating film 102A is higher than the carbon content in the first interlayer insulating film 101.
  • the second interlayer insulating film 102A is a pseudo organic material film containing porogen P, it is between the first interlayer insulating film 101 and the second interlayer insulating film 102A. Then, an interface between the pseudo inorganic material film and the organic material film is formed.
  • a resist pattern Re1 having a wiring pattern is formed on the second interlayer insulating film 102A.
  • a wiring groove 103 is formed in the second interlayer insulating film 102A by etching using the resist pattern Re1 as a mask.
  • the first interlayer insulating film is formed.
  • the etching selectivity of the second interlayer insulating film 102A to the film 101 can be increased. Therefore, the wiring trench 103 can be formed with high accuracy in the second interlayer insulating film 102A.
  • a resist pattern Re2 having a via pattern is formed on the second interlayer insulating film 102A. Thereafter, a via hole 104 is formed in the first interlayer insulating film 101 by etching using the resist pattern Re2 as a mask.
  • the porogen P contained in the second interlayer insulating film 102A is decomposed and removed, so that a second containing a plurality of vacancies is obtained.
  • An interlayer insulating film 102 is formed.
  • a via is formed in the via hole 104 and a wiring connected to the via is formed in the wiring groove 103.
  • a conventional semiconductor device is manufactured as described above.
  • vias and wirings are formed in a film having a stacked structure in which a first interlayer insulating film 101 and a second interlayer insulating film 102 are sequentially stacked.
  • the interlayer insulating film in which the via is formed (first interlayer insulating film 101) and the interlayer insulating film in which the wiring is formed (second interlayer insulating film 102) are formed in different processes and have different film quality.
  • the conventional semiconductor device has the following problems.
  • the via and the wiring are formed in a film having a stacked structure in which the first interlayer insulating film 101 and the second interlayer insulating film 102 are sequentially stacked. For this reason, the film interface existing between the first interlayer insulating film 101 and the second interlayer insulating film 102 intersects the wiring or via perpendicularly.
  • leakage path refers to a leakage current path.
  • an object of the present invention is to suppress the occurrence of film peeling and the formation of a leak path in a semiconductor device having an interlayer insulating film.
  • a semiconductor device includes an interlayer insulating film including a plurality of holes, and the interlayer insulating film is a film having a single-layer structure.
  • the hole diameter of the holes included in the lower surface region and the hole diameter of the holes included in the upper surface region are smaller than the hole diameter of the holes included in the central region interposed between the upper surface region and the lower surface region.
  • the interlayer insulating film is a single-layered film, in other words, a single continuous film, and there is no film interface in the interlayer insulating film. For this reason, film peeling does not occur at the film interface.
  • a leak path is not formed at the film interface, when a wiring is formed in the interlayer insulating film, a leak current is not generated between the wirings. Accordingly, the reliability of the semiconductor device can be improved.
  • the hole diameter of the holes included in the lower surface region is made smaller than the hole diameter of the holes included in the central region.
  • the contact area between the lower surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film.
  • the hole diameter of the holes included in the upper surface region is made smaller than the hole diameter of the holes included in the central region.
  • the contact area between the upper surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film. Can be made.
  • the plurality of holes preferably have a hole diameter that decreases from the center toward the lower surface, while the hole diameter decreases from the center toward the upper surface.
  • the thickness of the interlayer insulating film when the thickness of the interlayer insulating film is t, the thickness of the upper surface region is 0.05 t or more and 0.3 t or less, and the thickness of the lower surface region is It is preferably 0.05 t or more and 0.3 t or less.
  • the interlayer insulating film is located on the lower surface side, the first region including a plurality of holes each having a first hole diameter, and the center, each of which is located A second region including a plurality of holes having a second hole diameter larger than the first hole diameter, and a third hole diameter located on the upper surface side, each having a smaller hole diameter than the second hole diameter; A first region including a third region including a plurality of holes, and a plurality of holes which are interposed between the first region and the second region and whose hole diameter increases from the lower surface side toward the upper surface side.
  • a change region, and a second change region that includes a plurality of holes that are interposed between the second region and the third region and have a hole diameter that decreases from the lower surface side toward the upper surface side
  • the hole diameters of the plurality of holes included in one change region are larger than the first hole diameter and smaller than the second hole diameter
  • the second change The hole diameters of the plurality of holes included in the region are larger than the third hole diameter and smaller than the second hole diameter
  • the lower surface region in the interlayer insulating film includes the first region and the first change region.
  • the central region in the interlayer insulating film preferably includes the second region
  • the upper surface region in the interlayer insulating film preferably includes the second change region and the third region.
  • the semiconductor device preferably further includes a via formed in a lower portion of the interlayer insulating film and a wiring formed in the upper portion of the interlayer insulating film and connected to the via.
  • the hole diameters of the holes included in the central region are set in each of the lower surface region and the upper surface region. It is made larger than the hole diameter of the included holes. Thereby, the capacity
  • the hole diameter of the hole located near the lower part of the wiring is the hole diameter of the hole located near the upper part of the wiring and the hole diameter of the hole located near the lower part of the via. Is preferably larger.
  • the semiconductor device preferably further includes a first insulating film formed under the interlayer insulating film and a second insulating film formed over the interlayer insulating film. .
  • the interlayer insulating film is a first interlayer insulating film, and is formed on the first interlayer insulating film, and includes a second interlayer insulating film including a plurality of holes.
  • the hole diameter of the hole included in the central region is x
  • the hole diameter of the hole included in the upper surface region is y
  • the lower surface region in the second interlayer insulating film is
  • the first interlayer insulating film (first interlayer insulating film close to the substrate) having a short inter-wiring distance is replaced with a film having a high rate of change x / y (in other words, a film considering reduction of inter-wiring capacitance).
  • the second interlayer insulating film (second interlayer insulating film far from the substrate) having a long inter-wiring distance is a film having a small change rate v / w (in other words, a film that does not take into account the reduction of inter-wiring capacitance). be able to.
  • “a film having a short (long) distance between wirings” means a film having a short (long) distance between a plurality of wirings formed in the film.
  • the interlayer insulating film is a first interlayer insulating film, and is formed on the first interlayer insulating film, and includes a second interlayer insulating film including a plurality of holes.
  • the hole diameter of the hole included in the central region interposed between the lower surface region and the upper surface region is set to the size of the hole included in the upper surface region of the second interlayer insulating film.
  • the hole diameter is substantially the same as the hole diameter, and the hole diameter of the hole included in the central region of the second interlayer insulating film is preferably smaller than the hole diameter of the hole included in the central region of the first interlayer insulating film.
  • the first interlayer insulating film having a short inter-wiring distance is formed on the film in which the hole diameter of the hole included in the central region is larger than the hole diameter of the hole included in each of the lower surface region and the upper surface region (
  • the film can be a film that takes into account the reduction in inter-wiring capacitance.
  • the hole diameter of the holes included in the central region is substantially the same as the hole diameter of the holes included in the upper surface region (in other words, the inter-wiring capacitance A film that does not consider reduction).
  • the interlayer insulating film is preferably a SiO 2 film, a SiOC film, an FSG film, or a BSG film.
  • the distance between the wirings is preferably 100 nm or less.
  • a method of manufacturing a semiconductor device includes a step of forming an interlayer insulating film including a plurality of holes, and the interlayer insulating film is a film having a single layer structure.
  • the hole diameter of the holes included in the lower surface region and the hole diameter of the holes included in the upper surface region are included in the central region interposed between the lower surface region and the upper surface region. It is a step of forming an interlayer insulating film so as to be smaller than the hole diameter of the holes.
  • the interlayer insulating film is a single-layered film, in other words, a single continuous film, and there is no film interface in the interlayer insulating film. For this reason, film peeling does not occur at the film interface.
  • a leak path is not formed at the film interface, when a wiring is formed in the interlayer insulating film, a leak current does not occur between the wirings. Accordingly, the reliability of the semiconductor device can be improved.
  • the hole diameter of the hole included in the lower surface region is made smaller than the hole diameter of the hole included in the central region.
  • the contact area between the lower surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film. be able to.
  • the hole diameter of the holes included in the upper surface region is made smaller than the hole diameter of the holes included in the central region.
  • the contact area between the upper surface of the interlayer insulating film and the film can be increased, so that the adhesion between the interlayer insulating film and the film is improved. be able to.
  • the plurality of holes in the step of forming the interlayer insulating film, have a hole diameter that decreases from the center toward the lower surface, while the holes decrease from the center toward the upper surface. It is preferable that the pore diameter is small.
  • the step of forming the interlayer insulating film is a step of forming an interlayer insulating film including a plurality of particles made of a pore forming agent by chemical vapor deposition.
  • the method includes (a) and a step (b) of removing a plurality of particles contained in the interlayer insulating film and forming an interlayer insulating film.
  • step (a) it is preferable to adjust the flow rate of the precursor that forms the skeleton of the interlayer insulating film and the hole forming agent in accordance with the film formation time.
  • step (a) it is preferable to adjust the diameter of the particles made of the pore forming agent according to the film formation time.
  • the step (b) is preferably a step of removing a plurality of particles contained in the interlayer insulating film by heat treatment, electron beam irradiation, or ultraviolet irradiation. .
  • the step of forming the interlayer insulating film is included in a region near the upper surface of the interlayer insulating film by heat treatment, electron beam irradiation, or ultraviolet irradiation after step (b). It is preferable to further include a step (c) of reducing the pore diameter of the pores.
  • step (a) in the chamber, the precursor is flowed at the first precursor flow rate for the first time, and the first pore forming agent flow rate is set.
  • step (a1) for forming a first region by flowing a pore-forming agent in the chamber and in the chamber the precursor is changed while changing from the first precursor flow rate to the second precursor flow rate for a second time.
  • Step (a2) and in the chamber for a third time the precursor is flowed at the second precursor flow rate, and the pore-forming agent is flowed at the second pore-forming agent flow rate, Step (a3) of forming the second region In the chamber, during the fourth time, the precursor flows while changing from the second precursor flow rate to the third precursor flow rate, and from the second pore formation agent flow rate to the third pore formation agent flow rate.
  • An interlayer insulating film having a first region, a first changed region, a second region, a second changed region, and a third region is formed, and the first empty space for the first precursor flow rate is formed.
  • the pore former flow rate is a second value relative to the second precursor flow rate. Smaller than the pores forming agent flow, the third pore forming agent flow rate for the third precursor flow rate is preferably smaller than the second pore-forming agent flow rate for the second precursor flow rates.
  • the semiconductor device and the manufacturing method thereof since no film interface exists in the interlayer insulating film, it is possible to suppress the occurrence of film peeling and the formation of a leak path.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2A is an enlarged cross-sectional view showing a structure of the second interlayer insulating film and its vicinity in the semiconductor device according to the embodiment of the present invention
  • FIG. 2B is a fourth interlayer insulating film. It is an expanded sectional view which shows a film
  • FIG. 3 is a diagram showing the distribution of pore diameters in the film thickness direction in the second interlayer insulating film.
  • 4A to 4C are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIGS. 5A to 5C are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIGS. 6A to 6B are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIGS. 7A to 7B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 8 is a diagram illustrating an example of a timing chart of the flow rates of the precursor, the hole forming agent, the oxidizing agent, and the power of the high-frequency power.
  • 9A to 9D are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
  • a first interlayer insulating film 11 made of, for example, silicon oxide (SiO 2 ) is formed on a substrate 10 made of, for example, Si.
  • a first wiring 14 is formed in the first interlayer insulating film 11.
  • a first insulating film 15 made of, for example, silicon carbide (SiC) is formed on the first interlayer insulating film 11 so as to cover the first wiring 14.
  • a second interlayer insulating film 16 made of carbon-containing silicon oxide (SiOC) having a plurality of holes (not shown) and having a relative dielectric constant of 3.0 or less is formed on the first insulating film 15. ing.
  • a first via 21 is formed below the first insulating film 15 and the second interlayer insulating film 16.
  • a second wiring 22 is formed on the second interlayer insulating film 16. The first wiring 14 and the second wiring 22 are electrically connected by the first via 21.
  • a second insulating film 23 made of, for example, SiC is formed so as to cover the second wiring 22.
  • a third interlayer insulating film 24 made of SiOC including a plurality of holes (not shown), for example, having a relative dielectric constant of 3.0 or less is formed.
  • a second via 27 is formed below the second insulating film 23 and the third interlayer insulating film 24.
  • a third wiring 28 is formed on the third interlayer insulating film 24. The second wiring 22 and the third wiring 28 are electrically connected by the second via 27.
  • a fourth interlayer insulating film 30 made of SiOC including a plurality of holes (not shown), for example, having a relative dielectric constant of 3.0 or less is formed on the third insulating film 29 and the fourth interlayer insulating film 30.
  • a fourth wiring 34 is formed on the fourth interlayer insulating film 30. The third wiring 28 and the fourth wiring 34 are electrically connected by the third via 33.
  • a fourth insulating film 35 made of, for example, SiC is formed on the fourth interlayer insulating film 30 so as to cover the fourth wiring 34.
  • the first wiring 14 includes a barrier metal film 12 made of, for example, tantalum nitride (TaN) formed on the bottom and wall surfaces of the wiring groove, and, for example, copper (Cu) embedded in the wiring groove via the barrier metal film 12. And a conductive film 13 made of
  • the first, second, and third vias 21, 27, and 33 include barrier metal films 19a, 25a, and 31a made of, for example, TaN formed on the bottom and wall surfaces of the via holes, and barrier metal films 19a and 19a in the via holes.
  • the second, third, and fourth wirings 22, 28, and 34 include barrier metal films 19b, 25b, and 31b made of, for example, TaN formed on the bottom and wall surfaces of the wiring groove, and the barrier metal films 19b, Conductive films 20b, 26b, 32b made of Cu, for example, embedded through 25b, 31b.
  • the first, second, and third insulating films 15, 23, and 29 function as metal diffusion prevention films.
  • the semiconductor device includes four first to fourth wiring layers.
  • the “first wiring layer” includes the first interlayer insulating film 11, the first wiring 14, and the like.
  • the “second wiring layer” includes the second interlayer insulating film 16 and the second wiring 22.
  • the “third wiring layer” includes the third interlayer insulating film 24, the third wiring 28, and the like.
  • the “fourth wiring layer” includes the fourth interlayer insulating film 30, the fourth wiring 34, and the like.
  • FIG. 2A is an enlarged cross-sectional view showing a second interlayer insulating film (characteristic constituent element) and a structure in the vicinity thereof in the semiconductor device according to the embodiment of the present invention.
  • the second interlayer insulating film 16 is a single-layered film, in other words, a single continuous film. That is, the second interlayer insulating film 16 is a film in which no film interface exists in the film.
  • the “film interface” refers to an interface existing between different films.
  • the second interlayer insulating film 16 includes a plurality of holes.
  • the hole diameter of each hole included in each of the lower surface region and the upper surface region is smaller than the hole diameter of the hole included in the central region.
  • the plurality of holes included in the second interlayer insulating film 16 have a hole diameter that decreases from the center toward the lower surface, while the hole diameter decreases from the center toward the upper surface. It is getting smaller.
  • the second interlayer insulating film 16 includes the first region Ra, the first change region Rb, the second region Rc, the second change region Rd, 3 regions Re.
  • the first region Ra is located on the lower surface side and includes a plurality of holes Ha each having a first hole diameter.
  • the second region Rc is located in the center and includes a plurality of holes Hc each having a second hole diameter.
  • the third region Re is located on the upper surface side and includes a plurality of holes He each having a third hole diameter.
  • the first change region Rb is interposed between the first region Ra and the second region Rc, and includes a plurality of holes whose hole diameter increases from the lower surface side toward the upper surface side.
  • the second change region Rd is interposed between the second region Rc and the third region Re, and includes a plurality of holes whose hole diameter decreases from the lower surface side toward the upper surface side.
  • the second hole diameter of the hole Hc is larger than the first hole diameter of the hole Ha and the third hole diameter of the hole He.
  • the hole diameter of the hole Hb included in the first change region Rb is larger than the first hole diameter and smaller than the second hole diameter.
  • the hole diameter of the hole Hd included in the second change region Rd is larger than the third hole diameter and smaller than the second hole diameter.
  • the “lower surface region” refers to a region including the lower surface (for example, a region including the first region Ra and the first change region Rb).
  • the “upper surface region” refers to a region including the upper surface (for example, a region including the second change region Rd and the third region Re).
  • the “central region” refers to a region that is interposed between the lower surface region and the upper surface region and is located within the range from the lower surface of the second wiring 22 to the center of the second wiring 22 (for example, the second region). Refers to region Rc).
  • the first region Ra refers to a region located within a range from the lower surface of the second interlayer insulating film 16 to the center of the first via 21, for example.
  • the first change region Rb is a region located within a range from the center of the first via 21 to the lower surface of the second wiring 22.
  • the second region Rc is, for example, a region located within a range from the lower surface of the second wiring 22 to the center of the second wiring 22.
  • the region including the second change region Rd and the third region Re is, for example, a region located within a range from the center of the second wiring 22 to the upper surface of the second interlayer insulating film 16.
  • Each of the first region Ra, the first change region Rb, the second region Rc, the second change region Rd, and the third region Re has different pore diameters as shown in FIG. Therefore, the film quality is different from each other.
  • the hole diameter of a hole (for example, hole Hc included in the second region Rc) located near the lower part of the second wiring 22 is the upper part of the second wiring 22.
  • the hole diameter in the vicinity (for example, the hole He included in the third region Re) and the hole in the vicinity of the lower portion of the first via 21 (for example, the hole included in the first region Ra). It is larger than the hole diameter of the hole Ha).
  • FIG. 3 is a diagram showing the hole diameters of the holes included in an arbitrary region in the second interlayer insulating film.
  • the “arbitrary region” refers to a sheet-like region separated from the lower surface by an arbitrary distance in the film thickness direction.
  • each of the plurality of holes included in the first region Ra has a first hole diameter (for example, about 1 nm or less).
  • the plurality of holes included in the first change region Rb have a hole diameter that increases from the lower surface side toward the upper surface side.
  • Each of the plurality of holes included in the second region Rc has a second hole diameter (for example, about 1 nm or more).
  • the plurality of holes included in the second change region Rd have a hole diameter that decreases from the lower surface side toward the upper surface side.
  • Each of the plurality of holes included in the third region Re has a third hole diameter (for example, about 1 nm or less).
  • the third interlayer insulating film 24 has the same structure as the second interlayer insulating film 16. That is, the hole diameter of the holes included in each of the lower surface region and the upper surface region in the third interlayer insulating film 24 is smaller than the hole diameter of the holes included in the central region.
  • FIG. 2B is an enlarged cross-sectional view showing the fourth interlayer insulating film and the structure in the vicinity thereof in the semiconductor device according to the embodiment of the present invention.
  • the fourth interlayer insulating film 30 includes a plurality of holes H.
  • Each of the hole diameters of the plurality of holes H is substantially the same.
  • the hole diameter of the hole H is smaller than, for example, the second hole diameter of the hole Hc included in the second region Rc shown in FIG.
  • the hole diameter of the holes included in the central region is x
  • the hole diameter of the holes included in the upper surface region is y
  • the holes are included in the central region of the fourth interlayer insulating film 30.
  • v is the hole diameter of the holes to be included
  • w is the hole diameter of the holes included in the upper surface region
  • the rate of change of x with respect to y is x / y> 1
  • the “central region” in the fourth interlayer insulating film 30 refers to, for example, a region located within a range from the lower surface of the fourth wiring 34 to the center of the fourth wiring 34.
  • the “lower surface region” in the fourth interlayer insulating film 30 refers to a region including the lower surface.
  • FIG. 4A to 4C, FIG. 5A to FIG. 5C, FIG. 6A to FIG. 6B, and FIG. 7 are described below. Explanation will be made with reference to (a) to (b).
  • FIG. 4A to FIG. 7B are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • a first interlayer insulating film 11 made of, for example, SiO 2 is formed on the substrate 10 by, eg, chemical vapor deposition (CVD). Thereafter, a resist (not shown) is applied on the first interlayer insulating film 11, and then a resist pattern (not shown) having a wiring groove pattern is formed by lithography. Thereafter, for example, dry etching is performed on the first interlayer insulating film 11 using the resist pattern as a mask. As a result, a wiring trench is formed in the first interlayer insulating film 11. Thereafter, the resist pattern is removed by ashing.
  • CVD chemical vapor deposition
  • a barrier metal film made of TaN for example, is formed so as to cover the upper surface of the first interlayer insulating film 11 and the bottom surface and wall surface of the wiring trench by, for example, sputtering.
  • a conductive film made of, for example, Cu is formed on the barrier metal film by, for example, electroplating so as to fill the wiring trench.
  • portions (excess conductive film and barrier metal film) formed outside the wiring trench in the conductive film and the barrier metal film are sequentially removed by, for example, chemical mechanical polishing (CMP). Thereby, the first wiring 14 having the barrier metal film 12 and the conductive film 13 is formed.
  • CMP chemical mechanical polishing
  • the first wiring 14 is formed on the first interlayer insulating film 11 by, for example, CVD, atomic layer deposition (ALD), or sol-gel (SOD).
  • a first insulating film 15 made of, for example, SiC is formed so as to cover the surface.
  • a second interlayer insulating film 16A made of, for example, SiOC including a plurality of particles (not shown) made of a hole forming agent is formed on the first insulating film 15 by, eg, CVD.
  • the substrate 10 is transferred into a chamber (not shown) kept in a vacuum state, and the substrate 10 is placed on a stage (not shown) heated to 250 ° C., for example. Thereafter, a precursor containing carbon such as diethoxymethylsilane (DEMS) is used as a precursor for forming a film skeleton, a porogen such as ⁇ -terpinene is used as a pore forming agent, and oxygen is used as an oxidizing agent.
  • DEMS diethoxymethylsilane
  • a porogen such as ⁇ -terpinene
  • oxygen is used as an oxidizing agent.
  • a mixed gas containing DEMS, ⁇ -terpinene, and oxygen is flowed into the chamber together with a carrier gas such as helium, and high frequency power is applied. At this time, the flow rate of DEMS, ⁇ -terpinene and oxygen and the power of the high-frequency power are adjusted according to the film formation time.
  • FIG. 8 is a diagram showing the relationship between the flow time of DEMS, ⁇ -terpinene, and oxygen and the flow rates of DEMS, ⁇ -terpinene, and oxygen, and the relationship between the time and the power of high-frequency power.
  • DEMS is flowed from time t1 to time t2 (during the first time), for example, 0.3 g / min (first precursor flow rate), for example, 0.25 g.
  • ⁇ terpinene is allowed to flow at / min (first pore forming agent flow rate), and oxygen is allowed to flow at 15 cc / min (standard state), for example, and high frequency power of 1500 W, for example, is applied.
  • a first region ra having a first diameter and including a plurality of particles made of ⁇ -terpinene polymer (or ⁇ -terpinene) is formed on the first insulating film 15.
  • ⁇ -terpinene polymer refers to a polymer obtained by polymerizing ⁇ -terpinene.
  • the first time is set according to the thickness of the first region ra.
  • the pore forming agent flow rate with respect to the precursor flow rate at time t2 is 0.25 / 0.3 ( ⁇ 1)
  • the pore forming agent flow rate with respect to the precursor flow rate at time t3 is 0. .35 / 0.2 (> 1)
  • the pore forming agent flow rate with respect to the precursor flow rate increases as time t2 elapses from time t2.
  • the plurality of particles included in the first change region rb increase in diameter from the lower surface side to the upper surface side.
  • the second time is set according to the thickness of the first change region rb.
  • DEMS is flowed at 0.2 g / min (second precursor flow rate) in the chamber from time t3 to time t4 (during the third time).
  • ⁇ terpinene is allowed to flow at 35 g / min (second pore forming agent flow rate)
  • oxygen is allowed to flow at 12 cc / min, and high frequency power of 400 W is applied.
  • a second region rc including a plurality of particles each having a second diameter and made of an ⁇ -terpinene polymer is formed on the first change region rb.
  • the second pore forming agent flow rate with respect to the second precursor flow rate is 0.35 / 0.2, and the first pore forming agent flow rate with respect to the first precursor flow rate (0.25 / 0. Greater than 3).
  • region rc can be made larger than the 1st diameter of the particle
  • the third time is set according to the thickness of the second region rc.
  • the pore forming agent flow rate with respect to the precursor flow rate at time t4 is 0.35 / 0.2 (> 1)
  • the pore forming agent flow rate with respect to the precursor flow rate at time t5 is 0. .25 / 0.3 ( ⁇ 1)
  • the pore forming agent flow rate becomes smaller with respect to the precursor flow rate.
  • the plurality of particles included in the second change region rd have a diameter that decreases from the lower surface side toward the upper surface side.
  • the fourth time is set according to the thickness of the second change region rd.
  • DEMS is flowed at 0.3 g / min (third precursor flow rate) from time t5 to time t6 (during the fifth time) in the chamber.
  • ⁇ terpinene is allowed to flow at 25 g / min (third pore-forming agent flow rate)
  • oxygen is allowed to flow at 15 cc / min, and 1500 W of high-frequency power is applied.
  • a third region re having a plurality of particles each having a third diameter and made of ⁇ -terpinene polymer (or ⁇ -terpinene) is formed on the second change region rd.
  • the third pore forming agent flow rate with respect to the third precursor flow rate is 0.25 / 0.3, and the second pore forming agent flow rate with respect to the second precursor flow rate (0.35 / 0. Smaller than 2).
  • region re can be made smaller than the 2nd diameter of the particle
  • the fifth time is set according to the thickness of the third region re.
  • the second region having the first region ra, the first change region rb, the second region rc, the second change region rd, and the third region re.
  • the interlayer insulating film 16A is formed.
  • the second interlayer insulating film 16A is irradiated with, for example, ultraviolet rays.
  • the plurality of particles contained in the second interlayer insulating film 16A are decomposed and removed to form the second interlayer insulating film 16 including a plurality of holes (not shown).
  • the hole diameter of the holes included in each of the lower surface region and the upper surface region in the second interlayer insulating film 16 is smaller than the hole diameter of the holes included in the central region.
  • the substrate 10 is transferred into a chamber (not shown) kept in a vacuum state, and the substrate 10 is placed on a stage (not shown) heated to 400 ° C., for example.
  • the second interlayer insulating film 16A is irradiated with, for example, ultraviolet rays of 200 to 400 nm.
  • the plurality of particles included in each of the first region ra, the first change region rb, the second region rc, the second change region rd, and the third region re are decomposed and removed.
  • the second interlayer insulating film 16 having the first region Ra, the first change region Rb, the second region Rc, the second change region Rd, and the third region Re is formed.
  • the hole diameter of the holes included in each of the first region Ra and the third region Re is, for example, about 1 nm or less. Moreover, the hole diameter of the hole contained in 2nd area
  • region Rc is about 1 nm or more, for example.
  • a resist pattern (not shown) having a via pattern is formed by lithography.
  • dry etching is performed on the second interlayer insulating film 16 using the resist pattern as a mask.
  • a hole exposing the upper surface of the first insulating film 15 is formed under the second interlayer insulating film 16.
  • the resist pattern is removed by ashing and cleaning.
  • a resist pattern (not shown) having a wiring pattern is formed by lithography.
  • dry etching is performed on the second interlayer insulating film 16 using the resist pattern as a mask.
  • a wiring groove 18 communicating with the hole formed in the lower portion of the second interlayer insulating film 16 is formed.
  • the first insulating film 15 (first insulating film 15 on the first wiring 14) exposed in the hole is removed by, for example, dry etching, and the via hole 17 exposing the upper surface of the first wiring 14.
  • the top surface of the second interlayer insulating film 16, the bottom surface and wall surface of the via hole 17, and the bottom surface and wall surface of the wiring groove 18 are covered with, for example, TaN.
  • a barrier metal film 19 made of is formed.
  • a conductive film 20 made of, for example, Cu is formed on the barrier metal film 19 by, for example, electroplating so as to fill the via hole 17 and the wiring groove 18.
  • the portions (excess conductive film 20 and barrier metal film 19) formed outside the wiring trench 18 in the conductive film 20 and barrier metal film 19 are sequentially formed by, for example, CMP. Remove.
  • the first via 21 having the barrier metal film 19a and the conductive film 20a is formed, and the second wiring 22 having the barrier metal film 19b and the conductive film 20b is formed.
  • a second insulating film is formed on the second interlayer insulating film 16 so as to cover the second wiring 22.
  • a third interlayer insulating film film including a plurality of particles made of a hole forming agent is formed on the second insulating film.
  • the plurality of particles contained in the third interlayer insulating film are decomposed and removed to form a third interlayer insulating film including a plurality of holes.
  • the hole diameter of the hole included in each of the lower surface region and the upper surface region in the third interlayer insulating film is smaller than the hole diameter of the hole included in the central region.
  • a second via 27 having a barrier metal film 25a and a conductive film 26a is formed in the via hole, and the barrier metal film 25b and the conductive film are formed in the wiring groove.
  • a third wiring 28 having 26b is sequentially performed.
  • a fourth interlayer insulating film 30A made of, for example, SiOC including a plurality of particles (not shown) made of a hole forming agent is formed on the third insulating film 29 by, eg, CVD.
  • the substrate 10 is transported into a vacuum chamber, and the substrate 10 is placed on a stage heated to 250 ° C., for example. Then, in the chamber, DEMS is flowed at an arbitrary time, for example, 0.3 g / min, ⁇ -terpinene is flowed, for example, 0.25 g / min, oxygen is flowed, for example, 15 cc / min (standard state), for example, 1500 W Apply high frequency power.
  • the fourth interlayer insulating film 30A including a plurality of particles made of ⁇ -terpinene polymer (or ⁇ -terpinene) is formed.
  • each of the diameters of the plurality of particles included in the fourth interlayer insulating film 30A is substantially the same.
  • the fourth interlayer insulating film 30A is irradiated with, for example, ultraviolet rays.
  • the plurality of particles contained in the fourth interlayer insulating film 30A are decomposed and removed to form the fourth interlayer insulating film 30 including a plurality of holes (not shown).
  • the hole diameters of the plurality of holes included in the fourth interlayer insulating film 30 are substantially the same.
  • the substrate 10 is transferred into a chamber (not shown) kept in a vacuum state, and the substrate 10 is placed on a stage (not shown) heated to 400 ° C., for example.
  • the fourth interlayer insulating film 30A is irradiated with, for example, ultraviolet rays of 200 to 400 nm.
  • the fourth interlayer insulating film 30 is formed by decomposing and removing the plurality of particles contained in the fourth interlayer insulating film 30A.
  • the hole diameter of the holes included in the fourth interlayer insulating film 30 is, for example, about 1 nm or less.
  • the semiconductor device according to this embodiment can be manufactured.
  • the second interlayer insulating film 16 is a film having a single layer structure, in other words, a single continuous film. That is, the second interlayer insulating film 16 is a continuous body formed by removing a plurality of particles contained in a continuous film (second interlayer insulating film 16A) formed continuously in the same chamber. There is no film interface in the second interlayer insulating film 16. For this reason, film peeling does not occur at the film interface. In addition, since a leak path is not formed at the film interface, no leak current is generated between the second wiring 22 and a wiring of a different potential adjacent to the second wiring 22 (not shown). . Accordingly, the reliability of the semiconductor device can be improved.
  • the hole diameter of the holes included in the lower surface region is made smaller than the hole diameter of the holes included in the central region.
  • the contact area between the lower surface of the second interlayer insulating film 16 and the first insulating film 15 can be increased, so that the second interlayer insulating film 16 and the first insulating film 15 are in close contact with each other. Can be improved.
  • the hole diameter of the holes included in the upper surface region is made smaller than the hole diameter of the holes included in the central region.
  • the contact area between the upper surface of the second interlayer insulating film 16 and the second insulating film 23 can be increased, so that the adhesion between the second interlayer insulating film 16 and the second insulating film 23 is increased. Can be improved.
  • a lower surface region (for example, the first region)
  • the thickness of the region including Ra and the first change region Rb is preferably about 0.05 t or more.
  • the upper surface region (for example, the region including the second change region Rd and the third region Re) is improved.
  • the thickness is preferably about 0.05 t or more.
  • the upper limit of the thickness of the lower surface and the upper surface region is about 0.3 t. The reason is as follows. By setting the thickness to about 0.3 t, the adhesion can be sufficiently improved. In other words, no significant improvement in adhesion can be expected even if the thickness is greater than about 0.3 t.
  • the hole diameter of the holes included in the central region (in other words, the region located within the range from the lower surface of the second wiring 22 to the center of the second wiring 22) is set to the lower surface. It is made larger than the hole diameter of the holes included in each of the region and the top region. Thereby, the capacity
  • the thickness of the central region (for example, the second region Rc) is made thicker than about 0.4 t in order to reduce the inter-wiring capacitance. Is preferred.
  • the hole diameter of the hole included in the upper surface region is made smaller than the hole diameter of the hole included in the central region.
  • the mechanical strength of the upper surface region can be improved more than the mechanical strength of the central region. For this reason, as shown in FIG. 5C, it is possible to suppress the occurrence of scratches on the upper surface (polished surface) when the second interlayer insulating film 16 is polished by the CMP method.
  • the hole diameter of the hole included in the upper surface region is made smaller than the hole diameter of the hole included in the central region.
  • the polishing rate of the upper surface region can be made lower than the polishing rate of the central region. For this reason, it is possible to suppress the occurrence of a step between the second interlayer insulating film 16 and the second wiring 22 due to erosion.
  • the third interlayer insulating film 24 has the same structure as the second interlayer insulating film 16. Therefore, an effect similar to the above effect can be obtained.
  • the second, third and third flow rates are changed by changing the flow rates of the precursor, the hole forming agent and the oxidizing agent, and the power of the high frequency power according to the film formation time.
  • the case where the interlayer insulating films 16 and 24 are formed is described as a specific example, but the present invention is not limited to this.
  • the hole diameters of the holes included in each of the lower surface region and the upper surface region are changed to the central region. It is possible to form the second and third interlayer insulating films smaller than the hole diameter of the included holes.
  • the lower surface region and the upper surface region can be changed.
  • the case where a plurality of particles contained in the second, third, and fourth interlayer insulating films are decomposed and removed by ultraviolet irradiation, for example, has been described as a specific example. It is not limited to this.
  • the plurality of particles contained in the second, third, and fourth interlayer insulating film may be decomposed and removed by electron beam irradiation or heat treatment.
  • a plurality of particles contained in the second and third interlayer insulating films are decomposed and removed by ultraviolet irradiation, electron beam irradiation or heat treatment, and the second and third interlayer insulating films are formed.
  • the hole diameter of the holes included in the region near the upper surface in the second and third interlayer insulating films may be subsequently reduced by ultraviolet irradiation, electron beam irradiation, or heat treatment.
  • the region in the vicinity of the upper surface where the hole diameter of the holes is reduced by ultraviolet irradiation, electron beam irradiation, or heat treatment is, for example, a region in the vicinity of the upper surface of about 0.05 t to 0.3 t.
  • the case where the SiO 2 film is used as the first interlayer insulating film 11 has been described as a specific example.
  • a SiOC film, an FSG film, or a BSG film may be used.
  • the case where the SiOC film is used as the second, third, and fourth interlayer insulating films 16, 24, and 30 has been described as a specific example, but instead of this, a SiO 2 film, an FSG film, or a BSG film May be used.
  • the third interlayer insulating film 24 has a structure similar to that of the second interlayer insulating film 16 (the third interlayer insulating film 24 is formed in each of the lower surface region and the upper surface region.
  • the hole diameter of the included holes is a film smaller than the hole diameter of the holes included in the central region.
  • the present invention is not limited to this.
  • the third interlayer insulating film may have the same structure as the fourth interlayer insulating film 30 shown in FIG.
  • the third interlayer insulating film may be a film that does not include holes.
  • the fourth interlayer insulating film 30 has a plurality of holes each having substantially the same hole diameter and smaller than the second hole diameter.
  • membrane containing was mentioned as an example and demonstrated, this invention is not limited to this.
  • the fourth interlayer insulating film may have the same structure as the second interlayer insulating film 16 shown in FIG. Second, for example, the fourth interlayer insulating film may be a film that does not include holes.
  • the wiring layer close to the substrate has a short distance between adjacent wirings and a high wiring capacity.
  • the distance between adjacent wirings is long and the capacitance between the wirings is low.
  • the distance between the wirings included in the wiring layer close to the substrate 10 is For example, when the thickness is 100 nm or less, as shown in FIG. 2 (a), as the second and third interlayer insulating films 16 and 24, the hole diameters of the holes included in the central region are lower surface regions and upper surface regions. It is preferable to use a film that is larger than the pore diameter of the pores contained in each.
  • the distance between the wirings included in the wiring layer far from the substrate 10 is larger than 100 nm, for example, As the interlayer insulating film 30, as shown in FIG. 2B, a film having a plurality of holes each having substantially the same hole diameter and smaller than the second hole diameter may be used. You may use the film
  • a semiconductor device having a four-layer multilayer wiring structure has been described as a specific example.
  • the present invention is not limited to this, and for example, a multilayer wiring structure having five or more layers or three A semiconductor device having a multilayer wiring structure with no more than one layer may be used.
  • TaN tantalum (Ta), titanium (Ti), titanium nitride (TiN), ruthenium (Ru), or ruthenium nitride (RuN) may be used instead of TaN.
  • a damascene method is generally applied in which a wiring groove is formed, a Cu film is embedded in the wiring groove, and an extra Cu film is removed by CMP to form a wiring.
  • a dual damascene method is used in which a via hole and a wiring groove are formed, a Cu film is embedded in the via hole and the wiring groove, and an excess Cu film is removed by CMP to form a via and a wiring.
  • the present invention since there is no film interface in the interlayer insulating film, it is possible to suppress the occurrence of film peeling and the formation of a leak path. For this reason, it is useful for the semiconductor device provided with the interlayer insulation film, and its manufacturing method.

Abstract

　半導体装置は、複数の空孔を含む層間絶縁膜１６を備えている。層間絶縁膜１６は、単層構造の膜である。層間絶縁膜１６における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さい。

Description

半導体装置及びその製造方法
　本発明は、空孔を含む層間絶縁膜を備えた半導体装置及びその製造方法に関する。
　半導体装置の微細化及び高集積化に伴い、配線抵抗及び配線間容量の増大に起因する電気信号の伝搬速度の遅れが深刻な問題となっている。
　特に、高集積化された半導体装置では、配線間容量の増大により、半導体装置の動作速度の低下を招く。このため、層間絶縁膜の材料として比誘電率の低い材料を用いて、つまり、低誘電率層間絶縁膜を用いて、配線間容量の増大を抑制する。
　近年では、低誘電率層間絶縁膜を多孔質化して、比誘電率をさらに低減させた低誘電率層間絶縁膜の開発又は実用化が検討されている。
　以下、低誘電率層間絶縁膜を用いた従来の半導体装置の製造方法について、図９(a) ～(d) を参照しながら説明する（例えば特許文献１参照）。図９(a) ～(d) は、従来の半導体装置の製造方法を工程順に示す断面図である。
　まず、図９(a) に示すように、基板１００の上に、無機材料からなる骨格構造中にポロジェンを含む第１の層間絶縁膜用膜を形成する。その後、第１の層間絶縁膜用膜に含まれるポロジェンを分解除去して、空孔を含む第１の層間絶縁膜１０１を形成する。
　次に、第１の層間絶縁膜１０１の上に、無機材料からなる骨格構造中に炭化水素化合物からなるポロジェンＰを含む第２の層間絶縁膜用膜１０２Ａを形成する。このとき、ポロジェンＰは、炭化水素化合物からなるため、第２の層間絶縁膜用膜１０２Ａ中の炭素含有率は、第１の層間絶縁膜１０１中の炭素含有率よりも高い。またこのとき、第２の層間絶縁膜用膜１０２Ａは、ポロジェンＰを含む擬似的な有機材料膜であるため、第１の層間絶縁膜１０１と第２の層間絶縁膜用膜１０２Ａとの間に、擬似的な無機材料膜と有機材料膜との界面が形成される。
　次に、図９(b) に示すように、第２の層間絶縁膜用膜１０２Ａの上に、配線パターンを有するレジストパターンＲｅ１を形成する。その後、レジストパターンＲｅ１をマスクとして、エッチングにより、第２の層間絶縁膜用膜１０２Ａに配線溝１０３を形成する。このとき、第１の層間絶縁膜１０１と第２の層間絶縁膜用膜１０２Ａとの間に、擬似的な無機材料膜と有機材料膜との界面が形成されているため、第１の層間絶縁膜１０１に対する第２の層間絶縁膜用膜１０２Ａのエッチング選択比を高くすることができる。このため、第２の層間絶縁膜用膜１０２Ａに配線溝１０３を精度良く形成できる。
　次に、図９(c) に示すように、レジストパターンＲｅ１を除去した後、第２の層間絶縁膜用膜１０２Ａの上に、ビアパターンを有するレジストパターンＲｅ２を形成する。その後、レジストパターンＲｅ２をマスクとして、エッチングにより、第１の層間絶縁膜１０１にビアホール１０４を形成する。
　次に、図９(d) に示すように、レジストパターンＲｅ２を除去した後、第２の層間絶縁膜用膜１０２Ａに含まれるポロジェンＰを分解除去して、複数の空孔を含む第２の層間絶縁膜１０２を形成する。
　その後、図示を省略するが、ビアホール１０４内にビアを形成すると共に、配線溝１０３内にビアと接続する配線を形成する。
　以上のようにして、従来の半導体装置を製造する。
　従来では、第１の層間絶縁膜１０１及び第２の層間絶縁膜１０２が順次積層された積層構造の膜に、ビア及び配線が形成されている。ビアが形成される層間絶縁膜（第１の層間絶縁膜１０１）と配線が形成される層間絶縁膜（第２の層間絶縁膜１０２）とは、互いに別工程で形成され、互いに膜質が異なる。
特開２００７－２５０７０６号公報
　しかしながら、従来の半導体装置では、以下に示す問題がある。
　ビア及び配線は、第１の層間絶縁膜１０１及び第２の層間絶縁膜１０２が順次積層された積層構造の膜に形成されている。このため、第１の層間絶縁膜１０１と第２の層間絶縁膜１０２間に存在する膜界面が、配線又はビアに垂直に交差している。
　このため、膜界面において膜剥れが発生すると共に、膜界面にリークパスが形成されて、配線と該配線と隣接する他の配線間にリーク電流が発生するという問題がある。ここで、「リークパス」とは、リーク電流の通路をいう。
　前記に鑑み、本発明は、層間絶縁膜を備えた半導体装置において、膜剥がれの発生及びリークパスの形成を抑制することを目的とする。
　前記の目的を達成するために、本発明の一側面に係る半導体装置は、複数の空孔を含む層間絶縁膜を備え、層間絶縁膜は、単層構造の膜であり、層間絶縁膜における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さいことを特徴とする。
　本発明の一側面に係る半導体装置によると、層間絶縁膜は、単層構造の膜、言い換えれば、１つの連続体の膜であり、層間絶縁膜中に膜界面が存在しない。このため、膜界面において膜剥がれが発生することがない。また、膜界面にリークパスが形成されることがないため、層間絶縁膜に配線が形成された場合、配線間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。
　加えて、層間絶縁膜において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の下面に膜が形成された場合、層間絶縁膜の下面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。同様に、層間絶縁膜において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の上面に膜が形成された場合、層間絶縁膜の上面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。
　本発明の一側面に係る半導体装置において、複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることが好ましい。
　本発明の一側面に係る半導体装置において、層間絶縁膜の膜厚をｔとした場合、上面領域の厚さは、０．０５ｔ以上で且つ０．３ｔ以下であり、下面領域の厚さは、０．０５ｔ以上で且つ０．３ｔ以下であることが好ましい。
　本発明の一側面に係る半導体装置において、層間絶縁膜は、下面側に位置し、各々が第１の空孔径を有する複数の空孔を含む第１の領域と、中央に位置し、各々が第１の空孔径よりも大きい第２の空孔径を有する複数の空孔を含む第２の領域と、上面側に位置し、各々が第２の空孔径よりも小さい第３の空孔径を有する複数の空孔を含む第３の領域と、第１の領域と第２の領域との間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の空孔を含む第１の変化領域と、第２の領域と第３の領域との間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の空孔を含む第２の変化領域とを有し、第１の変化領域に含まれる複数の空孔の空孔径は、第１の空孔径よりも大きく且つ第２の空孔径よりも小さく、第２の変化領域に含まれる複数の空孔の空孔径は、第３の空孔径よりも大きく且つ第２の空孔径よりも小さく、層間絶縁膜における下面領域は、第１の領域及び第１の変化領域を含み、層間絶縁膜における中央領域は、第２の領域を含み、層間絶縁膜における上面領域は、第２の変化領域及び第３の領域を含むことが好ましい。
　本発明の一側面に係る半導体装置において、層間絶縁膜の下部に形成されたビアと、層間絶縁膜の上部に形成され、ビアと接続する配線とをさらに備えていることが好ましい。
　このようにすると、層間絶縁膜において、中央領域（言い換えれば、配線の下面から配線の中央までの範囲内に位置する領域）に含まれる空孔の空孔径を、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きくする。これにより、配線間容量を低減することができる。
　本発明の一側面に係る半導体装置において、配線の下部近傍に位置する空孔の空孔径は、配線の上部近傍に位置する空孔の空孔径及びビアの下部近傍に位置する空孔の空孔径よりも大きいことが好ましい。
　本発明の一側面に係る半導体装置において、層間絶縁膜の下に形成された第１の絶縁膜と、層間絶縁膜の上に形成された第２の絶縁膜とをさらに備えていることが好ましい。
　本発明の一側面に係る半導体装置において、層間絶縁膜は、第１の層間絶縁膜であり、第１の層間絶縁膜の上に形成され、複数の空孔を含む第２の層間絶縁膜をさらに備え、第１の層間絶縁膜における、中央領域に含まれる空孔の空孔径をｘとし、上面領域に含まれる空孔の空孔径をｙとし、第２の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径をｖとし、上面領域に含まれる空孔の空孔径をｗとした場合、ｙに対するｘの変化率ｘ／ｙは、ｗに対するｖの変化率ｖ／ｗよりも大きいことが好ましい。
　このようにすると、配線間距離が短い第１の層間絶縁膜（基板に近い第１の層間絶縁膜）を、変化率ｘ／ｙが大きい膜（言い換えれば、配線間容量の低減を考慮した膜）とすることができる。一方、配線間距離が長い第２の層間絶縁膜（基板から遠い第２の層間絶縁膜）を、変化率ｖ／ｗが小さい膜（言い換えれば、配線間容量の低減を考慮しない膜）とすることができる。ここで、「配線間距離が短い（長い）膜」とは、該膜に形成される複数の配線同士の間隔が短い（長い）膜をいう。
　本発明の一側面に係る半導体装置において、層間絶縁膜は、第１の層間絶縁膜であり、第１の層間絶縁膜の上に形成され、複数の空孔を含む第２の層間絶縁膜をさらに備え、第２の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径は、第２の層間絶縁膜における上面領域に含まれる空孔の空孔径と略同一であり、第２の層間絶縁膜における中央領域に含まれる空孔の空孔径は、第１の層間絶縁膜における中央領域に含まれる空孔の空孔径よりも小さいことが好ましい。
　このようにすると、配線間距離が短い第１の層間絶縁膜を、中央領域に含まれる空孔の空孔径が、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きい膜（言い換えれば、配線間容量の低減を考慮した膜）とすることができる。一方、配線間距離が長い第２の層間絶縁膜を、中央領域に含まれる空孔の空孔径が、上面領域に含まれる空孔の空孔径と略同一の膜（言い換えれば、配線間容量の低減を考慮しない膜）とすることができる。
　本発明の一側面に係る半導体装置において、層間絶縁膜は、ＳｉＯ2膜、ＳｉＯＣ膜、ＦＳＧ膜又はＢＳＧ膜であることが好ましい。
　本発明の一側面に係る半導体装置において、配線間の距離は、１００ｎｍ以下であることが好ましい。
　前記の目的を達成するために、本発明の一側面に係る半導体装置の製造方法は、複数の空孔を含む層間絶縁膜を形成する工程を備え、層間絶縁膜は、単層構造の膜であり、層間絶縁膜を形成する工程は、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径が、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さくなるように、層間絶縁膜を形成する工程であることを特徴とする。
　本発明の一側面に係る半導体装置の製造方法によると、層間絶縁膜は、単層構造の膜、言い換えれば、１つの連続体の膜であり、層間絶縁膜中に膜界面が存在しない。このため、膜界面において膜剥がれが発生することがない。また、膜界面にリークパスが形成されることがないため、層間絶縁膜に配線を形成した場合、配線間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。
　さらに、層間絶縁膜において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の下面に膜を形成した場合、層間絶縁膜の下面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。同様に、層間絶縁膜において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の上面に膜を形成した場合、層間絶縁膜の上面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。
　本発明の一側面に係る半導体装置の製造方法において、層間絶縁膜を形成する工程において、複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、層間絶縁膜を形成する工程は、化学気相成長法により、空孔形成剤からなる複数の粒子を含む層間絶縁膜用膜を形成する工程（ａ）と、層間絶縁膜用膜に含まれる複数の粒子を除去して、層間絶縁膜を形成する工程（ｂ）とを含むことが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、工程（ａ）において、成膜時間に応じて、層間絶縁膜の骨格を形成するプリカーサ及び空孔形成剤の流量を調整することが好ましい。
　このようにすると、空孔径が、下面側から上面側に向かう方向（膜厚方向）に変化する複数の空孔を含む層間絶縁膜を形成することができる。
　本発明の一側面に係る半導体装置の製造方法において、工程（ａ）において、成膜時間に応じて、空孔形成剤からなる粒子の径を調整することが好ましい。
　このようにすると、空孔径が、膜厚方向に変化する複数の空孔を含む層間絶縁膜を形成することができる。
　本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、熱処理、電子線照射又は紫外線照射により、層間絶縁膜用膜に含まれる複数の粒子を除去する工程であることが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、層間絶縁膜を形成する工程は、工程（ｂ）の後に、熱処理、電子線照射又は紫外線照射により、層間絶縁膜における上面近傍領域に含まれる空孔の空孔径を小さくする工程（ｃ）をさらに含むことが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、チャンバー内において、第１の時間の間、第１のプリカーサ流量でプリカーサを流すと共に、第１の空孔形成剤流量で空孔形成剤を流して、第１の領域を形成する工程（ａ１）と、チャンバー内において、第２の時間の間、第１のプリカーサ流量から第２のプリカーサ流量に変化させながらプリカーサを流すと共に、第１の空孔形成剤流量から第２の空孔形成剤流量に変化させながら空孔形成剤を流して、第１の領域の上に、第１の変化領域を形成する工程（ａ２）と、チャンバー内において、第３の時間の間、第２のプリカーサ流量でプリカーサを流すと共に、第２の空孔形成剤流量で空孔形成剤を流して、第１の変化領域の上に、第２の領域を形成する工程（ａ３）と、チャンバー内において、第４の時間の間、第２のプリカーサ流量から第３のプリカーサ流量に変化させながらプリカーサを流すと共に、第２の空孔形成剤流量から第３の空孔形成剤流量に変化させながら空孔形成剤を流して、第２の領域の上に、第２の変化領域を形成する工程（ａ４）と、チャンバー内において、第５の時間の間、第３のプリカーサ流量でプリカーサを流すと共に、第３の空孔形成剤流量で空孔形成剤を流して、第２の変化領域の上に、第３の領域を形成する工程（ａ５）とを含み、工程（ａ５）において、第１の領域、第１の変化領域、第２の領域、第２の変化領域及び第３の領域を有する層間絶縁膜用膜が形成され、第１のプリカーサ流量に対する第１の空孔形成剤流量は、第２のプリカーサ流量に対する第２の空孔形成剤流量よりも小さく、第３のプリカーサ流量に対する第３の空孔形成剤流量は、第２のプリカーサ流量に対する第２の空孔形成剤流量よりも小さいことが好ましい。
　本発明の一側面に係る半導体装置及びその製造方法によると、層間絶縁膜中に膜界面が存在しないため、膜剥がれの発生及びリークパスの形成を抑制することができる。
図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。 図２(a) は、本発明の一実施形態に係る半導体装置における、第２の層間絶縁膜及びその近傍の構造を示す拡大断面図であり、図２(b) は、第４の層間絶縁膜及びその近傍の構造を示す拡大断面図である。 図３は、第２の層間絶縁膜における膜厚方向の空孔径の分布を示す図である。 図４(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図８は、プリカーサ、空孔形成剤及び酸化剤の各流量並びに高周波電力のパワーのタイミングチャートの一例を示す図である。 図９(a) ～(d) は、従来の半導体装置の製造方法を工程順に示す断面図である。
　以下に、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。なお、以下の説明では、材料及び数値は、単に好ましい例を例示しているに過ぎず、例示された材料及び数値に限定されるものではない。また、本発明の技術思想の範囲を逸脱しない範囲で、本発明を便宜変更することは可能である。
　（一実施形態）
　以下に、本発明の一実施形態に係る半導体装置の構造について、図１及び図２(a) ～(b) を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
　図１に示すように、例えばＳｉからなる基板１０の上には、例えば酸化シリコン（ＳｉＯ2）からなる第１の層間絶縁膜１１が形成されている。第１の層間絶縁膜１１には、第１の配線１４が形成されている。
　第１の層間絶縁膜１１の上には、第１の配線１４を覆うように、例えば炭化シリコン（ＳｉＣ）からなる第１の絶縁膜１５が形成されている。第１の絶縁膜１５の上には、複数の空孔（図示省略）を含み例えば比誘電率が３．０以下の炭素含有酸化シリコン（ＳｉＯＣ）からなる第２の層間絶縁膜１６が形成されている。第１の絶縁膜１５及び第２の層間絶縁膜１６の下部には、第１のビア２１が形成されている。第２の層間絶縁膜１６の上部には、第２の配線２２が形成されている。第１のビア２１により、第１の配線１４と第２の配線２２とが電気的に接続されている。
　第２の層間絶縁膜１６の上には、第２の配線２２を覆うように、例えばＳｉＣからなる第２の絶縁膜２３が形成されている。第２の絶縁膜２３の上には、複数の空孔（図示省略）を含み例えば比誘電率が３．０以下のＳｉＯＣからなる第３の層間絶縁膜２４が形成されている。第２の絶縁膜２３及び第３の層間絶縁膜２４の下部には、第２のビア２７が形成されている。第３の層間絶縁膜２４の上部には、第３の配線２８が形成されている。第２のビア２７により、第２の配線２２と第３の配線２８とが電気的に接続されている。
　第３の層間絶縁膜２４の上には、第３の配線２８を覆うように、例えばＳｉＣからなる第３の絶縁膜２９が形成されている。第３の絶縁膜２９の上には、複数の空孔（図示省略）を含み例えば比誘電率が３．０以下のＳｉＯＣからなる第４の層間絶縁膜３０が形成されている。第３の絶縁膜２９及び第４の層間絶縁膜３０の下部には、第３のビア３３が形成されている。第４の層間絶縁膜３０の上部には、第４の配線３４が形成されている。第３のビア３３により、第３の配線２８と第４の配線３４とが電気的に接続されている。
　第４の層間絶縁膜３０の上には、第４の配線３４を覆うように、例えばＳｉＣからなる第４の絶縁膜３５が形成されている。
　第１の配線１４は、配線溝の底面及び壁面に形成された例えば窒化タンタル（ＴａＮ）からなるバリアメタル膜１２と、配線溝内にバリアメタル膜１２を介して埋め込まれた例えば銅（Ｃｕ）からなる導電膜１３とを有している。
　第１，第２，第３のビア２１，２７，３３は、ビア孔の底面及び壁面に形成された例えばＴａＮからなるバリアメタル膜１９ａ，２５ａ，３１ａと、ビア孔内にバリアメタル膜１９ａ，２５ａ，３１ａを介して埋め込まれた例えばＣｕからなる導電膜２０ａ，２６ａ，３２ａとを有している。
　第２，第３，第４の配線２２，２８，３４は、配線溝の底面及び壁面に形成された例えばＴａＮからなるバリアメタル膜１９ｂ，２５ｂ，３１ｂと、配線溝内にバリアメタル膜１９ｂ，２５ｂ，３１ｂを介して埋め込まれた例えばＣｕからなる導電膜２０ｂ，２６ｂ，３２ｂとを有している。
　第１，第２，第３の絶縁膜１５，２３，２９は、金属拡散防止膜として機能している。
　本実施形態に係る半導体装置は、４層の第１～第４の配線層を含む。ここで、「第１の配線層」は、第１の層間絶縁膜１１及び第１の配線１４等を含む。「第２の配線層」は、第２の層間絶縁膜１６及び第２の配線２２等を含む。「第３の配線層」は、第３の層間絶縁膜２４及び第３の配線２８等を含む。「第４の配線層」は、第４の層間絶縁膜３０及び第４の配線３４等を含む。
　以下に、第２，第３，第４の層間絶縁膜について説明する。
　＜第２の層間絶縁膜＞
　以下に、第２の層間絶縁膜の構造について、図２(a) を参照しながら説明する。図２(a) は、本発明の一実施形態に係る半導体装置における、第２の層間絶縁膜（特徴的構成要素）及びその近傍の構造を示す拡大断面図である。
　図２(a) に示すように、第２の層間絶縁膜１６は、単層構造の膜、言い換えれば、一つの連続体の膜である。即ち、第２の層間絶縁膜１６は、膜中に膜界面が存在しない膜である。ここで、「膜界面」とは、相異なる膜同士の間に存在する界面をいう。
　図２(a) に示すように、第２の層間絶縁膜１６は、複数の空孔を含む。第２の層間絶縁膜１６における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
　図２(a) に示すように、第２の層間絶縁膜１６に含まれる複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっている。
　図２(a) に示すように、第２の層間絶縁膜１６は、第１の領域Ｒａと、第１の変化領域Ｒｂと、第２の領域Ｒｃと、第２の変化領域Ｒｄと、第３の領域Ｒｅとを有している。
　第１の領域Ｒａは、下面側に位置し、各々が第１の空孔径を有する複数の空孔Ｈａを含む。第２の領域Ｒｃは、中央に位置し、各々が第２の空孔径を有する複数の空孔Ｈｃを含む。第３の領域Ｒｅは、上面側に位置し、各々が第３の空孔径を有する複数の空孔Ｈｅを含む。第１の変化領域Ｒｂは、第１の領域Ｒａと第２の領域Ｒｃとの間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の空孔を含む。第２の変化領域Ｒｄは、第２の領域Ｒｃと第３の領域Ｒｅとの間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の空孔を含む。
　空孔Ｈｃの第２の空孔径は、空孔Ｈａの第１の空孔径及び空孔Ｈｅの第３の空孔径よりも大きい。第１の変化領域Ｒｂに含まれる空孔Ｈｂの空孔径は、第１の空孔径よりも大きく且つ第２の空孔径よりも小さい。第２の変化領域Ｒｄに含まれる空孔Ｈｄの空孔径は、第３の空孔径よりも大きく且つ第２の空孔径よりも小さい。
　ここで、「下面領域」とは、下面を含む領域をいう（例えば、第１の領域Ｒａ及び第１の変化領域Ｒｂを含む領域をいう）。「上面領域」とは、上面を含む領域をいう（例えば、第２の変化領域Ｒｄ及び第３の領域Ｒｅを含む領域をいう）。「中央領域」とは、下面領域と上面領域との間に介在し、第２の配線２２の下面から第２の配線２２の中央までの範囲内に位置する領域をいう（例えば、第２の領域Ｒｃをいう）。
　またここで、第１の領域Ｒａは、例えば、第２の層間絶縁膜１６の下面から第１のビア２１の中央までの範囲内に位置する領域をいう。第１の変化領域Ｒｂは、例えば、第１のビア２１の中央から第２の配線２２の下面までの範囲内に位置する領域をいう。第２の領域Ｒｃは、例えば、第２の配線２２の下面から第２の配線２２の中央までの範囲内に位置する領域をいう。第２の変化領域Ｒｄ及び第３の領域Ｒｅを含む領域は、例えば、第２の配線２２の中央から第２の層間絶縁膜１６の上面までの範囲内に位置する領域をいう。
　第１の領域Ｒａ、第１の変化領域Ｒｂ、第２の領域Ｒｃ、第２の変化領域Ｒｄ及び第３の領域Ｒｅの各々は、図２(a) に示すように、空孔径が互いに異なっているため、膜質が互いに異なっている。
　図２(a) に示すように、第２の配線２２の下部近傍に位置する空孔（例えば、第２の領域Ｒｃに含まれる空孔Ｈｃ）の空孔径は、第２の配線２２の上部近傍に位置する空孔（例えば、第３の領域Ｒｅに含まれる空孔Ｈｅ）の空孔径及び第１のビア２１の下部近傍に位置する空孔（例えば、第１の領域Ｒａに含まれる空孔Ｈａ）の空孔径よりも大きい。
　第２の層間絶縁膜１６における膜厚方向の空孔径の分布について、図３を参照しながら説明する。図３は、第２の層間絶縁膜における任意の領域に含まれる空孔の空孔径を示す図である。ここで、「任意の領域」とは、下面から、膜厚方向に、任意の距離だけ離れたシート状の領域をいう。
　図３に示すように、第１の領域Ｒａに含まれる複数の空孔の各々は、第１の空孔径（例えば約１ｎｍ以下）を有している。第１の変化領域Ｒｂに含まれる複数の空孔は、空孔径が下面側から上面側に向かって大きくなっている。第２の領域Ｒｃに含まれる複数の空孔の各々は、第２の空孔径（例えば約１ｎｍ以上）を有している。第２の変化領域Ｒｄに含まれる複数の空孔は、空孔径が下面側から上面側に向かって小さくなっている。第３の領域Ｒｅに含まれる複数の空孔の各々は、第３の空孔径（例えば約１ｎｍ以下）を有している。
　＜第３の層間絶縁膜＞
　以下に、第３の層間絶縁膜の構造について説明する。
　第３の層間絶縁膜２４は、第２の層間絶縁膜１６と同様の構造を有している。即ち、第３の層間絶縁膜２４における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
　＜第４の層間絶縁膜＞
　以下に、第４の層間絶縁膜の構造について、図２(b) を参照しながら説明する。図２(b) は、本発明の一実施形態に係る半導体装置における、第４の層間絶縁膜及びその近傍の構造を示す拡大断面図である。
　第４の層間絶縁膜３０は、複数の空孔Ｈを含む。複数の空孔Ｈの空孔径の各々は、互いに略同一である。空孔Ｈの空孔径は、例えば、図２(a) に示す第２の領域Ｒｃに含まれる空孔Ｈｃの第２の空孔径よりも小さい。
　第２の層間絶縁膜１６における、中央領域に含まれる空孔の空孔径をｘとし、上面領域に含まれる空孔の空孔径をｙとし、第４の層間絶縁膜３０における、中央領域に含まれる空孔の空孔径をｖとし、上面領域に含まれる空孔の空孔径をｗとした場合、ｙに対するｘの変化率ｘ／ｙ＞１であり、ｗに対するｖの変化率ｖ／ｗ＝１であり、ｘ／ｙはｖ／ｗよりも大きい。ここで、第４の層間絶縁膜３０における「中央領域」とは、例えば、第４の配線３４の下面から第４の配線３４の中央までの範囲内に位置する領域をいう。第４の層間絶縁膜３０における「下面領域」とは、下面を含む領域をいう。
　以下に、本発明の一実施形態に係る半導体装置の製造方法について、図４(a) ～(c) 、図５(a) ～(c) 、図６(a) ～(b) 及び図７(a) ～(b) を参照しながら説明する。図４(a) ～図７(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
　まず、図４(a) に示すように、例えば化学的気相成長（ＣＶＤ）法により、基板１０の上に、例えばＳｉＯ2からなる第１の層間絶縁膜１１を形成する。その後、第１の層間絶縁膜１１の上に、レジスト（図示省略）を塗布した後、リソグラフィ法により、配線溝パターンを有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、第１の層間絶縁膜１１に対して、例えばドライエッチングを行う。これにより、第１の層間絶縁膜１１に、配線溝を形成する。その後、アッシングにより、レジストパターンを除去する。その後、例えばスパッタリング法により、第１の層間絶縁膜１１の上面、並びに配線溝の底面及び壁面を覆うように、例えばＴａＮからなるバリアメタル膜を形成する。その後、例えば電気めっき法により、バリアメタル膜の上に、配線溝内を埋め込むように、例えばＣｕからなる導電膜を形成する。その後、例えば化学的機械的研磨（ＣＭＰ）法により、導電膜及びバリアメタル膜における配線溝外に形成された部分（余分な導電膜及びバリアメタル膜）を順次除去する。これにより、バリアメタル膜１２と導電膜１３とを有する第１の配線１４を形成する。
　次に、図４(b) に示すように、例えばＣＶＤ法、原子層堆積（ＡＬＤ）法又はゾル・ゲル（ＳＯＤ）法により、第１の層間絶縁膜１１の上に、第１の配線１４を覆うように、例えばＳｉＣからなる第１の絶縁膜１５を形成する。
　その後、例えばＣＶＤ法により、第１の絶縁膜１５の上に、空孔形成剤からなる複数の粒子（図示省略）を含み例えばＳｉＯＣからなる第２の層間絶縁膜用膜１６Ａを形成する。
　具体的には、真空状態に保持されたチャンバー（図示省略）内に、基板１０を搬送し、例えば２５０℃に加熱されたステージ（図示省略）の上に、基板１０を配置する。その後、膜骨格を形成するプリカーサとして、例えばジエトキシメチルシラン（ＤＥＭＳ）等の炭素を含有するプリカーサを用い、空孔形成剤として、例えばαテルピネン等のポロジェンを用い、酸化剤として、例えば酸素を用い、ＤＥＭＳとαテルピネンと酸素とを含む混合ガスを、例えばヘリウム等のキャリアガスと共に、チャンバー内に流し、高周波電力を印加する。このとき、成膜時間に応じて、ＤＥＭＳ、αテルピネン及び酸素を流す流量、並びに高周波電力のパワーを調整する。
　ＤＥＭＳ、αテルピネン及び酸素の各流量、並びに高周波電力のパワーのタイミングチャートの一例について、図８を参照しながら説明する。図８は、ＤＥＭＳ、αテルピネン及び酸素を流す時間と、ＤＥＭＳ、αテルピネン及び酸素の各流量との関係、並びに該時間と、高周波電力のパワーとの関係を示す図である。
　図８に示すように、チャンバー内において、時間ｔ１から時間ｔ２までの間（第１の時間の間）、例えば０．３ｇ／ｍｉｎ（第１のプリカーサ流量）でＤＥＭＳを流し、例えば０．２５ｇ／ｍｉｎ（第１の空孔形成剤流量）でαテルピネンを流し、且つ例えば１５ｃｃ／ｍｉｎ（標準状態）で酸素を流し、例えば１５００Ｗの高周波電力を印加する。これにより、第１の絶縁膜１５の上に、各々が第１の径を有し且つαテルピネン高分子体（又はαテルピネン）からなる複数の粒子を含む第１の領域ｒａを形成する。ここで、「αテルピネン高分子体」とは、αテルピネンが重合してなる高分子体をいう。第１の時間は、第１の領域ｒａの厚さに応じて設定される。
　次に、図８に示すように、チャンバー内において、時間ｔ２から時間ｔ３までの間（第２の時間の間）、０．３ｇ／ｍｉｎから例えば０．２ｇ／ｍｉｎ（第２のプリカーサ流量）に変化させながらＤＥＭＳを流し、０．２５ｇ／ｍｉｎから例えば０．３５ｇ／ｍｉｎ（第２の空孔形成剤流量）に変化させながらαテルピネンを流し、且つ１５ｃｃ／ｍｉｎから例えば１２ｃｃ／ｍｉｎ（標準状態）に変化させながら酸素を流し、１５００Ｗから例えば４００Ｗに変化させながら高周波電力を印加する。これにより、第１の領域ｒａの上に、αテルピネン高分子体からなる複数の粒子を含む第１の変化領域ｒｂを形成する。このとき、時間ｔ２の時点でのプリカーサ流量に対する空孔形成剤流量は、０．２５／０．３（＜１）であり、時間ｔ３の時点でのプリカーサ流量に対する空孔形成剤流量は、０．３５／０．２（＞１）であり、時間ｔ２から時間ｔ３に経過するに従い、プリカーサ流量に対する空孔形成剤流量は大きくなる。このため、第１の変化領域ｒｂに含まれる複数の粒子は、径が下面側から上面側に向かって大きくなる。第２の時間は、第１の変化領域ｒｂの厚さに応じて設定される。
　次に、図８に示すように、チャンバー内において、時間ｔ３から時間ｔ４までの間（第３の時間の間）、０．２ｇ／ｍｉｎ（第２のプリカーサ流量）でＤＥＭＳを流し、０．３５ｇ／ｍｉｎ（第２の空孔形成剤流量）でαテルピネンを流し、且つ１２ｃｃ／ｍｉｎで酸素を流し、４００Ｗの高周波電力を印加する。これにより、第１の変化領域ｒｂの上に、各々が第２の径を有し且つαテルピネン高分子体からなる複数の粒子を含む第２の領域ｒｃを形成する。このとき、第２のプリカーサ流量に対する第２の空孔形成剤流量は、０．３５／０．２であり、第１のプリカーサ流量に対する第１の空孔形成剤流量（０．２５／０．３）よりも大きい。このため、第２の領域ｒｃに含まれる粒子の第２の径を、第１の領域ｒａに含まれる粒子の第１の径よりも大きくすることができる。第３の時間は、第２の領域ｒｃの厚さに応じて設定される。
　次に、図８に示すように、チャンバー内において、時間ｔ４から時間ｔ５までの間（第４の時間の間）、０．２ｇ／ｍｉｎから例えば０．３ｇ／ｍｉｎ（第３のプリカーサ流量）に変化させながらＤＥＭＳを流し、０．３５ｇ／ｍｉｎから例えば０．２５ｇ／ｍｉｎ（第３の空孔形成剤流量）に変化させながらαテルピネンを流し、且つ１２ｃｃ／ｍｉｎから例えば１５ｃｃ／ｍｉｎ（標準状態）に変化させながら酸素を流し、４００Ｗから例えば１５００Ｗに変化させながら高周波電力を印加する。これにより、第２の領域ｒｃの上に、αテルピネン高分子体からなる複数の粒子を含む第２の変化領域ｒｄを形成する。このとき、時間ｔ４の時点でのプリカーサ流量に対する空孔形成剤流量は、０．３５／０．２（＞１）であり、時間ｔ５の時点でのプリカーサ流量に対する空孔形成剤流量は、０．２５／０．３（＜１）であり、時間ｔ４から時間ｔ５に経過するに従い、プリカーサ流量に対する空孔形成剤流量は小さくなる。このため、第２の変化領域ｒｄに含まれる複数の粒子は、径が下面側から上面側に向かって小さくなる。第４の時間は、第２の変化領域ｒｄの厚さに応じて設定される。
　次に、図８に示すように、チャンバー内において、時間ｔ５から時間ｔ６までの間（第５の時間の間）、０．３ｇ／ｍｉｎ（第３のプリカーサ流量）でＤＥＭＳを流し、０．２５ｇ／ｍｉｎ（第３の空孔形成剤流量）でαテルピネンを流し、且つ１５ｃｃ／ｍｉｎで酸素を流し、１５００Ｗの高周波電力を印加する。これにより、第２の変化領域ｒｄの上に、各々が第３の径を有し且つαテルピネン高分子体（又はαテルピネン）からなる複数の粒子を含む第３の領域ｒｅを形成する。このとき、第３のプリカーサ流量に対する第３の空孔形成剤流量は、０．２５／０．３であり、第２のプリカーサ流量に対する第２の空孔形成剤流量（０．３５／０．２）よりも小さい。このため、第３の領域ｒｅに含まれる粒子の第３の径を、第２の領域ｒｃに含まれる粒子の第２の径よりも小さくすることができる。第５の時間は、第３の領域ｒｅの厚さに応じて設定される。
　このようにして、図４(b) に示すように、第１の領域ｒａ、第１の変化領域ｒｂ、第２の領域ｒｃ、第２の変化領域ｒｄ及び第３の領域ｒｅを有する第２の層間絶縁膜用膜１６Ａを形成する。
　次に、図４(c) に示すように、基板１０を加熱しながら、第２の層間絶縁膜用膜１６Ａに対して、例えば紫外線を照射する。これにより、第２の層間絶縁膜用膜１６Ａに含まれる複数の粒子を分解除去して、複数の空孔（図示省略）を含む第２の層間絶縁膜１６を形成する。このとき、第２の層間絶縁膜１６における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
　具体的には、真空状態に保持されたチャンバー（図示省略）内に、基板１０を搬送し、例えば４００℃に加熱されたステージ（図示省略）の上に、基板１０を配置する。その後、第２の層間絶縁膜用膜１６Ａに対して、例えば２００～４００ｎｍの紫外線を照射する。これにより、第１の領域ｒａ、第１の変化領域ｒｂ、第２の領域ｒｃ、第２の変化領域ｒｄ及び第３の領域ｒｅの各々に含まれる複数の粒子を分解除去して、第１の領域Ｒａ、第１の変化領域Ｒｂ、第２の領域Ｒｃ、第２の変化領域Ｒｄ及び第３の領域Ｒｅを有する第２の層間絶縁膜１６を形成する。このとき、第１の領域Ｒａ及び第３の領域Ｒｅの各々に含まれる空孔の空孔径は、例えば約１ｎｍ以下である。また、第２の領域Ｒｃに含まれる空孔の空孔径は、例えば約１ｎｍ以上である。
　次に、図５(a) に示すように、第２の層間絶縁膜１６の上に、レジストを塗布した後、リソグラフィ法により、ビアパターンを有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、第２の層間絶縁膜１６に対して、例えばドライエッチングを行う。これにより、第２の層間絶縁膜１６の下部に、第１の絶縁膜１５の上面を露出させるホールを形成する。その後、アッシング及び洗浄により、レジストパターンを除去する。その後、第２の層間絶縁膜１６の上に、レジストを塗布した後、リソグラフィ法により、配線パターンを有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、第２の層間絶縁膜１６に対して、ドライエッチングを行う。これにより、第２の層間絶縁膜１６の下部に形成されたホールと連通する配線溝１８を形成する。その後、例えばドライエッチングにより、ホール内に露出する第１の絶縁膜１５（第１の配線１４上の第１の絶縁膜１５）を除去して、第１の配線１４の上面を露出させるビアホール１７を形成する。
　次に、図５(b) に示すように、例えばスパッタリング法により、第２の層間絶縁膜１６の上面、ビアホール１７の底面及び壁面、並びに配線溝１８の底面及び壁面を覆うように、例えばＴａＮからなるバリアメタル膜１９を形成する。その後、例えば電気めっき法により、バリアメタル膜１９の上に、ビアホール１７及び配線溝１８内を埋め込むように、例えばＣｕからなる導電膜２０を形成する。
　次に、図５(c) に示すように、例えばＣＭＰ法により、導電膜２０及びバリアメタル膜１９における配線溝１８外に形成された部分（余分な導電膜２０及びバリアメタル膜１９）を順次除去する。これにより、バリアメタル膜１９ａと導電膜２０ａとを有する第１のビア２１を形成すると共に、バリアメタル膜１９ｂと導電膜２０ｂとを有する第２の配線２２を形成する。
　次に、図４(b) に示す工程と同様の工程を行う。これにより、第２の層間絶縁膜１６の上に、第２の配線２２を覆うように、第２の絶縁膜を形成する。その後、第２の絶縁膜の上に、空孔形成剤からなる複数の粒子を含む第３の層間絶縁膜用膜を形成する。
　次に、図４(c) に示す工程と同様の工程を行う。これにより、第３の層間絶縁膜用膜に含まれる複数の粒子を分解除去して、複数の空孔を含む第３の層間絶縁膜を形成する。このとき、第３の層間絶縁膜における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
　次に、図５(a) に示す工程と同様の工程を行う。これにより、図６(a) に示すように、第２の絶縁膜２３及び第３の層間絶縁膜２４の下部に、ビアホールを形成すると共に、第３の層間絶縁膜２４の上部に、ビアホールと連通する配線溝を形成する。
　次に、図５(b) ～(c) に示す工程と同様の工程を順次行う。これにより、図６(a) に示すように、ビアホール内に、バリアメタル膜２５ａと導電膜２６ａとを有する第２のビア２７を形成すると共に、配線溝内に、バリアメタル膜２５ｂと導電膜２６ｂとを有する第３の配線２８を形成する。
　次に、図６(b) に示すように、例えばＣＶＤ法、ＡＬＤ法又はＳＯＤ法により、第３の層間絶縁膜２４の上に、第３の配線２８を覆うように、例えばＳｉＣからなる第３の絶縁膜２９を形成する。
　その後、例えばＣＶＤ法により、第３の絶縁膜２９の上に、空孔形成剤からなる複数の粒子（図示省略）を含み例えばＳｉＯＣからなる第４の層間絶縁膜用膜３０Ａを形成する。
　具体的には、真空状態に保持されたチャンバー内に、基板１０を搬送し、例えば２５０℃に加熱されたステージの上に、基板１０を配置する。その後、チャンバー内において、任意の時間の間、例えば０．３ｇ／ｍｉｎでＤＥＭＳを流し、例えば０．２５ｇ／ｍｉｎでαテルピネンを流し、例えば１５ｃｃ／ｍｉｎ（標準状態）で酸素を流し、例えば１５００Ｗの高周波電力を印加する。これにより、αテルピネン高分子体（又はαテルピネン）からなる複数の粒子を含む第４の層間絶縁膜用膜３０Ａを形成する。このとき、ＤＥＭＳ、αテルピネン、酸素を流す時間の間、プリカーサ流量に対する空孔形成剤流量を一定にする。このため、第４の層間絶縁膜用膜３０Ａに含まれる複数の粒子の径の各々は、互いに略同一である。
　次に、図７(a) に示すように、基板１０を加熱しながら、第４の層間絶縁膜用膜３０Ａに対して、例えば紫外線を照射する。これにより、第４の層間絶縁膜用膜３０Ａに含まれる複数の粒子を分解除去して、複数の空孔（図示省略）を含む第４の層間絶縁膜３０を形成する。このとき、第４の層間絶縁膜３０に含まれる複数の空孔の空孔径の各々は、互いに略同一である。
　具体的には、真空状態に保持されたチャンバー（図示省略）内に、基板１０を搬送し、例えば４００℃に加熱されたステージ（図示省略）の上に、基板１０を配置する。その後、第４の層間絶縁膜用膜３０Ａに対して、例えば２００～４００ｎｍの紫外線を照射する。これにより、第４の層間絶縁膜用膜３０Ａに含まれる複数の粒子を分解除去して、第４の層間絶縁膜３０を形成する。このとき、第４の層間絶縁膜３０に含まれる空孔の空孔径は、例えば約１ｎｍ以下である。
　次に、図５(a) に示す工程と同様の工程を行う。これにより、図７(b) に示すように、第３の絶縁膜２９及び第４の層間絶縁膜３０の下部に、ビアホールを形成すると共に、第４の層間絶縁膜３０の上部に、配線溝を形成する。
　次に、図５(b) ～(c) に示す工程と同様の工程を順次行う。これにより、図７(b) に示すように、ビアホール内にバリアメタル膜３１ａと導電膜３２ａとを有する第３のビア３３を形成すると共に、配線溝内にバリアメタル膜３１ｂと導電膜３２ｂとを有する第４の配線３４を形成する。
　次に、図７(b) に示すように、例えばＣＶＤ法、ＡＬＤ法又はＳＯＤ法により、第４の層間絶縁膜３０の上に、第４の配線３４を覆うように、例えばＳｉＣからなる第４の絶縁膜３５を形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態によると、第２の層間絶縁膜１６は、単層構造の膜、言い換えれば、１つの連続体の膜である。即ち、第２の層間絶縁膜１６は、同一のチャンバー内において連続して形成された連続体の膜（第２の層間絶縁膜用膜１６Ａ）に含まれる複数の粒子を除去してなる連続体の膜であり、第２の層間絶縁膜１６中に膜界面が存在しない。このため、膜界面において膜剥れが発生することがない。また、膜界面にリークパスが形成されることがないため、第２の配線２２と、第２の配線２２と隣接する異電位の配線（図示省略）との間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。
　第２の層間絶縁膜１６において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、第２の層間絶縁膜１６の下面と第１の絶縁膜１５とが接触する接触面積を増加させることができるため、第２の層間絶縁膜１６と第１の絶縁膜１５との密着性を向上させることができる。同様に、第２の層間絶縁膜１６において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、第２の層間絶縁膜１６の上面と第２の絶縁膜２３とが接触する接触面積を増加させることができるため、第２の層間絶縁膜１６と第２の絶縁膜２３との密着性を向上させることができる。
　第２の層間絶縁膜１６の膜厚をｔとした場合、第２の層間絶縁膜１６と第１の絶縁膜１５との密着性を向上させる為には、下面領域（例えば、第１の領域Ｒａ及び第１の変化領域Ｒｂを含む領域）の厚さを、約０．０５ｔ以上にすることが好ましい。同様に、第２の層間絶縁膜１６と第２の絶縁膜２３との密着性を向上させる為には、上面領域（例えば、第２の変化領域Ｒｄ及び第３の領域Ｒｅを含む領域）の厚さを、約０．０５ｔ以上にすることが好ましい。なお、下面，上面領域の厚さの上限は、約０．３ｔ程度である。その理由は、次のような理由による。厚さを約０．３ｔにすることにより、密着性を充分に向上させることができる。言い換えれば、厚さを約０．３ｔよりも大きくしても、密着性の顕著な向上を期待できない。
　第２の層間絶縁膜１６において、中央領域（言い換えれば、第２の配線２２の下面から第２の配線２２の中央までの範囲内に位置する領域）に含まれる空孔の空孔径を、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きくする。これにより、配線間容量を低減することができる。
　第２の層間絶縁膜１６の膜厚をｔとした場合、配線間容量を低減させる為には、中央領域（例えば第２の領域Ｒｃ）の厚さを、約０．４ｔ程度より厚くすることが好ましい。
　ところで、一般に、空孔を含む低誘電率膜の空孔率を増加させると、低誘電率膜の機械的強度が低下するという傾向がある。このため、空孔を含む低誘電率膜に対し、例えばＣＭＰ法による研磨を行った場合、研磨された面にスクラッチ（研磨傷）が発生するという虞がある。
　そこで、本実施形態では、第２の層間絶縁膜１６において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、上面領域の機械的強度を、中央領域の機械的強度よりも向上させることができる。このため、図５(c) に示すように、ＣＭＰ法による第２の層間絶縁膜１６の研磨時に、上面（研磨された面）にスクラッチが発生することを抑制することができる。
　また、一般に、低誘電率膜の比誘電率が低下すると、低誘電率膜の研磨レートが高くなるという傾向がある。このため、低誘電率膜に対し、ＣＭＰ法による研磨を行った場合、エロージョンにより、低誘電率膜の上面が、低誘電率膜に形成された配線の上面よりも低く位置し、低誘電率膜と配線との間に段差が発生するという虞がある。ここで、「エロージョン」とは、ＣＭＰ法による膜の研磨時に、本来研磨されるべきでない部分が研磨されることをいう。
　そこで、本実施形態では、第２の層間絶縁膜１６において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、上面領域の研磨レートを、中央領域の研磨レートよりも低くすることができる。このため、エロージョンにより、第２の層間絶縁膜１６と第２の配線２２との間に段差が発生することを抑制することができる。
　第３の層間絶縁膜２４は、第２の層間絶縁膜１６と同様の構造を有している。従って、上記の効果と同様の効果を得ることができる。
　なお、本実施形態では、プリカーサとして例えばＤＥＭＳを用い、空孔形成剤として例えばαテルピネン等のポロジェンを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　なお、本実施形態では、図８に示すように、成膜時間に応じて、プリカーサ、空孔形成剤及び酸化剤の各流量、並びに高周波電力のパワーを変化させることにより、第２，第３の層間絶縁膜１６，２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　第１に例えば、成膜時間に応じて、プリカーサ及び空孔形成剤のうち少なくとも一方の流量を変化させれば、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい第２，第３の層間絶縁膜を形成することが可能である。
　第２に例えば、空孔形成剤として、数種類の空孔形成剤を用いて、成膜時間に応じて、チャンバー内に流す空孔形成剤の種類を変化させることにより、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい第２，第３の層間絶縁膜を形成してもよい。
　なお、本実施形態では、例えば紫外線照射により、第２，第３，第４の層間絶縁膜用膜に含まれる複数の粒子を分解除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば電子線照射又は熱処理により、第２，第３，第４の層間絶縁膜用膜に含まれる複数の粒子を分解除去してもよい。
　なお、本実施形態では、紫外線照射、電子線照射又は熱処理により、第２，第３の層間絶縁膜用膜に含まれる複数の粒子を分解除去して、第２，第３の層間絶縁膜を形成した後、引き続き、紫外線照射、電子線照射又は熱処理により、第２，第３の層間絶縁膜における、上面近傍領域に含まれる空孔の空孔径を小さくしてもよい。ここで、紫外線照射、電子線照射又は熱処理により空孔の空孔径を小さくする上面近傍領域は、例えば、上面近傍０．０５ｔから０．３ｔ程度の領域をいう。
　なお、本実施形態では、第１の層間絶縁膜１１としてＳｉＯ2膜を用いた場合を具体例に挙げて説明したが、これに代えて、ＳｉＯＣ膜、ＦＳＧ膜又はＢＳＧ膜を用いてもよい。また、第２，第３，第４の層間絶縁膜１６，２４，３０としてＳｉＯＣ膜を用いた場合を具体例に挙げて説明したが、これに代えて、ＳｉＯ2膜、ＦＳＧ膜又はＢＳＧ膜を用いてもよい。
　なお、本実施形態では、第３の層間絶縁膜２４が、第２の層間絶縁膜１６と同様の構造を有している（第３の層間絶縁膜２４が、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい膜である）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、第３の層間絶縁膜は、図２(b) に示す第４の層間絶縁膜３０と同様の構造を有していてもよい。第２に例えば、第３の層間絶縁膜は、空孔を含まない膜でもよい。
　なお、本実施形態では、第４の層間絶縁膜３０が、図２(b) に示すように、各々が、略同一の空孔径を有し且つ第２の空孔径よりも小さい複数の空孔を含む膜である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、第４の層間絶縁膜は、図２(a) に示す第２の層間絶縁膜１６と同様の構造を有していてもよい。第２に例えば、第４の層間絶縁膜は、空孔を含まない膜でもよい。
　一般に、基板に近い配線層は、隣接する配線間の距離が短く、配線間容量が高い。一方、基板から遠い配線層は、隣接する配線間の距離が長く、配線間容量が低い。
　基板１０に近い配線層（第２，第３の層間絶縁膜１６，２４及び第２，第３の配線２２，２８等を含む第２，第３の配線層）に含まれる配線間の距離が、例えば１００ｎｍ以下である場合、第２，第３の層間絶縁膜１６，２４として、図２(a) に示すように、中央領域に含まれる空孔の空孔径が、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きい膜を用いることが好ましい。
　一方、基板１０から遠い配線層（第４の層間絶縁膜３０及び第４の配線３４等を含む第４の配線層）に含まれる配線間の距離が、例えば１００ｎｍよりも大きい場合、第４の層間絶縁膜３０として、図２(b) に示すように、各々が、略同一の空孔径を有し且つ第２の空孔径よりも小さい複数の空孔を含む膜を用いてもよく、又は空孔を含まない膜を用いてもよい。
　なお、本実施形態では、４層の多層配線構造を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、５層以上の多層配線構造又は３層以下の多層配線構造を有する半導体装置でもよい。
　なお、本実施形態では、バリアメタル膜１２，１９ａ，１９ｂ，２５ａ，２５ｂ，３１ａ，３１ｂの材料として、ＴａＮを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ＴａＮに代えて、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）又は窒化ルテニウム（ＲｕＮ）等を用いてもよい。
　なお、本実施形態では、導電膜１３，２０ａ，２０ｂ，２６ａ，２６ｂ，３２ａ，３２ｂの材料として、Ｃｕを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　一般に、アルミニウム（Ａｌ）よりも抵抗率の低いＣｕを用いた場合、ドライエッチングにより、Ｃｕからなる導電膜（Ｃｕ膜）をパターニングして配線を形成することは困難である。このため、配線溝を形成し、配線溝にＣｕ膜を埋め込み、ＣＭＰ法により、余分なＣｕ膜を除去して配線を形成するダマシン法が一般に適用されている。特に、本実施形態のように、ビアホール及び配線溝を形成し、ビアホール及び配線溝にＣｕ膜を埋め込み、ＣＭＰ法により、余分なＣｕ膜を除去してビア及び配線を形成するデュアルダマシン法を適用することにより、工程数を削減することができる。
　以上説明したように、本発明は、層間絶縁膜中に膜界面が存在しないため、膜剥がれの発生及びリークパスの形成を抑制することができる。このため、層間絶縁膜を備えた半導体装置及びその製造方法に有用である。
１０　　基板
１１　　第１の層間絶縁膜
１２　　バリアメタル膜
１３　　導電膜
１４　　第１の配線
１５　　第１の絶縁膜
１６Ａ　　第２の層間絶縁膜用膜
１６　　第２の層間絶縁膜
１７　　ビアホール
１８　　配線溝
１９，１９ａ，１９ｂ　　バリアメタル膜
２０，２０ａ，２０ｂ　　導電膜
２１　　第１のビア
２２　　第１の配線
２３　　第２の絶縁膜
２４　　第３の層間絶縁膜
２５ａ，２５ｂ　　バリアメタル膜
２６ａ，２６ｂ　　導電膜
２７　　第２のビア
２８　　第３の配線
２９　　第３の絶縁膜
３０Ａ　　第４の層間絶縁膜用膜
３０　　第４の層間絶縁膜
３１ａ，３１ｂ　　バリアメタル膜
３２ａ，３２ｂ　　導電膜
３３　　第３のビア
３４　　第４の配線
３５　　第４の絶縁膜
Ｒａ，ｒａ　　第１の領域
Ｒｂ，ｒｂ　　第１の変化領域
Ｒｃ，ｒｃ　　第２の領域
Ｒｄ，ｒｄ　　第２の変化領域
Ｒｅ，ｒｅ　　第３の領域
Ｈａ，Ｈｂ，Ｈｃ，Ｈｄ，Ｈｅ，Ｈ　　空孔

Claims (19)

  1. 　複数の空孔を含む層間絶縁膜を備え、
    　前記層間絶縁膜は、単層構造の膜であり、
    　前記層間絶縁膜における、下面領域に含まれる前記空孔の空孔径及び上面領域に含まれる前記空孔の空孔径は、前記上面領域と前記下面領域との間に介在する中央領域に含まれる前記空孔の空孔径よりも小さいことを特徴とする半導体装置。
  2. 　前記複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記層間絶縁膜の膜厚をｔとした場合、
    　前記上面領域の厚さは、０．０５ｔ以上で且つ０．３ｔ以下であり、
    　前記下面領域の厚さは、０．０５ｔ以上で且つ０．３ｔ以下であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記層間絶縁膜は、
    　　下面側に位置し、各々が第１の空孔径を有する複数の前記空孔を含む第１の領域と、
    　　中央に位置し、各々が前記第１の空孔径よりも大きい第２の空孔径を有する複数の前記空孔を含む第２の領域と、
    　　上面側に位置し、各々が前記第２の空孔径よりも小さい第３の空孔径を有する複数の前記空孔を含む第３の領域と、
    　　前記第１の領域と前記第２の領域との間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の前記空孔を含む第１の変化領域と、
    　　前記第２の領域と前記第３の領域との間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の前記空孔を含む第２の変化領域とを有し、
    　前記第１の変化領域に含まれる前記複数の空孔の空孔径は、前記第１の空孔径よりも大きく且つ前記第２の空孔径よりも小さく、
    　前記第２の変化領域に含まれる前記複数の空孔の空孔径は、前記第３の空孔径よりも大きく且つ前記第２の空孔径よりも小さく、
    　前記層間絶縁膜における前記下面領域は、前記第１の領域及び前記第１の変化領域を含み、
    　前記層間絶縁膜における前記中央領域は、前記第２の領域を含み、
    　前記層間絶縁膜における前記上面領域は、前記第２の変化領域及び前記第３の領域を含むことを特徴とする請求項１に記載の半導体装置。
  5. 　前記層間絶縁膜の下部に形成されたビアと、
    　前記層間絶縁膜の上部に形成され、前記ビアと接続する配線とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
  6. 　前記配線の下部近傍に位置する前記空孔の空孔径は、前記配線の上部近傍に位置する前記空孔の空孔径及び前記ビアの下部近傍に位置する前記空孔の空孔径よりも大きいことを特徴とする請求項５に記載の半導体装置。
  7. 　前記層間絶縁膜の下に形成された第１の絶縁膜と、
    　前記層間絶縁膜の上に形成された第２の絶縁膜とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
  8. 　前記層間絶縁膜は、第１の層間絶縁膜であり、
    　前記第１の層間絶縁膜の上に形成され、複数の空孔を含む第２の層間絶縁膜をさらに備え、
    　前記第１の層間絶縁膜における、前記中央領域に含まれる前記空孔の空孔径をｘとし、前記上面領域に含まれる前記空孔の空孔径をｙとし、
    　前記第２の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる前記空孔の空孔径をｖとし、前記上面領域に含まれる前記空孔の空孔径をｗとした場合、
    　前記ｙに対する前記ｘの変化率ｘ／ｙは、前記ｗに対する前記ｖの変化率ｖ／ｗよりも大きいことを特徴とする請求項１に記載の半導体装置。
  9. 　前記層間絶縁膜は、第１の層間絶縁膜であり、
    　前記第１の層間絶縁膜の上に形成され、複数の空孔を含む第２の層間絶縁膜をさらに備え、
    　前記第２の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる前記空孔の空孔径は、前記第２の層間絶縁膜における前記上面領域に含まれる前記空孔の空孔径と略同一であり、
    　前記第２の層間絶縁膜における前記中央領域に含まれる前記空孔の空孔径は、前記第１の層間絶縁膜における前記中央領域に含まれる前記空孔の空孔径よりも小さいことを特徴とする請求項１に記載の半導体装置。
  10. 　前記層間絶縁膜は、ＳｉＯ2膜、ＳｉＯＣ膜、ＦＳＧ膜又はＢＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
  11. 　前記配線間の距離は、１００ｎｍ以下であることを特徴とする請求項５に記載の半導体装置。
  12. 　複数の空孔を含む層間絶縁膜を形成する工程を備え、
    　前記層間絶縁膜は、単層構造の膜であり、
    　前記層間絶縁膜を形成する工程は、下面領域に含まれる前記空孔の空孔径及び上面領域に含まれる前記空孔の空孔径が、前記下面領域と前記上面領域との間に介在する中央領域に含まれる前記空孔の空孔径よりも小さくなるように、前記層間絶縁膜を形成する工程であることを特徴とする半導体装置の製造方法。
  13. 　前記層間絶縁膜を形成する工程において、前記複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記層間絶縁膜を形成する工程は、
    　　化学気相成長法により、空孔形成剤からなる複数の粒子を含む層間絶縁膜用膜を形成する工程（ａ）と、
    　　前記層間絶縁膜用膜に含まれる前記複数の粒子を除去して、前記層間絶縁膜を形成する工程（ｂ）とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 　前記工程（ａ）において、成膜時間に応じて、前記層間絶縁膜の骨格を形成するプリカーサ及び前記空孔形成剤の流量を調整することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記工程（ａ）において、成膜時間に応じて、前記空孔形成剤からなる粒子の径を調整することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 　前記工程（ｂ）は、熱処理、電子線照射又は紫外線照射により、前記層間絶縁膜用膜に含まれる前記複数の粒子を除去する工程であることを特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 　前記層間絶縁膜を形成する工程は、
    　　前記工程（ｂ）の後に、熱処理、電子線照射又は紫外線照射により、前記層間絶縁膜における上面近傍領域に含まれる前記空孔の空孔径を小さくする工程（ｃ）をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  19. 　前記工程（ａ）は、
    　　チャンバー内において、第１の時間の間、第１のプリカーサ流量で前記プリカーサを流すと共に、第１の空孔形成剤流量で前記空孔形成剤を流して、第１の領域を形成する工程（ａ１）と、
    　　前記チャンバー内において、第２の時間の間、前記第１のプリカーサ流量から第２のプリカーサ流量に変化させながら前記プリカーサを流すと共に、前記第１の空孔形成剤流量から第２の空孔形成剤流量に変化させながら前記空孔形成剤を流して、前記第１の領域の上に、第１の変化領域を形成する工程（ａ２）と、
    　　前記チャンバー内において、第３の時間の間、前記第２のプリカーサ流量で前記プリカーサを流すと共に、前記第２の空孔形成剤流量で前記空孔形成剤を流して、前記第１の変化領域の上に、第２の領域を形成する工程（ａ３）と、
    　　前記チャンバー内において、第４の時間の間、前記第２のプリカーサ流量から第３のプリカーサ流量に変化させながら前記プリカーサを流すと共に、前記第２の空孔形成剤流量から第３の空孔形成剤流量に変化させながら前記空孔形成剤を流して、前記第２の領域の上に、第２の変化領域を形成する工程（ａ４）と、
    　　前記チャンバー内において、第５の時間の間、前記第３のプリカーサ流量で前記プリカーサを流すと共に、前記第３の空孔形成剤流量で前記空孔形成剤を流して、前記第２の変化領域の上に、第３の領域を形成する工程（ａ５）とを含み、
    　前記工程（ａ５）において、前記第１の領域、前記第１の変化領域、前記第２の領域、前記第２の変化領域及び前記第３の領域を有する前記層間絶縁膜用膜が形成され、
    　前記第１のプリカーサ流量に対する前記第１の空孔形成剤流量は、前記第２のプリカーサ流量に対する前記第２の空孔形成剤流量よりも小さく、
    　前記第３のプリカーサ流量に対する前記第３の空孔形成剤流量は、前記第２のプリカーサ流量に対する前記第２の空孔形成剤流量よりも小さいことを特徴とする請求項１５に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070690B2 (en) 2012-06-21 2015-06-30 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101998788B1 (ko) 2013-04-22 2019-07-11 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232302A (ja) * 1996-02-22 1997-09-05 Sony Corp 絶縁膜の形成方法
JP2001351916A (ja) * 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd シリコン酸化膜の形成方法
JP2003273216A (ja) * 2002-03-18 2003-09-26 Sony Corp 半導体装置およびその製造方法
JP2004253626A (ja) * 2003-02-20 2004-09-09 Fujitsu Ltd 多孔性絶縁膜、電子装置及びそれらの製造方法
JP2006223931A (ja) * 2005-02-15 2006-08-31 Soken Chem & Eng Co Ltd ２次元粒子整合体部材、２次元空孔整合体ポーラス質部材及びこれらの製造方法
JP2007019051A (ja) * 2005-07-05 2007-01-25 Matsushita Electric Ind Co Ltd 低誘電率膜
WO2007032563A1 (ja) * 2005-09-16 2007-03-22 Nec Corporation 配線構造並びに半導体装置及びその製造方法
JP2008263105A (ja) * 2007-04-13 2008-10-30 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、その製造方法、及びその製造装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232302A (ja) * 1996-02-22 1997-09-05 Sony Corp 絶縁膜の形成方法
JP2001351916A (ja) * 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd シリコン酸化膜の形成方法
JP2003273216A (ja) * 2002-03-18 2003-09-26 Sony Corp 半導体装置およびその製造方法
JP2004253626A (ja) * 2003-02-20 2004-09-09 Fujitsu Ltd 多孔性絶縁膜、電子装置及びそれらの製造方法
JP2006223931A (ja) * 2005-02-15 2006-08-31 Soken Chem & Eng Co Ltd ２次元粒子整合体部材、２次元空孔整合体ポーラス質部材及びこれらの製造方法
JP2007019051A (ja) * 2005-07-05 2007-01-25 Matsushita Electric Ind Co Ltd 低誘電率膜
WO2007032563A1 (ja) * 2005-09-16 2007-03-22 Nec Corporation 配線構造並びに半導体装置及びその製造方法
JP2008263105A (ja) * 2007-04-13 2008-10-30 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、その製造方法、及びその製造装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070690B2 (en) 2012-06-21 2015-06-30 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9355955B2 (en) 2012-06-21 2016-05-31 Renesas Electronics Corporation Semiconductor device

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