JP2011142219A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】配線が形成される多孔質絶縁膜がプラズマダメージ等を受けるのを防ぐことにより、高歩留り且つ高信頼性な半導体装置を得られるようにする。
【解決手段】半導体基板の上に、化学気相成長法により、炭素濃度、空孔形成剤濃度及び酸素濃度がそれぞれ異なる複数の領域を有する空孔形成剤含有膜を形成する工程を備えている。この工程は、前駆体、空孔形成剤及び酸化剤を第１の流量で流す第１の期間と、第１の期間の後に、前駆体の流量に対する空孔形成剤の流量を減少させる第２の期間と、第２の期間の後に、前駆体の流量に対する空孔形成剤の流量の減少を停止し、前駆体、空孔形成剤及び酸化剤を第２の流量で流す第３の期間と、第３の期間の後に、前駆体の流量に対する酸化剤の流量を増大させる第４の期間と、第４の期間の後に、前駆体、空孔形成剤及び酸化剤を第３の流量で流す第５の期間とを含む。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に、空孔を含む層間絶縁膜を備える半導体装置及びその製造方法に関する。

近年、半導体装置の高集積化に伴う配線寸法の減少により、配線間の容量が増大し、配線のＲＣ遅延が問題となっている。このため、層間絶縁膜の低誘電率化が求められている。

層間絶縁膜を低誘電率化する方法の一つとして、空孔形成材を用いて層間絶縁膜に空孔を形成する方法が知られている。すなわち、層間絶縁膜に多孔質絶縁膜を用いることによって配線遅延（ＲＣ遅延）を低減することができる。しかし、多孔質絶縁膜は、化学機械研磨（chemical mechanical polishing：ＣＭＰ）法の研磨レートが大きいため、ウェハの面内における研磨量の均一性の制御が困難となり、ディッシング及びエロージョン等の問題が生じる。その結果、配線の高さのばらつきが大きくなり、半導体装置の歩留まりを悪化させてしまう。この問題を解決する方法として、下層の絶縁膜とその上層の絶縁膜との研磨レートの選択比が大きくなるように、それぞれの絶縁膜及びスラリを選択して、下層の絶縁膜をＣＭＰストッパ膜として機能させることにより、配線の高さのばらつきを抑えることが特許文献１等に提示されている。

特開２００３−７７９２０号公報

しかしながら、特許文献１に提示された従来の方法においては、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により、前記の下層の絶縁膜となる多孔質絶縁膜の上に異なる種類の絶縁膜を堆積する際に、多孔質絶縁膜がプラズマダメージを受けるため、多孔質絶縁膜が吸湿する。これにより、多孔質絶縁膜の比誘電率が増大すると共に、吸湿した水分がリークパスとなって、多孔質絶縁膜に形成された配線同士のショートを誘発する等のデバイス特性を劣化させるという問題が生じる。

本発明は前記の問題に鑑み、その目的は、配線が形成される多孔質絶縁膜をＣＭＰストッパ膜として機能させると共に、多孔質絶縁膜がプラズマダメージ等を受けるのを防ぐことにより、高歩留り且つ高信頼性且つ高性能な半導体装置を得られるようにすることにある。

前記の目的を達成するために、本発明は、半導体装置の製造方法を、基板面に垂直な方向に炭素濃度、空孔占有率及び酸素濃度がそれぞれ異なる複数の領域を有し、空孔を含む多孔質絶縁膜を形成する工程を備えている構成とする。

具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に、炭素を含む膜の骨格となる前駆体、空孔形成剤及び酸化剤の流量を時間的に変化させる化学気相成長法により、炭素濃度、空孔形成剤の濃度及び酸素濃度がそれぞれ異なる複数の領域を有する空孔形成剤含有膜を形成する工程（ａ）と、空孔形成剤含有膜に熱処理、紫外線照射又は電子線照射を行って、空孔形成剤含有膜から空孔形成剤を除去して空孔を形成することにより、炭素濃度、空孔占有率及び酸素濃度がそれぞれ異なる複数の領域を有する多孔質絶縁膜を形成する工程（ｂ）とを備え、工程（ａ）は、前駆体、空孔形成剤及び酸化剤を第１の流量で流す第１の期間と、第１の期間の後に、前駆体の流量に対する空孔形成剤の流量を減少させる第２の期間と、第２の期間の後に、前駆体の流量に対する空孔形成剤の流量の減少を停止し、前駆体、空孔形成剤及び酸化剤を第２の流量で流す第３の期間と、第３の期間の後に、前駆体の流量に対する酸化剤の流量を増大させる第４の期間と、第４の期間の後に、前駆体、空孔形成剤及び酸化剤を第３の流量で流す第５の期間とを含む。

本発明に係る半導体装置の製造方法によると、前駆体の流量が大きく且つ空孔形成剤の流量が小さい第３の期間と、その後の、前駆体の流量が小さく且つ酸化剤の流量の大きい第５の期間を含むため、プラズマダメージ等を与えることなくＣＭＰストッパ膜として機能する領域を含む多孔質絶縁膜を形成することができる。このため、形成された多孔質絶縁膜に配線を形成する場合、比誘電率の上昇や配線同士の間のリークを抑制することができて、高歩留まり且つ高信頼性且つ高性能な半導体装置を得ることができる。

本発明に係る半導体装置の製造方法において、多孔質絶縁膜は、空孔占有率が相対的に高く且つ炭素濃度が相対的に低い第１の領域と、空孔占有率が第１の領域よりも低く且つ炭素濃度が第１の領域よりも高い第２の領域と、炭素濃度が第１の領域よりも低く且つ酸素濃度が第１の領域よりも高い第３の領域と、第１の領域と第２の領域との間に介在し、且つ、空孔占有率及び炭素濃度が基板面に対して垂直方向に連続的に変化する第１の遷移領域と、第２の領域と第３の領域の間に介在し、且つ、炭素濃度及び酸素濃度が基板面に対して垂直方向に連続的に変化する第２の遷移領域とを有することが好ましい。

この場合、多孔質絶縁膜において、第１の領域における空孔占有率は１５％以上且つ３５％以下であり、炭素濃度は１５％以上且つ３５％以下であり、第２の領域における空孔占有率は０％以上且つ２５％以下であり、炭素濃度は２５％以上且つ５０％以下であり、酸素濃度は１５％以上且つ３５％以下であり、第３の領域における炭素濃度は０％以上且つ２５％以下であり、酸素濃度は３５％以上且つ５５％以下であることが好ましい。

本発明に係る半導体装置の製造方法において、多孔質絶縁膜の比誘電率は２．２以上且つ２．７以下であることが好ましい。

本発明に係る半導体装置の製造方法において、多孔質絶縁膜は、炭素含有酸化シリコン膜からなっていてもよい。

本発明に係る半導体装置の製造方法において、第２の領域は、第１の領域よりも上に形成されていることが好ましい。

本発明に係る半導体装置の製造方法は、多孔質絶縁膜に配線部を形成する工程（ｃ）をさらに備え、配線部は、多孔質絶縁膜の第１の領域、第２の領域、第１の遷移領域及び第２の遷移領域に形成されていてもよい。

本発明に係る半導体装置の製造方法において、多孔質絶縁膜は、その内部に界面を有さないことが好ましい。

本発明に係る半導体装置の製造方法において、第１の領域における空孔の最大径は、１．０ｎｍ以上且つ２．０ｎｍ以下であり、第２の領域における空孔の最大径は、１．０ｎｍ以下であることが好ましい。

本発明に係る半導体装置の製造方法において、多孔質絶縁膜に対して化学機械研磨法により研磨する場合に、研磨レートが第２の領域よりも第２の遷移領域のほうが大きく且つ第２の遷移領域よりも第３の領域のほうが大きいことが好ましい。

本発明に係る半導体装置は、半導体基板の上に形成され、空孔を含む第１の領域及び第２の領域を有する多孔質絶縁膜である第１の絶縁膜と、第１の絶縁膜の上に形成された第２の絶縁膜と、第１の絶縁膜に形成された複数の第１の配線と、第２の絶縁膜に形成された複数の第２の配線とを備え、第１の絶縁膜において、第２の領域は、第１の領域よりも空孔占有率が低く且つ炭素濃度が高い。

本発明に係る半導体装置において、第１の絶縁膜の比誘電率は、第２の絶縁膜の比誘電率よりも低いことが好ましい。

このようにすると、半導体装置の下層の絶縁膜の比誘電率が低いため、半導体装置の高速動作化及び低消費電力化を実現できる。また、上層の配線においては、配線幅及び配線分離幅が下層の配線よりも大きいため、配線のＲＣ遅延がほとんど問題とならないので、上層の絶縁膜として比誘電率が相対的に高い絶縁膜を用いている。これにより、上層の絶縁膜に対しては、コストを低減することができる。

本発明に係る半導体装置において、第２の絶縁膜の膜強度は、第１の絶縁膜の膜強度よりも高いことが好ましい。

このようにすると、半導体装置の組立て耐性がより向上する。

本発明に係る半導体装置において、複数の第１の配線における配線同士の間隔は、複数の第２の配線における配線同士の間隔よりも小さいことが好ましい。

このようにすると、配線同士の間隔が小さくなるように配線が形成されている層間絶縁膜に、比誘電率が低い絶縁膜を用いることとなるため、半導体装置を高速動作化及び低消費電力化させることができる。

本発明に係る半導体装置において、第１の絶縁膜は、炭素含有酸化シリコン膜からなっていてもよい。

本発明に係る半導体装置において、第２の絶縁膜は、酸化シリコン膜又は炭素含有酸化シリコン膜であってもよい。

本発明に係る半導体装置及びその製造方法によると、多孔質絶縁膜にダメージを与えることなくＣＭＰストッパ膜を形成することができるため、ＣＭＰ法による加工制御性を向上させて配線抵抗のばらつきを低減すると共に、比誘電率の上昇及び配線同士のショートの発生を抑制することができる。

本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）は本発明の一実施形態における多孔質絶縁膜を示す断面図であり、（ｂ）は本発明の一実施形態における多孔質絶縁膜の成膜タイムチャートを示すグラフである。

本発明の一実施形態に係る半導体装置について、図１を参照しながら説明する。本実施形態において用いている材料及び数値は好ましい例を例示するに過ぎず、この形態に限定されない。また、本発明の思想の範囲を逸脱しない範囲において、適宜変更は可能である。

図１に示すように、本発明の一実施形態に係る半導体装置は、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、第１構造、第２構造、第３構造及び第４構造が順次形成された４層構造を採る。第１構造において、半導体基板の上に第１の層間絶縁膜１０１が形成され、第１の層間絶縁膜１０１には、バリア膜１０３及び銅膜１０４からなる第１の配線１０５が形成されている。

また、第２構造において、第１の層間絶縁膜１０１及び第１の配線１０５の上に第１のライナ膜１０６が形成され、第１のライナ膜１０６の上には、第１の領域１０７ａ及び第２の領域１０７ｂを有する第２の層間絶縁膜１０７が形成されている。ここで、第２の層間絶縁膜１０７を形成する際に、第２の領域１０７ｂの上に犠牲膜として機能する第３の領域を形成することにより、第２の層間絶縁膜１０７の上に膜を形成する際に発生するプラズマ等から第１の領域１０７ａ及び第２の領域１０７ｂを保護することができる。このため、第２の層間絶縁膜１０７はプラズマダメージ等を受けていない。第２の層間絶縁膜１０７の上部には、バリア膜１１１及び銅膜１１２からなる第２の配線１１３が形成されている。第２の層間絶縁膜１０７の下部及び第１のライナ膜１０６には、バリア膜１１１及び銅膜１１２からなり、第１の配線１０５と第２の配線１１３とを接続する第１のビア１１４が形成されている。

第２構造の上に形成された第３構造は、実質的に第２構造と同一の構造である。第３構造において、第２の層間絶縁膜１０７及び第２の配線１１３の上に第２のライナ膜１１５が形成され、第２のライナ膜１１５の上には、第１の領域１１６ａ及び第２の領域１１６ｂを有する第３の層間絶縁膜１１６が形成されている。ここで、第３の層間絶縁膜１１６は、第２の層間絶縁膜１０７と同様に、プラズマダメージ等を受けていない。第３の層間絶縁膜１１６の上部には、バリア膜１１７及び銅膜１１８からなる第３の配線１１９が形成されている。第３の層間絶縁膜１１６の下部及び第２のライナ膜１１５には、バリア膜１１７及び銅膜１１８からなり、第２の配線１１３と第３の配線１１９とを接続する第２のビア１２０が形成されている。

また、第４構造において、第３の層間絶縁膜１１６及び第３の配線１１９の上に第３のライナ膜１２１が形成され、第３のライナ膜１２１の上には、第４の層間絶縁膜１２２が形成されている。第４の層間絶縁膜１２２の上部には、バリア膜１２６及び銅膜１２７からなる第４の配線１２８が形成されている。第４の層間絶縁膜１２２の下部及び第３のライナ膜１２１には、バリア膜１２６及び銅膜１２７からなり、第３の配線１１９と第４の配線１２８とを接続する第３のビア１２９が形成されている。

ここで、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６は、第４の層間絶縁膜１２２よりも比誘電率が低い絶縁膜を用いている。具体的には、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６は、空孔を多数有する絶縁膜であり、空孔形成材（ポロジェン）を含ませた炭素含有酸化シリコン（ＳｉＯＣ）膜から空孔形成材を脱離させることによって形成された絶縁膜（第１の絶縁膜）である。なお、ＳｉＯＣ膜とは酸化シリコン（ＳｉＯ_２）膜にメチル（ＣＨ_３）基等のアルキル基を含む膜のことを総称している。

本発明の一実施形態に係る半導体装置によると、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６において、それぞれの第１の領域１０７ａ、１１６ａは空孔占有率が相対的に高く且つ炭素濃度が相対的に低い。一方、これらの上層の第２の領域１０７ｂ、１１６ｂは、第１の領域１０７ａ、１１６ａよりも空孔占有率が低く且つ炭素濃度が高い。このため、第１の領域１０７ａ、１１６ａは比誘電率が低く、且つ、第２の領域１０７ｂ、１１６ｂは研磨レートが低く、ＣＭＰストッパ膜として機能するので、ＲＣ遅延を低減できると共に、配線の高さのばらつきを防ぐことができる。さらに、前記の通り、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６は、プラズマダメージを受けないため、配線同士のショート等によるデバイス特性の劣化を防ぐことができる。

また、第４の層間絶縁膜１２２は、ＳｉＯ_２膜又は空孔形成材を有していないＳｉＯＣから形成された絶縁膜（第２の絶縁膜）である。従って、第４の層間絶縁膜１２２は、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６よりも比誘電率及び膜強度が高い。ここで、第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６の比誘電率は、約２．２以上且つ２．７以下であり、空孔径は、約０．６ｎｍ〜２．０ｎｍであり、弾性率は、約５ＧＰａ〜１０ＧＰａである。一方、第４の層間絶縁膜１２２の比誘電率は２．７よりも高い。

本実施形態において、高速動作及び低消費電力を実現する必要性が高い下層の層間絶縁膜に比誘電率が低い絶縁膜を用いている。また、高速動作及び低消費電力の必要性が低い上層の層間絶縁膜には、比誘電率が相対的に高い絶縁膜を用いている。このような構成とすることによって、上層の層間絶縁膜に対して、低誘電率化のためのコストを低減することができる。

また、比誘電率が低い第２の層間絶縁膜１０７及び第３の層間絶縁膜１１６に形成された第２の配線１１３同士の間の距離及び第３の配線１１９同士の間の距離は、第４の層間絶縁膜１２２に形成された第４の配線１２８同士の間の距離と比較して小さくなっている。配線同士の間の距離が小さい方が、配線同士の間の誘電率を低減する必要性が高いためである。

本実施形態において、第２構造と同様の構造は、第２構造及び第３構造の２層の積層構造を図示して説明したが、３層以上の積層構造でも構わない。また、その上層の第４構造は、１層の構造を図示して説明したが、２層以上の積層構造でも構わない。

なお、第１の層間絶縁膜１０１は、膜厚が約１００ｎｍのＳｉＯＣからなる絶縁膜であることが好ましく、第１のライナ膜１０６は、膜厚が約２０ｎｍの酸素含有炭化シリコン（ＳｉＣＯ）と膜厚が２０ｎｍの窒素含有炭化シリコン（ＳｉＣＮ）との積層膜からなる絶縁膜であることが好ましい。また、第２の層間絶縁膜１０７の膜厚は、約１５０ｎｍであることが好ましく、第３のライナ膜１２１は、膜厚が約４０ｎｍのＳｉＣＮからなる絶縁膜であることが好ましい。また、バリア膜は、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜若しくはルテニウム（Ｒｕ）膜又はこれらの窒化膜若しくは合金等の単層膜又はこれらの積層膜を用いることが好ましく、銅膜は、銅、（Ｃｕ）、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いることが好ましい。

次に、本発明の一実施形態に係る半導体装置の製造方法について図２〜図４を参照しながら説明する。なお、図２及び図３においては、後に説明する第１の遷移領域１３０ａ及び第２の遷移領域１３０ｂは省略している。

まず、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、例えば化学気相成長（ＣＶＤ）法により、膜厚が約１００ｎｍのＳｉＯＣからなる第１の層間絶縁膜１０１を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０１に、複数の第１の配線形成用溝１０２を形成する。

次に、図２（ｂ）に示すように、スパッタ法及びめっき法により、第１の層間絶縁膜１０１の上に第１の配線形成用溝１０２を埋め込むように、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜であるバリア膜１０３及び銅膜１０４を順次形成する。なお、本実施形態においては、バリア膜１０３にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜若しくはＲｕ膜又はこれらの窒化膜若しくは合金等の単層膜又は積層膜を用いてもよい。また、第１の配線形成用溝１０２に埋め込む導電膜にＣｕを用いたが、Ｃｕに限らず、Ａｇ、Ａｌ又はこれらの合金等を用いてもよい。

次に、図２（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、第１の層間絶縁膜１０１が露出するまで、バリア膜１０３及び銅膜１０４を除去する。これにより、第１の配線形成用溝１０２に、バリア膜１０３と銅膜１０４とからなる第１の配線１０５を形成する。

次に、図２（ｄ）に示すように、第１の層間絶縁膜１０１及び第１の配線１０５の上に、例えばＣＶＤ法により、膜厚が約２０ｎｍのＳｉＣＯ膜と膜厚が約２０ｎｍのＳｉＣＮ膜との積層膜である第１のライナ膜１０６を形成する。

次に、図２（ｅ）に示すように、第１のライナ膜１０６の上に、ＣＶＤ法により、空孔形成材を含む膜厚が約２００ｎｍＳｉＯＣ膜を形成し、形成したＳｉＯＣ膜に紫外線（ＵＶ）を照射する。ここで、ＵＶ照射ではなく、熱処理又は電子線照射を行ってもよい。これにより、ＳｉＯＣ膜中の空孔形成剤を脱離させてＳｉＯＣ膜に空孔を形成させることによって、第２の層間絶縁膜１０７を形成する。第２の層間絶縁膜１０７は、炭素濃度、酸素濃度及び空孔占有率がそれぞれ異なる第１の領域１０７ａ、第２の領域１０７ｂ及び第３の領域１０７ｃを有している。

ここで、第２の層間絶縁膜１０７の詳細な成膜方法について説明する。図４（ａ）に示すように、第２の層間絶縁膜１０７は下層から第１の領域１０７ａ、第２の領域１０７ｂ及び第３の領域１０７ｃを含んでいる。さらに、第１の領域１０７ａと第２の領域１０７ｂとの間には第１の遷移領域１３０ａを有し、第２の領域１０７ｂと第３の領域１０７ｃとの間には第２の遷移領域１３０ｂを有する。

これらの領域の形成方法は、図４（ｂ）に示すように、まず、膜の骨格となる前駆体（プリカーサ）と空孔形成材との流量比（＝空孔形成材／プリカーサ）が１．５〜２．０であり、プリカーサと酸化剤との流量比（＝酸化剤／プリカーサ）が０．２〜０．５であるガス条件において、高周波電力５００Ｗ〜１０００Ｗを印加する（Ｔ１）。さらに、この状態を所定の時間（Ｔ１からＴ２まで）維持することにより、空孔占有率が相対的に高く且つ炭素濃度が相対的に低い、厚さが約１２０ｎｍの第１の領域１０７ａを形成する。続いて、プリカーサと空孔形成材との流量比（＝空孔形成材／プリカーサ）が１．５以下であり、プリカーサと酸化剤との流量比（＝酸化剤／プリカーサ）が０．２〜０．５であるガス条件に、一定時間（Ｔ２からＴ３まで）かけて変更し（例えば、プリカーサの流量を連続的に増大し且つ空孔形成剤の流量を連続的に減少する。その後、プリカーサの流量の連続的な増大と空孔形成剤の流量の連続的な減少とを停止する。）、この状態を所定の時間（Ｔ３からＴ４まで）維持する。これにより、空孔占有率が第１の領域１０７ａよりも低く且つ炭素濃度が第１の領域１０７ａよりも高い、厚さが約３０ｎｍの第２の領域１０７ｂ（Ｔ３からＴ４まで）を形成し、第１の領域１０７ａと第２の領域１０７ｂとの間に介在し、厚さが約１０ｎｍの第１の遷移領域１３０ａ（Ｔ２からＴ３まで）を形成する。続いて、プリカーサと空孔形成材との流量比（＝空孔形成材／プリカーサ）が１．５以下であり、プリカーサと酸化剤との流量比（＝酸化剤／プリカーサ）が０．５以上であるガス条件に、一定時間（Ｔ４からＴ５まで）かけて変更し（例えば、プリカーサの流量を連続的に減少し且つ酸化剤の流量を連続的に増大する。その後、プリカーサの流量の連続的な減少と酸化剤の流量の連続的な増大とを停止する。）、この状態を所定の時間（Ｔ５からＴ６まで）維持する。これにより、炭素濃度が第１の領域１０７ａよりも低く且つ酸素濃度が第２の領域１０７ｂよりも高い、厚さが約３０ｎｍの第３の領域１０７ｃ（Ｔ５からＴ６まで）を形成し、第２の領域１０７ｂと第３の領域１０７ｃとの間に介在し、厚さが約１０ｎｍの第２の遷移領域１３０ｂ（Ｔ４からＴ５まで）を形成する。ここで、プリカーサとしては、ジエトキシメチルシラン（ＤＥＭＳ）を用いることが好ましく、空孔形成材としては、αテルピネンを用いることが好ましく、酸化剤として酸素（Ｏ_２）を用いることが好ましい。ただし、前述した材料に限定されない。なお、第１の領域１０７ａ、第２の領域１０７ｂ及び第３の領域１０７ｃの形成に関して、前述したガス流量比の範囲においては可変であるため、空孔占有率、炭素濃度及び酸素濃度が一定となる必要はない。このように第２の領域１０７ｂの炭素濃度を高くすることにより、研磨レートを他の領域に比べて低下させることができる。さらに、第３の領域１０７ｃにおいて、炭素濃度を第１の領域よりも低く、酸素濃度を第２の領域１０７ｂよりも高くすることによって研磨レートをより大きくすることができるため、第２の領域１０７ｂ及び第２の遷移領域１３０ｂは、ＣＭＰストッパ膜として機能する。すなわち、第２の領域１０７ｂの研磨レートよりも第２の遷移領域１３０ｂの研磨レートの方が大きく、第２の遷移領域１３０ｂの研磨レートよりも第３の領域１０７ｃの研磨レートの方が大きい。また、ＣＭＰストッパ膜として機能する第２の領域１０７ｂは、炭素濃度のみを高くすると、膜強度が低下するため、ＣＭＰによるスクラッチが新たな問題として生じるが、本実施形態のように、空孔占有率を小さくすることにより膜強度を増大させているため、ＣＭＰストッパ膜として機能させることが可能となる。

また、第２の層間絶縁膜１０７の比誘電率は約２．２以上且つ２．７以下であり、弾性率は約５ＧＰａ以上且つ１０ＧＰａ以下である。また、第１の領域１０７ａにおける空孔占有率は１５％以上且つ３５％以下であり、炭素濃度は１５％以上且つ３５％以下であり、空孔の最大径は１．０ｎｍ以上且つ２．０ｎｍ以下であり、比誘電率は約２．２以上且つ２．５以下であり、膜硬度は５ＧＰａ以上且つ８ＧＰａ以下である。また、第２の領域１０７ｂにおける空孔占有率は０％以上且つ２５％以下であり、炭素濃度は２５％以上且つ５０％以下であり、酸素濃度は１５％以上且つ３５％以下であり、空孔の最大径は１．０ｎｍ以下であり、比誘電率は２．４以上且つ２．７以下であり、膜硬度は７ＧＰａ以上且つ１０ＧＰａ以下である。ただし、前記の範囲であっても空孔占有率は第１の領域１０７ａよりも低く、炭素濃度は第１の領域１０７ａよりも高い。また、第３の領域１０７ｃにおける空孔占有率は０％以上且つ２５％以下であり、炭素濃度は０％以上且つ２５％以下であり、酸素濃度は３５％以上且つ５５％以下であり、空孔の最大径は１．０ｎｍ以下であり、比誘電率は２．４以上且つ２．７以下であり、膜硬度は７ＧＰａ以上且つ１０ＧＰａ以下である。ただし、前記の範囲であっても炭素濃度は第１の領域１０７ａよりも低く、酸素濃度は第２の領域１０７ｂよりも高い。

その後、図２（ｆ）に示すように、第２の層間絶縁膜１０７の上に、ＣＶＤ法等により膜厚が約３０ｎｍのＳｉＯ_２からなる第１の犠牲膜１０８を形成する。ここで、第１の犠牲膜１０８を形成する際に発生するプラズマ等によって、第２の層間絶縁膜１０７の第１の領域１０７ａ及び第２の領域１０７ｂがダメージを受けることを、最上層の第３の領域１０７ｃにより防ぐことができる。第１の犠牲膜１０８は、比誘電率が約２．７以上のＳｉＯＣからなる絶縁膜を用いてもよいし、その積層膜でもよい。さらに、第１の犠牲膜１０８は、加工時のハードマスクとして用いる場合、ＳｉＯ_２又はＳｉＯＣからなる絶縁膜の上に、ＴｉＮ及びＴａＮ等からなる金属膜を積層した膜を用いてもよい。このように第２の層間絶縁膜１０７の上に第１の犠牲膜１０８を形成することにより、その後のエッチング及びアッシング工程においてプラズマが発する光が第２の層間絶縁膜１０７を改質することを抑制することができる。

次に、図２（ｇ）に示すように、リソグラフィー法及びドライエッチング法により、第２の層間絶縁膜１０７及び第１の犠牲膜１０８に複数の第２の配線形成用溝１０９を形成する。続いて、リソグラフィー法及びドライエッチング法により、第２の配線形成用溝１０９の下に第１のライナ膜１０６及び第２の層間絶縁膜１０７を貫通して、第１の配線１０５を露出する第１のビア形成用ホール１１０を形成する。

次に、図２（ｈ）に示すように、スパッタ法及びめっき法により、第１の犠牲膜１０８の上に、第２の配線形成用溝１０９及び第１のビア形成用ホール１１０を埋め込むように、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜であるバリア膜１１１及び銅膜１１２を順次形成する。なお、本実施形態においては、バリア膜１１１にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜若しくはＲｕ膜又はこれらの窒化膜若しくは合金等の単層膜又は積層膜を用いてもよい。また、第２の配線形成用溝１０９と第１のビア形成用ホール１１０に埋め込む導電膜にＣｕを用いたが、Ｃｕに限られず、Ａｇ、Ａｌ又はこれらの合金等を用いてもよい。

次に、図２（ｉ）に示すように、ＣＭＰ法により、第２の層間絶縁膜１０７を露出するまでバリア膜１１１、銅膜１１２及び第１の犠牲膜１０８を除去し、さらに第２の層間絶縁膜１０７を約５０ｎｍ研磨する。これにより、第２の配線形成用溝１０９及び第１のビア形成用ホール１１０に、バリア膜１１１と銅膜１１２とからなる第２の配線１１３及び第１のビア１１４をそれぞれ形成する。このとき、第２の層間絶縁膜１０７を約５０ｎｍ研磨することにより、第２の領域１０７ｂが露出し、ＣＭＰストッパ膜として機能する。また、第３の領域１０７ｃを除去することによって、第２の層間絶縁膜１０７のうちのダメージを受けている領域が除去される。すなわち、加工制御性が向上して配線の高さ及び配線抵抗のばらつきを低減することができると共に、配線同士のショート等を防ぐことができる。また、このときのＣＭＰ処理において、部分的に第２の遷移領域１３０ｂ及び第３の領域１０７ｃが残っていた場合でも、ＣＭＰ処理による配線の高さのばらつきを抑制することができる。さらに、第２の層間絶縁膜１０７の各領域は、連続的に形成されているため、第２の層間絶縁膜１０７の内部に界面を有さないので、界面における膜の剥がれ及び配線同士の間のリークの発生を抑制できる。

この後、図２（ｄ）〜図２（ｉ）に示す工程を繰り返すことにより、第２の層間絶縁膜１０７及び第２の配線１１３の上に、第２のライナ膜１１５並びに第１の領域１１６ａ及び第２の領域１１６ｂを有する第３の層間絶縁膜１１６を形成する。さらに、第３の層間絶縁膜１１６の上部にバリア膜１１７及び銅膜１１８からなる第３の配線１１９を形成し、第２の配線１１３と第３の配線１１９を接続し、バリア膜１１７及び銅膜１１８からなる第２のビア１２０を形成して、図３（ａ）に示す３層の配線構造が形成される。

次に、図３（ｂ）に示すように、第３の層間絶縁膜１１６及び第３の配線１１９の上に、例えばＣＶＤ法により、膜厚が約４０ｎｍのＳｉＣＮからなる第３のライナ膜１２１、膜厚が約４００ｎｍのＳｉＯＣからなる第４の層間絶縁膜１２２及び膜厚が約１００ｎｍのＳｉＯ_２からなる第２の犠牲膜１２３を順次形成する。なお、第３のライナ膜１２１には、ＳｉＣＮからなる膜を用いたが、窒化シリコン（ＳｉＮ）からなる膜を用いてもよい。また、ＳｉＯＣからなる第４の層間絶縁膜１２２は、比誘電率が約２．７以上のＳｉＯＣ膜を用いるのが良い。

次に、図３（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜１２２及び第２の犠牲膜１２３に第４の配線形成用溝１２４を形成する。続いて、リソグラフィー法及びドライエッチング法により、第３のライナ膜１２１及び第４の層間絶縁膜１２２に、第３の配線１１９を露出する第３のビア形成用ホール１２５を形成する。

次に、図３（ｄ）に示すように、スパッタ法及びめっき法により、第２の犠牲膜１２３の上に、第４の配線形成用溝１２４及び第３のビア形成用ホール１２５を埋め込むように、ＴａとＴａＮとの積層膜であるバリア膜１２６及び銅膜１２７を順次堆積する。なお、本実施形態においては、バリア膜１２６にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜若しくはＲｕ膜又はこれらの窒化膜若しくは合金等の単層膜又は積層膜を用いてもよい。また、第４の配線形成用溝１２４と第３のビア形成用ホール１２５に埋め込む導電膜にＣｕを用いたが、Ｃｕに限られず、Ａｇ、Ａｌ又はこれらの合金等を用いてもよい。

次に、図３（ｅ）に示すように、ＣＭＰ法により、第４の層間絶縁膜１２２を露出するまでバリア膜１２６、銅膜１２７及び第２の犠牲膜１２３を除去し、さらに第４の層間絶縁膜１２２を約２０ｎｍ研磨する。これにより、第４の配線形成用溝１２４及び第３のビア形成用ホール１２５にバリア膜１２６と銅膜１２７とからなる第４の配線１２８及び第３のビア１２９をそれぞれ形成する。

ここで、図３（ｅ）に示す４層構造のうち、中２層における配線には、高速動作や低消費電力を実現するために比誘電率が低い層間絶縁膜が求められるが、これよりも上層の配線においては、電力を安定に供給できる配線であればよく、比誘電率の低い層間絶縁膜を用いなくてもよい。なお、本実施形態においては、４層構造のうちの中２層に比誘電率の低い層間絶縁膜を用いたが、半導体デバイスの要求仕様により変動する。

本発明の一実施形態に係る半導体装置の製造方法によると、ＣＭＰ法による加工制御性が向上して配線の高さ及び配線抵抗のばらつきを低減することができると共に、配線同士のショート等を防ぐことができる。

本発明に係る半導体装置及びその製造方法は、ＣＭＰ法による加工制御性を向上させて配線抵抗のばらつきを低減すると共に、比誘電率の上昇及び配線同士のショートの発生を抑制することができ、特に、空孔を含む層間絶縁膜を備える半導体装置及びその製造方法等に有用である。

１０１ 第１の層間絶縁膜
１０２ 第１の配線形成用溝
１０３ バリア膜
１０４ 銅膜
１０５ 第１の配線
１０６ 第１のライナ膜
１０７ 第２の層間絶縁膜
１０７ａ 第１の領域
１０７ｂ 第２の領域
１０７ｃ 第３の領域
１０８ 第１の犠牲膜
１０９ 第２の配線形成用溝
１１０ 第１のビア形成用ホール
１１１ バリア膜
１１２ 銅膜
１１３ 第２の配線
１１４ 第１のビア
１１５ 第２のライナ膜
１１６ 第３の層間絶縁膜
１１６ａ 第１の領域
１１６ｂ 第２の領域
１１７ バリア膜
１１８ 銅膜
１１９ 第３の配線
１２０ 第２のビア
１２１ 第３のライナ膜
１２２ 第４の層間絶縁膜
１２３ 第２の犠牲膜
１２４ 第４の配線形成用
１２５ 第３のビア形成用ホール
１２６ バリア膜
１２７ 銅膜
１２８ 第４の配線
１２９ 第３のビア
１３０ａ 第１の遷移領域
１３０ｂ 第２の遷移領域

Claims (16)

1. 半導体基板の上に、炭素を含む膜の骨格となる前駆体、空孔形成剤及び酸化剤の流量を時間的に変化させる化学気相成長法により、炭素濃度、空孔形成剤の濃度及び酸素濃度がそれぞれ異なる複数の領域を有する空孔形成剤含有膜を形成する工程（ａ）と、
   前記空孔形成剤含有膜に熱処理、紫外線照射又は電子線照射を行って、前記空孔形成剤含有膜から前記空孔形成剤を除去して空孔を形成することにより、炭素濃度、空孔占有率及び酸素濃度がそれぞれ異なる複数の領域を有する多孔質絶縁膜を形成する工程（ｂ）とを備え、
   前記工程（ａ）は、前記前駆体、空孔形成剤及び酸化剤を第１の流量で流す第１の期間と、
   前記第１の期間の後に、前記前駆体の流量に対する前記空孔形成剤の流量を減少させる第２の期間と、
   前記第２の期間の後に、前記前駆体の流量に対する前記空孔形成剤の流量の減少を停止し、前記前駆体、空孔形成剤及び酸化剤を第２の流量で流す第３の期間と、
   前記第３の期間の後に、前記前駆体の流量に対する前記酸化剤の流量を増大させる第４の期間と、
   前記第４の期間の後に、前記前駆体、空孔形成剤及び酸化剤を第３の流量で流す第５の期間とを含むことを特徴とする半導体装置の製造方法。
2. 前記多孔質絶縁膜は、空孔占有率が相対的に高く且つ炭素濃度が相対的に低い第１の領域と、
   空孔占有率が前記第１の領域よりも低く且つ炭素濃度が前記第１の領域よりも高い第２の領域と、
   炭素濃度が前記第１の領域よりも低く且つ酸素濃度が前記第２の領域よりも高い第３の領域と、
   前記第１の領域と前記第２の領域との間に介在し、且つ、空孔占有率及び炭素濃度が基板面に対して垂直方向に連続的に変化する第１の遷移領域と、
   前記第２の領域と前記第３の領域との間に介在し、且つ、炭素濃度及び酸素濃度が基板面に対して垂直方向に連続的に変化する第２の遷移領域とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記多孔質絶縁膜において、前記第１の領域における空孔占有率は１５％以上且つ３５％以下であり、炭素濃度は１５％以上且つ３５％以下であり、
   前記第２の領域における空孔占有率は０％以上且つ２５％以下であり、炭素濃度は２５％以上且つ５０％以下であり、酸素濃度は１５％以上且つ３５％以下であり、
   前記第３の領域における炭素濃度は０％以上且つ２５％以下であり、酸素濃度は３５％以上且つ５５％以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記多孔質絶縁膜の比誘電率は２．２以上且つ２．７以下であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
5. 前記多孔質絶縁膜は、炭素含有酸化シリコン膜からなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。
6. 前記第２の領域は、前記第１の領域よりも上に形成されていることを特徴とする請求項２〜５のうちのいずれか１項に記載の半導体装置の製造方法。
7. 前記多孔質絶縁膜に配線部を形成する工程（ｃ）をさらに備え、
   前記配線部は、前記多孔質絶縁膜の前記第１の領域、第２の領域、第１の遷移領域及び第２の遷移領域に形成されていることを特徴とする請求項２〜６のうちのいずれか１項に記載の半導体装置の製造方法。
8. 前記多孔質絶縁膜は、その内部に界面を有さないことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法。
9. 前記第１の領域における空孔の最大径は、１．０ｎｍ以上且つ２．０ｎｍ以下であり、
   前記第２の領域における空孔の最大径は、１．０ｎｍ以下であることを特徴とする請求項２〜８のうちのいずれか１項に記載の半導体装置の製造方法。
10. 前記多孔質絶縁膜に対して化学機械研磨法により研磨する場合に、研磨レートが前記第２の領域よりも前記第２の遷移領域のほうが大きく且つ前記第２の遷移領域よりも前記第３の領域のほうが大きいことを特徴とする請求項２〜９のうちのいずれか１項に記載の半導体装置の製造方法。
11. 半導体基板の上に形成され、空孔を含む第１の領域及び第２の領域を有する多孔質絶縁膜である第１の絶縁膜と、
    前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第１の絶縁膜に形成された複数の第１の配線と、
    前記第２の絶縁膜に形成された複数の第２の配線とを備え、
    前記第１の絶縁膜において、前記第２の領域は、前記第１の領域よりも空孔占有率が低く且つ炭素濃度が高いことを特徴とする半導体装置。
12. 前記第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率よりも低いことを特徴とする請求項１１に記載の半導体装置。
13. 前記第２の絶縁膜の膜強度は、前記第１の絶縁膜の膜強度よりも高いことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記複数の第１の配線における配線同士の間隔は、前記複数の第２の配線における配線同士の間隔よりも小さいことを特徴とする請求項１１〜１３のうちのいずれか１項に記載の半導体装置。
15. 前記第１の絶縁膜は、炭素含有酸化シリコン膜からなることを特徴とする請求項１１〜１４のうちのいずれか１項に記載の半導体装置。
16. 前記第２の絶縁膜は、酸化シリコン膜又は炭素含有酸化シリコン膜であることを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置。

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