TW201706455A - 具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法 - Google Patents

具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法 Download PDF

Info

Publication number
TW201706455A
TW201706455A TW105107297A TW105107297A TW201706455A TW 201706455 A TW201706455 A TW 201706455A TW 105107297 A TW105107297 A TW 105107297A TW 105107297 A TW105107297 A TW 105107297A TW 201706455 A TW201706455 A TW 201706455A
Authority
TW
Taiwan
Prior art keywords
graphene
copper
layer
copper interconnect
coating
Prior art date
Application number
TW105107297A
Other languages
English (en)
Inventor
趙炳珍
尹星畯
央錫 尹
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201706455A publication Critical patent/TW201706455A/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/285—Permanent coating compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0753—Insulation
    • H05K2201/0761—Insulation resistance, e.g. of the surface of the PCB between the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0753—Insulation
    • H05K2201/0769—Anti metal-migration, e.g. avoiding tin whisker growth
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09—Treatments involving charged particles
    • H05K2203/095—Plasma, e.g. for treating a substrate to improve adhesion with a conductor or for cleaning holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1333—Deposition techniques, e.g. coating
    • H05K2203/1361—Coating by immersion in coating bath
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1333—Deposition techniques, e.g. coating
    • H05K2203/1366—Spraying coating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本說明書所揭露的係為具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法，其中具有數奈米以下之厚度的覆蓋層可抑制精細銅內連線的電遷移效應。特別地，使石墨烯表面官能基化以具有能夠與銅原子化學性地交互作用的官能基，從而將其使用作為覆蓋層，藉此，藉由僅使用薄如數奈米以下的覆蓋層而透過與官能基的化學性交互作用以使銅原子難以移動，有效地抑制銅內連線的電遷移效應。

Description

具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法
此申請案係為申請於2015年3月10日，發明名稱為「Copper Interconnect Device Including Surface Functionalized Graphene Capping Layer and Fabrication Method Thereof」的韓國專利申請案第10-2015-0033110號之延續申請案，該申請案整體併入本說明書中以供參照。
本發明係關於具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法。
銅(Cu)具有低電阻，其替代習知使用的鋁(Al)，作為電子裝置(例如半導體、顯示器等)之內連線材料而被廣泛使用。
同時，由於銅內連線的可靠性可能會因電遷移效應而隨著其線寬的減少而下降，因此銅內連線係有問題的。電遷移效應指涉由於當電流在金屬內連線中流動時電子動量轉移至金屬原子，而金屬原子遷移出其原本之晶體結構的現象。在電遷移效應變得嚴重的情況下，在內連線之陰極中可能形成空的空間(亦即孔隙)，因此增加金屬內連線的電阻。在嚴重的情況下，可能會造成斷路，且金屬原子可能會累積在內連線的陽極上而因此形成突出部，非期望地使內連線短路。
電遷移效應主要發生在金屬內連線的晶界或表面，在該處，由於用於金屬原子之遷移的低活化能量所致，金屬原子因此可被輕易移動。由於現有的鋁內連線包含存在於其表面上之穩定的氧化鋁(Al2 O3 )，因此電遷移效應主要發生在晶界，而非表面。相較之下，銅內連線主要在其表面上遭受電遷移效應，此可歸因於不存在穩定之表面氧化物層。
為了抑制銅內連線之電遷移效應的目標，主要利用在內連線表面上沉積由鈷(Co)或磷化鎢鈷(CoWP)所製成的覆蓋層。然而，隨著銅內連線之寬度減少至數十奈米以下，覆蓋層之厚度會降低，使得難以使用習知鈷覆蓋層來有效抑制銅內連線的電遷移效應。尤其，難以均勻形成鈷覆蓋層至低如數奈米的厚度，而故可能會造成非常不均勻之電遷移效應。因此，需要發展能夠有效地抑制精細內連線之電遷移效應的新穎覆蓋層。
本發明係因銘記上述在相關技術中所遭遇的問題而完成，因此，本發明的目的係提供包含覆蓋層之銅內連線裝置(其中甚至是具有數奈米以下之厚度的覆蓋層亦可有效地抑制銅內連線表面上的電遷移效應)，以及製造其之方法。
為了達到上述目的，本發明之態樣提供一種銅內連線裝置，包含：銅圖案層；襯墊/阻障層，其在該銅圖案層之至少部分的側表面及下表面上形成；介電層，其形成以接觸該襯墊/阻障層之至少部分的外表面；及覆蓋層，其在該銅圖案層之暴露表面上形成，其中該覆蓋層為石墨烯，該石墨烯在其表面上具有官能基。
該覆蓋層可在該襯墊/阻障層上形成，或可在該介電層上形成。
該覆蓋層可為石墨烯單層或多層，在其表面上具有官能基，或該覆蓋層係可配置以使表面官能基化之石墨烯的薄片堆疊。
該官能基可為單一官能基、或兩或更多官能基的組合。
本發明之另一態樣提供一種製造銅內連線裝置的方法，其包含下列步驟：使石墨烯表面官能基化；形成銅內連線結構；在該銅內連線結構上塗佈經表面官能基化之石墨烯；及執行熱處理，其中使該石墨烯表面官能基化的該步驟係在該石墨烯之表面上形成官能基。
使該石墨烯表面官能基化的該步驟可包含使用下列各項之至少一者以在該石墨烯之表面上形成官能基：使用化學物在該石墨烯之表面上引起化學反應、使聚合物吸附在該石墨烯之表面上、及使單體在該石墨烯之表面上聚合、及在該石墨烯之表面上執行電漿處理。
塗佈經表面官能基化之石墨烯的該步驟可包含使用含有經表面官能基化之石墨烯的塗佈溶液之旋轉塗佈法、噴霧塗佈法、或浸漬塗佈法其中至少一者，並且轉移經表面官能基化之石墨烯層。
塗佈經表面官能基化之石墨烯的該步驟可包含在該銅內連線結構之部分上選擇性地形成石墨烯，其包括：在該銅內連線結構上塗佈自組裝單層材料；塗佈經表面官能基化之石墨烯；及移除該自組裝單層材料。
依據本發明，經表面官能基化之石墨烯作為覆蓋層之使用包含該石墨烯覆蓋層表面上之官能基與銅內連線表面上之銅原子間的化學交互作用，藉此有效地抑制該銅內連線表面之電遷移效應。
以下將參照隨附之圖而提出本發明之較佳實施例的詳細說明，但本發明並不受此類實施例所限制。在本發明之實施例的說明中，相同的組成係參考使用相同名稱及相同的參考符號。並且，將省略可能會不必要地混淆本發明要旨的相關已知技術之詳細說明。
依據本發明，銅內連線之覆蓋層係由表面官能基化之石墨烯所形成，其替代習知的鈷覆蓋層。官能基係透過表面官能基化而形成於石墨烯的表面上，以與銅內連線的表面化學性地交互作用，藉此有效地抑制銅內連線表面上的電遷移效應。
石墨烯指涉二維的六方晶碳材料，且可以氧化之石墨烯、或至少部分被還原之石墨烯氧化物的形式存在。因此，在本發明中，係以包含至少部分被氧化之石墨烯、或至少部分被還原之石墨烯氧化物的較廣泛定義來理解石墨烯。
圖1a至1c依據本發明之實施例，繪示銅內連線的結構。如圖1a中所繪示，依據本發明，銅內連線結構包含銅圖案層120、形成於銅圖案層120之側表面及下表面上的襯墊/阻障層130、形成於襯墊/阻障層130之外表面上的介電層140、形成於銅圖案層120之上表面上的覆蓋層110。銅圖案層120對應裝置之內連線，且可以介電層140內之單一鑲嵌或雙重鑲嵌結構的形式來提供，如圖1a至1c所繪示。襯墊/阻障層130用以使銅圖案層120在介電層140上增長及防止銅原子的擴散，且襯墊/阻障層130可由金屬所製成，例如鉭(Ta)、鈦(Ti)、鈷(Co)、釕(Ru)、及鎢(W)，或包含此類金屬的二元以上之化合物，或可以兩或更多堆疊的層之形式來提供。較佳形成襯墊/阻障層130以覆蓋銅圖案層120之側表面及下表面，但不覆蓋銅圖案層120之上表面，然而取決於銅內連線之結構，可形成襯墊/阻障層130以覆蓋至少部分之銅圖案層。
介電層140可為用於隔絕相同層之內連線的金屬間介電層(IMD, inter-metal dielectric)，或可為用於隔絕不同層之內連線的層間介電層(ILD, inter-layer dielectric)，且可包含矽氮化物(SiNx )、矽氧化物(SiOx )、矽氮氧化物(SiOx Ny )、矽碳氮化物(SiCx Ny )、SiOF、SiOC、或其他低介電常數的介電層。介電層140可包含兩或更多層，例如，用於形成單一或雙重鑲嵌結構的鈍化層或蝕刻停止層。
覆蓋層110係形成於銅圖案層120的暴露之上表面以抑制銅內連線表面上的電遷移效應，且覆蓋層110係為表面官能基化的石墨烯層，其係藉由使石墨烯之表面官能基化而獲得，因此官能基會形成於至少部分之石墨烯表面上。就此而言，官能基可包含醚基(-O)、羥基(-OH)、環氧基(C-OC)、酮基(C=O)、羰基(＞C=O)、及羧基(COOH)，但不限於特定的官能基。在本發明中，表面官能基化的石墨烯覆蓋層可以表面官能基化之石墨烯單層或多層的形式來提供，或可包含單獨的或堆疊形式的表面官能基化之石墨烯薄片。
如圖1a中所繪示，覆蓋層110可僅在銅圖案層120的暴露上表面上形成，或可形成覆蓋層110以覆蓋銅圖案層120及襯墊/阻障層130，如圖1b中所繪示。另外，當覆蓋層110具有足夠優良的電絕緣特性時，如圖1c中所繪示，可形成該覆蓋層以覆蓋下列各者全部：銅圖案層120、襯墊/阻障層130、及介電層140。在本發明中，覆蓋層110的形成區域係不受限制，且可依據銅內連線之結構而改變，其中覆蓋層110塗佈於該銅內連線。在本發明中，較佳形成覆蓋層110，以充分覆蓋至少銅圖案層120之暴露表面，但本發明並不受限於此。
儘管金屬間介電層(IMD)形成於銅圖案層120之間的內連線結構係繪示於圖1a至1c中，但本發明並不受限於該等特定的內連線結構。例如，圖2a至2c繪示具有空氣間隙的內連線結構，且其在銅圖案層120間不具有IMD層。當空氣間隙替代IMD層而形成，可減少金屬間電容，因而使RC延遲最小化。
在如圖2a至2c中所繪示之具有空氣間隙的內連線結構中，覆蓋層110可僅在銅圖案層120之暴露上表面上形成，如圖2a中所繪示，或可形成覆蓋層110以覆蓋銅圖案層120的上表面及襯墊/阻障層130的側表面，如圖2b中所繪示。另外，當覆蓋層110具有足夠優良的電絕緣特性時，可形成該覆蓋層以覆蓋下列各者全部：銅圖案層120、襯墊/阻障層130、及介電層140，如圖2c中所繪示。類似於圖1之實施例，覆蓋層110的形成區域係不特別受限。
圖3依據本發明，示意性地說明製造銅內連線裝置的製程。參照圖3，依據本發明來製造銅內連線裝置的方法包含：使石墨烯表面官能基化(S10)、形成銅內連線結構(S20)、塗佈表面官能基化之石墨烯(S30)、並執行熱處理(S40)。就此而言，使石墨烯表面官能基化(S10)及形成銅內連線結構(S20)的時序順序不被視為是重要的。
特別地，使石墨烯表面官能基化(S10)係為在石墨烯表面之部分或全部上形成官能基的步驟。石墨烯為二維的六方晶碳材料，且用於表面官能基化的石墨烯可為石墨烯氧化物、或至少部分被還原之石墨烯氧化物。並且，石墨烯可為從石墨物理性地片狀剝落的石墨烯、化學性地片狀剝落的石墨烯、或藉由化學氣相沉積法(CVD, chemical vapor deposition)所形成的石墨烯。
在以此方式而提供的石墨烯之表面上，官能基係透過使石墨烯表面官能基化(S10)而形成。在石墨烯表面上形成官能基的步驟可包含各種各樣的製程，例如使用化學物在石墨烯表面上引起化學反應、使聚合物吸附在石墨烯表面上、使單體在石墨烯表面上聚合、及在石墨烯表面上執行電漿處理。
特別地，使用化學物在石墨烯表面上引起化學反應係為用於下列描述之製程：透過石墨烯之碳原子與該化學物間的化學反應而在石墨烯表面上形成反應性基；且此製程可包含例如使用強氧化劑在石墨烯表面上形成官能基，例如羥基、環氧基、酮基、羰基、羧基。就此而言，可利用赫摩爾斯法(Hummer's Method)或修改的赫摩爾斯法。
使聚合物吸附在石墨烯表面上係為用於下列描述之製程：使聚合物吸附在石墨烯或表面官能基化之石墨烯的表面上。藉此，由於存在於對應之聚合物的官能基可用於與銅原子進行化學性交互作用，故形成所期望之官能基係為容易的，並且官能基可以高密度形成於石墨烯表面上。
使單體在石墨烯表面上聚合係為用於下列描述之製程：在石墨烯表面上引起單體之聚合作用，以增長成石墨烯表面上之聚合物，取代使聚合物直接吸附在石墨烯表面上。即使當執行此類製程時，官能基可以高密度形成於石墨烯表面上，如同用於吸附聚合物之製程。
在石墨烯表面上執行電漿處理以形成官能基係為用於下列描述之製程：透過氧或氫電漿處理來引起石墨烯之碳原子與氧或氫的鍵結作用。例如，當石墨烯之表面暴露於氧電漿時，石墨烯之sp2鍵會斷裂，而含氧之官能基形成。
除此之外，可利用用於在石墨烯表面上形成官能基的各種各樣製程，而因此，使石墨烯表面官能基化(S10)並不限於特定製程。並且，可在石墨烯之表面上形成單一官能基、或兩或更多官能基的組合。
接著，形成銅內連線結構(S20)係為下列描述之步驟：形成銅內連線結構(表面官能基化之石墨烯覆蓋層將塗佈於其上)，其中該銅內連線結構係配置以使至少部分之銅圖案層120暴露。就此而言，銅內連線結構係不限於特定之結構，且可包含例如單一鑲嵌結構或雙重鑲嵌結構，且更可包含襯墊/阻障層130及介電層140。就此而言，可在銅圖案層120之間形成介電層140或空氣間隙。
接著，塗佈表面官能基化之石墨烯(S30)係為下列描述之步驟：在銅圖案層120之暴露表面上塗佈表面官能基化之石墨烯，以形成覆蓋層。就此而言，該塗佈製程並不特別受限，且可包含使用含有步驟S10中所獲得的表面官能基化之石墨烯的塗佈溶液來進行之旋轉塗佈法、噴霧塗佈法、或浸漬塗佈法，並且轉移表面官能基化之石墨烯層。
同時，為了僅在如圖1a或1b中所示之內連線結構的部分上形成表面官能基化的石墨烯覆蓋層110，可利用任何石墨烯圖案化製程。例如，將表面官能基化的石墨烯塗佈於整個銅內連線結構，然後可將表面官能基化的石墨烯自介電層140的上表面單獨移除。就此而言，移除表面官能基化的石墨烯可包含氧電漿處理、氫電漿處理、或氬電漿處理。在此程序中，覆蓋層110塗佈於銅圖案層120上的厚度可能減少或不減少。
替代地，可選擇性地使表面官能基化的石墨烯覆蓋層110僅在內連線結構的部分上形成。圖4繪示表面官能基化的石墨烯覆蓋層在內連線結構除了介電層140以外之部分上的選擇性形成。如圖4中所繪示，首先將自組裝單層(SAM, self-assembly monolayer)材料200塗佈於步驟S20中所獲得之銅內連線結構。SAM材料200可包含烷基三氯矽烷或十八烷基三氯矽烷，且可選擇性地使此類材料僅在介電層140的上表面上形成。之後，將表面官能基化的石墨烯塗佈於其上，而接著移除SAM材料200，而藉此可選擇性地使表面官能基化的石墨烯覆蓋層110僅在內連線結構除了介電層140以外的部分上形成。就此而言，移除SAM材料200可包含氧電漿處理、氫電漿處理、或氬電漿處理。
在塗佈表面官能基化之石墨烯(S30)之後，可實施熱處理(S40)。熱處理(S40)係為下列描述之步驟：促進覆蓋層100之官能基與銅圖案層120之銅原子間的化學性交互作用。因由於此類化學性交互作用所致而使銅原子難以移動，而有效抑制了銅內連線表面上的電遷移效應。在若干情況下，可省略熱處理(S40)。
圖5繪示覆蓋層110之官能基與銅圖案層120之銅原子間的化學性交互作用。圖5例示性地繪示石墨烯官能基化，以具有羰官能基。特別地，化學性交互作用可在覆蓋層110表面的羰官能基與銅原子之間發生，而因此銅原子之移動變得困難，藉此抑制了銅內連線表面上的電遷移效應。就此而言，化學性交互作用可造成官能基與表面銅原子間的電荷轉移，以因此形成銅原子與官能基之間的鍵結，最終降低了銅原子將被移出其原來位置的可能性。
當使用在其表面上具有官能基的石墨烯以此方式作為覆蓋層時，將其塗佈於精細銅內連線係為有利的，因為銅內連線的電遷移甚至可被薄如數奈米以下的覆蓋層所抑制。特別地，石墨烯理論上僅僅由六方晶碳原子所組成，而因此具有非常低的化學反應性且為穩定的，但在本發明中，石墨烯之表面被導入官能基而因而官能基化，因此維持了單層石墨烯的薄膜特性並可促進其在銅原子上的作用，藉此使此類石墨烯能用以作為覆蓋層。當使用不具有官能基的石墨烯作為覆蓋層時，有可能形成薄覆蓋層，但僅可預期基於電流分散作用而抑制電遷移效應的功效，使得難以保證基於化學性交互作用(如本發明中的情況)而抑制電遷移效應的功效。
本發明之功效係經由以下試驗範例來說明。＜ 試驗範例 ＞
將表面官能基化之石墨烯覆蓋層塗佈於銅內連線結構上，在此之後，量測電遷移效應。以使聚合物吸附於石墨烯表面上的方式使石墨烯表面官能基化。特別地，將聚乙烯吡咯烷酮(PVP, polyvinylpyrrolidone)與蒸餾水混合並攪拌，然後將所造成之聚合物溶液與石墨烯水溶液混合，從而製備用於覆蓋層的塗佈溶液。在此程序中，PVP被吸附至石墨烯之表面上，而藉此在石墨烯之表面上形成官能基。以此方式而製備的塗佈溶液係藉由旋轉塗佈法而塗佈於銅內連線結構上，從而形成具有3 nm以下之厚度的覆蓋層，之後為在150 ℃下達3分鐘的熱處理，藉此使銅原子與官能基間的化學性交互作用最大化。
做為用於電特性之量測的銅內連線，使用具有110 nm之寬度、160 nm之厚度、及975 mm之長度的單一鑲嵌銅內連線。
圖6依據表面官能基化之石墨烯覆蓋層的存在與否，繪示銅內連線之無故障時間(time to failure)的量測結果。電遷移效應為一種現象，在該現象中，由於銅原子藉由銅內連線中流動的電流而遷移，因此該銅內連線之電阻會增加。銅內連線之無故障時間係設定為在施加某種程度之電流的條件下，電阻增加至相對於初始電阻之特定比例以上的時間點。如圖6中所繪示，提供表面官能基化之石墨烯作為覆蓋層，藉此顯著增加銅內連線之平均無故障時間。
圖7依據表面官能基化之石墨烯覆蓋層的存在與否，繪示在各種溫度條件下銅內連線之無故障時間的量測結果，可由該結果測定電遷移效應之活化能量。如圖7之曲線圖中所示，依據溫度，具有表面官能基化之石墨烯覆蓋層的樣本之無故障時間的變化極劇，此情況表示，電遷移效應之活化能量在表面官能基化之石墨烯覆蓋層存在的情況下較大。
儘管已為了說明性之目的而參照圖來揭露本發明之較佳實施例，然而熟習本技術領域者將瞭解，本發明之範圍內的各種修改係為可允許的。例如，依據本發明之銅內連線裝置可包括含有銅內連線的所有裝置，且並不限於具有任何特定結構的銅內連線裝置。例如，銅內連線裝置可包含銅內連線單層或多層。本發明之實施例說明製造銅內連線裝置的若干方法，且可瞭解，額外的步驟係可取決於銅內連線結構而加以執行。例如，儘管至熱處理(S40)的步驟描述於圖4中，但仍可將用於形成多層結構的介電層或用於鈍化作用之介電層沉積於銅內連線結構中的覆蓋層上，且可視需求將銅內連線層進一步形成於其上。
在本發明中，表面官能基化之石墨烯覆蓋層與銅圖案層間的交互作用並不必然限制於化學性交互作用，而可為基於物理性吸附的任何交互作用。本發明之特徵在於經表面官能基化而具有官能基之石墨烯係使用作為覆蓋層，但並不定義用於抑制電遷移效應的機制。因此，本發明之範疇須由申請專利範圍中所述之範圍及其均等物來定義。
110‧‧‧覆蓋層
120‧‧‧銅覆蓋層
130‧‧‧襯墊/阻障層
140‧‧‧介電層
200‧‧‧自組裝單層材料
S10‧‧‧步驟
S20‧‧‧步驟
S30‧‧‧步驟
S40‧‧‧步驟
由以下結合附圖之詳細說明可更清楚地瞭解本發明之上述及其他目的、特徵、及優點，其中：
圖1a至1c依據本發明之實施例，繪示銅內連線結構；
圖2a至2c依據本發明之實施例，繪示銅內連線結構；
圖3依據本發明，係為繪示製造銅內連線裝置之製程的示意性流程圖；
圖4繪示表面官能基化之石墨烯覆蓋層的選擇性形成；
圖5繪示覆蓋層之官能基與銅圖案層之銅原子間的化學性交互作用；
圖6依據表面官能基化之石墨烯覆蓋層的存在與否，係為繪示銅內連線之無故障時間(time to failure)的量測結果之圖；及
圖7依據表面官能基化之石墨烯覆蓋層的存在與否，係為繪示在各種溫度條件下銅內連線之無故障時間(time to failure)的量測結果之圖。
S10‧‧‧步驟
S20‧‧‧步驟
S30‧‧‧步驟
S40‧‧‧步驟

Claims (10)

  1. 一種銅內連線裝置，其包含： 銅圖案層； 襯墊/阻障層，其在該銅圖案層之至少部分的側表面及下表面上形成； 介電層，其形成以接觸該襯墊/阻障層之至少部分的外表面；及 覆蓋層，其在該銅圖案層之暴露表面上形成， 其中該覆蓋層為石墨烯，該石墨烯在其表面上具有官能基。
  2. 如申請專利範圍第1項之銅內連線裝置，其中該覆蓋層在該襯墊/阻障層上形成。
  3. 如申請專利範圍第1項之銅內連線裝置，其中該覆蓋層在該介電層上形成。
  4. 如申請專利範圍第1項之銅內連線裝置，其中該覆蓋層為石墨烯單層或多層，在其表面上具有官能基，或該覆蓋層係配置以使表面官能基化之石墨烯的薄片堆疊。
  5. 如申請專利範圍第1項之銅內連線裝置，其中該官能基為單一官能基、或兩或更多官能基的組合。
  6. 一種製造銅內連線裝置的方法，其包含下列步驟： 使石墨烯表面官能基化； 形成銅內連線結構； 在該銅內連線結構上塗佈經表面官能基化之石墨烯；及 執行熱處理， 其中使該石墨烯表面官能基化的該步驟係在該石墨烯之表面上形成官能基。
  7. 如申請專利範圍第6項之製造銅內連線裝置的方法，其中使該石墨烯表面官能基化的該步驟包含使用下列各項之至少一者以在該石墨烯之表面上形成官能基：使用化學物在該石墨烯之表面上引起化學反應、使聚合物吸附在該石墨烯之表面上、及使單體在該石墨烯之表面上聚合、及在該石墨烯之表面上執行電漿處理。
  8. 如申請專利範圍第6項之製造銅內連線裝置的方法，其中塗佈經表面官能基化之石墨烯的該步驟包含使用含有經表面官能基化之石墨烯的塗佈溶液之旋轉塗佈法、噴霧塗佈法、或浸漬塗佈法其中至少一者，並且轉移經表面官能基化之石墨烯層。
  9. 如申請專利範圍第6項之製造銅內連線裝置的方法，其中塗佈經表面官能基化之石墨烯的該步驟包含在該銅內連線結構之部分上選擇性地形成該石墨烯。
  10. 如申請專利範圍第9項之製造銅內連線裝置的方法，其中在該銅內連線結構之部分上選擇性地形成該石墨烯的該步驟包含： 在該銅內連線結構上塗佈自組裝單層材料； 塗佈經表面官能基化之石墨烯；及 移除該自組裝單層材料。
TW105107297A 2015-03-10 2016-03-10 具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法 TW201706455A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150033110A KR101633039B1 (ko) 2015-03-10 2015-03-10 표면 개질된 그래핀 캡핑층을 포함한 구리 배선 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
TW201706455A true TW201706455A (zh) 2017-02-16

Family

ID=56353507

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107297A TW201706455A (zh) 2015-03-10 2016-03-10 具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法

Country Status (3)

Country Link
US (1) US20160270237A1 (zh)
KR (1) KR101633039B1 (zh)
TW (1) TW201706455A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746851B (zh) * 2018-05-21 2021-11-21 聯華電子股份有限公司 金屬內連線結構及其製作方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354955B2 (en) 2017-06-19 2019-07-16 Qualcomm Incorporated Graphene as interlayer dielectric
TWI762194B (zh) * 2017-07-18 2022-04-21 美商應用材料股份有限公司 在金屬材料表面上沉積阻擋層的方法
US10224242B1 (en) 2017-11-14 2019-03-05 International Business Machines Corporation Low-resistivity metallic interconnect structures
US11180373B2 (en) 2017-11-29 2021-11-23 Samsung Electronics Co., Ltd. Nanocrystalline graphene and method of forming nanocrystalline graphene
US11217531B2 (en) * 2018-07-24 2022-01-04 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
KR102532605B1 (ko) * 2018-07-24 2023-05-15 삼성전자주식회사 나노결정질 그래핀 캡층을 포함하는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자
KR20200011821A (ko) 2018-07-25 2020-02-04 삼성전자주식회사 탄소물 직접 성장방법
KR102601607B1 (ko) 2018-10-01 2023-11-13 삼성전자주식회사 그래핀의 형성방법
KR20200126721A (ko) 2019-04-30 2020-11-09 삼성전자주식회사 그래핀 구조체 및 그래핀 구조체의 형성방법
US11139397B2 (en) * 2019-09-16 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal compound layers for semiconductor devices
WO2021262527A1 (en) * 2020-06-23 2021-12-30 Lam Research Corporation Selective deposition using graphene as an inhibitor
KR20220028934A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 탄소층의 형성방법 및 인터커넥트 구조체의 형성방법
CN114390767B (zh) * 2020-10-16 2024-03-15 鹏鼎控股(深圳)股份有限公司 透明电路板的制作方法以及透明电路板
US20240030062A1 (en) * 2021-04-16 2024-01-25 Lam Research Corporation Integration of fully aligned via through selective deposition and resistivity reduction
KR20240041961A (ko) * 2021-07-23 2024-04-01 램 리써치 코포레이션 코발트 캡핑된 구리 (cobalt-capped copper) 듀얼 다마신 상호 접속부 상의 그래핀 (graphene) 의 선택적인 증착
WO2024040200A1 (en) * 2022-08-19 2024-02-22 Avient Corporation Method of forming interconnect structures

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006522B1 (ko) * 2008-08-08 2011-01-07 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성방법
US8476765B2 (en) * 2010-12-06 2013-07-02 Stmicroelectronics, Inc. Copper interconnect structure having a graphene cap
US9472450B2 (en) * 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
KR101490023B1 (ko) * 2013-05-13 2015-02-04 현대중공업 주식회사 팔라듐-그래핀 나노복합체 기반 수소 센서 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746851B (zh) * 2018-05-21 2021-11-21 聯華電子股份有限公司 金屬內連線結構及其製作方法
US11810818B2 (en) 2018-05-21 2023-11-07 United Microelectronics Corp. Metal interconnect structure and method for fabricating the same

Also Published As

Publication number Publication date
US20160270237A1 (en) 2016-09-15
KR101633039B1 (ko) 2016-06-23

Similar Documents

Publication Publication Date Title
TW201706455A (zh) 具有表面官能基化石墨烯覆蓋層之銅內連線裝置及其製造方法
JP6056868B2 (ja) 配線形成方法
JP5420409B2 (ja) 銅とバリア層との間の接着性を向上させるための自己組織化原子層
US8912658B2 (en) Interconnect structure with enhanced reliability
US20060163746A1 (en) Barrier structure for semiconductor devices
JP2009094378A (ja) 半導体装置及びその製造方法
US9059259B2 (en) Hard mask for back-end-of-line (BEOL) interconnect structure
KR20100108503A (ko) 전자 디바이스 및 그 제조 방법
WO2004107434A1 (ja) 配線構造およびその製造方法
JP5263482B2 (ja) 多層配線構造および多層配線の製造方法
JP4364258B2 (ja) 半導体装置及び半導体装置の製造方法
US10727114B2 (en) Interconnect structure including airgaps and substractively etched metal lines
JP2006324414A (ja) 半導体装置及びその製造方法
JP4675258B2 (ja) 半導体装置の製造方法および半導体装置
WO2015048221A1 (en) Interconnect wires including relatively low resistivity cores
JP2005223021A (ja) 半導体装置
CN107078040B (zh) 阻挡层的去除方法和半导体结构的形成方法
WO2012010479A1 (en) Method and structure to improve the conductivity of narrow copper filled vias
JP2008258184A (ja) 電子デバイス及びその製造方法
JP2010225682A (ja) 半導体装置およびその製造方法
JP4207303B2 (ja) 半導体装置およびその製造方法
JP4943110B2 (ja) 半導体装置及び半導体装置の製造方法
US11887850B2 (en) Method of forming carbon layer and method of forming interconnect structure
JP2006196642A (ja) 半導体装置およびその製造方法
CN114783944A (zh) 互连结构