KR20100108503A - 전자 디바이스 및 그 제조 방법 - Google Patents

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KR20100108503A
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미즈히사 니헤이
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 카본 나노튜브(carbon nanotube)를 이용한 배선 구조를 구비하는 전자 디바이스의 제조 방법에 관하여, 탄소 원소 원통형 구조체로 이루어지는 비어를 제조 수율좋게 형성하는 것을 과제로 한다.
기판(1) 위의 제 1 절연막(2) 위에 도전 패턴(5)을 형성하는 공정과, 제 1 절연막(2)과 도전 패턴(5)을 덮는 제 2 절연막(7)을 형성하는 공정과, 제 2 절연막(7) 중 도전 패턴(5) 위에 홀(7a)을 형성하는 공정과, 적어도 홀(7a) 내의 저면(底面)과 제 2 절연막(7)의 상면에 금속막(9)을 형성하는 공정과, 금속막(9)의 표면에 촉매 입자 또는 촉매막으로 이루어지는 촉매면(10)을 형성하는 공정과, 촉매면(10)으로부터 탄소 원소 원통형 구조체(11)의 다발을 성장시키는 공정과, 탄소 원소 원통형 구조체(11)의 다발의 간극에 매립막(12)을 형성하는 공정과, 탄소 원소 원통형 구조체(11) 다발 및 매립막(12) 및 금속막(9)을 연마하여 제 2 절연막(7)의 상면으로부터 제거하는 동시에, 매립막(12) 및 탄소 원소 원통형 구조체(11) 다발을 홀(7a) 내에 남겨서 비어(13)를 형성하는 공정을 포함한다.

Description

전자 디바이스 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 디바이스 및 그 제조 방법에 관한 것으로, 특히, 카본 나노튜브(carbon nanotube)를 이용한 배선 구조를 구비하는 전자 디바이스와 그 제조 방법에 관한 것이다.
휴대 단말, 게임기 등의 멀티미디어 분야로 견인되는 전자 디바이스의 수요는 착실한 증가 경향에 있다. 그러한 전자 디바이스, 예를 들면, LSI(large-scale integration)의 일부에는 다마신(damascene) 구조의 구리(Cu) 배선이 사용되고 있다. 구리 배선은 알루미늄 배선에 비하여, 저항이 낮고 또한 전류 밀도가 높다.
그러나, 더한층 LSI의 고집적화에 대응하기 위해서, 선 폭을 더 가늘게 하고, 전류 밀도 내성도 더욱 높게 하는 것이 배선 구조에 요구되고 있다.
그에 대한 해답의 후보 중 하나로서, 저저항이면서 고전류 밀도 내성을 갖는 탄소 원소 원통형 구조체인 카본 나노튜브(CNT)가 주목되고 있다.
카본 나노튜브는, 형상 이방성(異方性)에 기인하는 1차원 전자적 성질 때문에, 발리스틱(ballistic) 전도에 의해 전자가 흐르고, 최대 전류 밀도는 109A/㎠ 정도이며, Cu보다도 단위 면적당 1000배의 전류를 흘릴수 있을 정도로 일렉트로 마이그레이션 내성이 우수하다.
지금까지 LSI의 배선에 CNT를 사용하는 구조가, 예를 들면, 일본국 특허공개 2006-120730호 공보(특허문헌 1), 특허공개 2006-202942호 공보(특허문헌 2)나 하기의 비특허문헌 1~3에 기재되어 있다.
특허문헌 1, 비특허문헌 1에는, 절연막의 홀의 저면으로부터 카본 나노튜브의 다발을 종방향으로 신장하여 비어 배선으로 사용하는 것이 기재되어 있다.
도 9의 (a)~(c)는 비어를 카본 나노튜브로 형성하는 공정을 나타내고 있다.
우선, 도 9의 (a)에 나타낸 바와 같이, 구리막(101) 위에 구리 확산 배리어로서 탄탈(Ta)막(102)을 형성하고, 그 위에, 카본 나노튜브의 성장 방향을 결정하는 막, 예를 들면, 질화 티탄(TiN)막(103)을 형성한다.
또한, TiN막(103) 위에 실리콘 산화막(104)을 형성한 후에, 실리콘 산화막(104)을 포토리소그래피법 등에 의해 패터닝하여 비어 홀(105)을 형성한다. 또한, 비어홀(105)을 통하여 TiN막(103) 표면에 코발트(Co) 촉매 입자(106)를 면방향으로 균일하게 분포하도록 형성한다.
다음에, 도 9의 (b)에 나타낸 바와 같이, 소정 조건에 의해 비어홀(105) 내의 Co 촉매 입자(106)로부터 상방향으로 카본 나노튜브(107)를 성장시킨다.
이 후에, 도 9의 (c)에 나타낸 바와 같이, 실리콘 산화막(104)의 상면으로부터 돌출한 카본 나노튜브(107)를 제거한다. 이것에 의해 비어 홀(105) 내의 남겨진 카본 나노튜브(107)는 비어로서 사용된다.
카본 나노튜브(107)는, 직경이 대략 서브나노 내지 수 십 nm의 범위의 사이즈이고, 그 길이는 수 백 ㎛까지 성장이 가능하다.
일본국 특허공개 2006-120730호 공보 일본국 특허공개 2006-202942호 공보
IEEE International Interconnect Technology Conference 2006, p.230 IEEE International Interconnect Technology Conference 2005, p.234 Jan. J. Appl. Phys. Vol.41(2002)pp.4370-4374
그런데, 비어 홀(105) 내에서, 카본 나노튜브(107)의 성장 핵이 되는 Co 촉매 입자를 TiN막(103) 위에 균일 분포로 또한 선택하여 형성할 필요가 있지만, 그 최적 조건의 프로세스 마진이 좁다.
따라서, 카본 나노튜브(107)로 이루어지는 비어를 제어성 양호하고 또한 제조 수율 좋게 형성하는 것이 어렵다.
본 발명의 목적은, 양호한 구조의 탄소 원소 원통형 구조체로 이루어지는 비어를 구비한 전자 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 한 관점의 전자 디바이스의 제조 방법에 의하면, 기판 위의 제 1 절연막 위에 도전 패턴을 형성하는 공정과, 상기 제 1 절연막과 상기 도전 패턴을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 중 상기 도전 패턴 위에 홀을 형성하는 공정과, 적어도 상기 홀 내의 저면과 상기 제 2 절연막의 상면에 금속막을 형성하는 공정과, 상기 금속막의 표면에 촉매 입자 또는 촉매막으로 이루어지는 촉매면을 형성하는 공정과, 상기 촉매면으로부터 탄소 원소 원통형 구조체의 다발을 성장시키는 공정과, 상기 탄소 원소 원통형 구조체의 다발의 간극에 매립막을 형성하는 공정과, 상기 탄소 원소 원통형 구조체의 다발 및 상기 매립막 및 상기 금속막을 연마함으로써 상기 제 2 절연막의 상면으로부터 제거하는 동시에, 상기 매립막 및 상기 탄소 원소 원통형 구조체의 다발을 상기 홀 내에 남겨서 비어를 형성하는 공정을 갖고 있다.
또한, 다른 관점의 전자 디바이스에 의하면, 기판 위에 형성된 제 1 절연막 위에 형성된 도전 패턴과, 상기 도전 패턴 및 상기 제 1 절연막을 덮는 제 2 절연막과, 상기 도전 패턴의 위에서 상기 제 2 절연막 내에 형성된 홀과, 상기 홀 내에서 상기 도전 패턴의 표면으로부터 상기 홀의 상단에 형성된 탄소 원소 원통형 구조체의 다발과, 상기 홀 내에서 탄소 원소 원통형 구조체의 다발의 간극에 매립된 매립막을 갖고 있다.
본 발명의 전자 디바이스의 제조 방법에 의하면, 절연막의 홀의 내부와 절연막의 상면의 양쪽에 탄소 원소 원통형 구조체의 다발을 형성한 후에, 탄소 원소 원통형 구조체의 다발의 간극에 매립막을 형성하고, 이어서, 절연막의 상면으로부터 탄소 원소 원통형 구조체의 다발과 매립막을 제거하는 동시에 그들을 홀 내에 비어로서 남기고 있다.
이러한 비어의 형성에 의하면, 탄소 원소 원통형 구조체의 다발의 형성 조건이나 그 아래의 촉매 입자, 촉매막의 형성의 프로세스 마진이 넓어져, 비어 형성의 제조 수율이 향상된다.
또한, 본 발명의 전자 디바이스에 의하면, 절연막 내에 형성되어 비어를 구성하는 탄소 원소 원통형 구조체의 다발의 간극에는, 절연재 또는 도전재로 이루어지는 매립막이 충전되어 있으므로, 탄소 원소 원통형 구조체의 다발의 간극에 탄소 원소 원통형 구조체를 열화시키는 가스나 재료의 침입을 방지하여 구조가 안정된 비어를 형성할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 1 단면도.
도 2는 본 발명의 제 1 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 2 단면도.
도 3은 본 발명의 제 1 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 3 단면도.
도 4는 본 발명의 제 2 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 1 단면도.
도 5는 본 발명의 제 2 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 2 단면도.
도 6은 본 발명의 제 2 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 3 단면도.
도 7은 본 발명의 제 3 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 1 단면도.
도 8은 본 발명의 제 3 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 제 2 단면도.
도 9는 종래 기술에 따른 전자 디바이스의 배선 구조의 형성 공정을 나타낸 단면도.
이하에, 본 발명의 실시예를 도면에 의거하여 상세히 설명한다.
(제 1 실시예)
도 1∼도 3은 본 발명의 제 1 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 단면도이다.
우선, 도 1의 (a)에 나타낸 구조를 형성하기까지의 공정에 관하여 설명한다.
실리콘(반도체) 기판(1) 위에 실리콘 산화막으로 이루어지는 제 1 층간 절연막(2)을 화학 기상 성장(CVD)법에 의해 형성하고, 그 위에 탄탈(Ta)막(3), Cu막(4)을 스퍼터링에 의해 차례로 형성한다. 실리콘 기판(1)에는 트랜지스터(도시 생략)가 형성되고, 그 트랜지스터는 제 1 층간 절연막(2)에 의해 덮인다.
제 1 층간 절연막(2)으로서, 예를 들면, 실란계 가스 또는 테트라에톡시실란(TEOS) 가스를 사용하여 CVD법에 의해 실리콘 산화막을 형성한다.
이어서, 포토레지스트를 사용하는 포토리소그래피법에 의해 구리막(4) 및 Ta막(3)을 배선 형상으로 패터닝하고, 이에 따라 도전 패턴인 배선(5)을 형성한다. 배선(5)의 선 폭은 예를 들면, 수 백 nm 이하, 가령, 200nm 정도로 설정된다.
또한, 배선(5) 및 제 1 층간 절연막(2) 위에 질화 실리콘막(6)을 예를 들면, 50nm∼100nm의 두께로 형성한다. 질화 실리콘막(6)은, 구리 확산 방지겸 구리 산화 방지막으로서 형성된다.
그 후에, 질화 실리콘막(6) 위에 제 2 층간 절연막(7)을 예를 들면, 200nm 정도의 두께로 형성한다. 제 2 층간 절연막(7)으로서, 예를 들면, 테트라에톡시실란(TEOS)을 반응 가스로 사용하여 플라스마 CVD법에 의해 실리콘 산화막을 형성한다.
다음에, 제 2 층간 절연막(7) 위에 포토레지스트(8)를 도포하고, 이것을 노광, 현상함으로써, 비어 형성 예정 영역에 개구부(8a)를 형성한다.
이어서, 포토레지스트(8)를 마스크로 하여 제 2 층간 절연막(7)을 에칭하고, 이것에 의해 비어 홀(7a)을 형성한다. 실리콘 산화막으로 이루어지는 제 2 층간 절연막(7)의 에칭으로서, 플루오르계 가스를 사용하는 반응성 이온 에칭법, 플라스마 에칭법 등의 건식 에칭이나, 플루오르산을 사용하는 습식 에칭 중 어느 것을 이용해도 좋다.
포토레지스트(8)를 제거한 후에, 도 1의 (b)에 나타낸 바와 같이, 비어 홀(7a)을 통하여 질화 실리콘막(6)을 인산 등에 의해 에칭하고, 이것에 의해 비어 홀(7a)로부터 배선(5)의 일부를 노출시킨다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 실리콘 기판(1)의 상면에 대해서 수직 방향으로의 성장 이방성이 높은 막 형성 방법에 의해, 제 2 층간 절연막(7)의 상면과 비어 홀(7a)의 저면 위에 각각 촉매 담지막으로서 금속막(9)을 형성한다.
금속막(9)은 타깃·시료간의 거리를 타깃의 직경 이상으로 설정해서 구성 원소 입자를 공급하는 이방성 롱스로(long-throw) 스퍼터링법과 같이, 비어 홀(7a)의 내측벽에 금속이 부착되기 어려운 방법에 의해 형성된다. 그와 같이 금속 원소의 직진성이 높은 성막 방식으로서, 이방성 롱스로 스퍼터링법 이외에 콜리메이터(collimator) 스퍼터, 이온화 금속 플라스마(IMP) 스퍼터 등이 있다.
금속막(9)은 도면에서 하층 금속막(9a)과 상층 금속막(9b)의 2층 구조로 구성되어 있지만, 탄탈(Ta), 질화 탄탈(TaN), 티탄(Ti), 질화 티탄(TiN) 중 어느 하나 또는 그들의 조합으로서, 단층 또는 복수층으로 구성되어도 좋다.
하층 금속막(9a)으로서, Cu 확산 배리어막이 되는 Ta 또는 TaN으로 구성된다. 또한, 상층 금속막(9b)으로서, 후술의 비어에 대해서 양호한 전기적 및 기계적인 접속이 가능한 Ti 또는 TiN으로 구성된다.
상층 금속막(9b)으로서 TiN막을 반응성 스퍼터 형성하는 경우에, Ti 타깃을 사용하는 동시에 스퍼터 분위기 중에 예를 들면, 질소와 아르곤을 도입한다.
다음에, 도 2의 (a)에 나타낸 바와 같이, 금속막(9) 표면, 즉 비어 홀(7a)의 저부의 금속막(9)과 제 2 층간 절연막(7)의 상면 위의 금속막(9) 위에, 촉매 금속 미립자(10a) 또는 두께 1nm 정도의 촉매막(도시 생략)으로 구성되는 촉매 영역인 촉매면(10)을 형성한다.
촉매면 촉매 금속 미립자 또는 촉매막을 구성하는 금속 원소로서 코발트(Co), 철(Fe), 니켈(Ni) 또는 그들 중 어느 하나를 포함하는 2원계 금속, 예를 들면, TiCo, 또는 그들 중 어느 하나를 포함하는 합금이라도 좋다.
촉매 금속 미립자(10a) 또는 촉매막은, 예를 들면, 레이저 어블레이션(ablation)법, 스퍼터링법, 증착법 등에 의해 형성된다. 그들의 방법에서는, 진공 체임버에서 차동 배기 기구를 통하여 촉매 금속 미립자 또는 촉매막을 금속막(9)의 표면에 형성함으로써, 금속막(9)의 수직 방향으로의 촉매 원소 성장의 이방성을 높이는 것이 바람직하다.
다음에, 도 2의 (b)에 나타낸 바와 같이, 탄소 원소 원통형 구조체인 카본 나노튜브(11)의 다발을 촉매면(10)의 전체면에 CVD법에 의해 성장시킨다. CVD법으로서, 예를 들면, 열 CVD법, 열 필라멘트 CVD법, 플라스마 CVD법이 있다. 카본 나노튜브(11)는 촉매면(10)이 촉매 금속 미립자(10a)로 구성되는 경우에는, 촉매 금속 미립자(10a)로부터 기판 수직 방향으로 배향 성장한다.
CVD법으로서 열 CVD법을 채용하는 경우에는, 예를 들면, 반응 가스로서 아세틸렌과 아르곤의 혼합 가스를 성장 분위기인 진공 체임버 내에 도입한다.
아세틸렌은 10 유량%의 아르곤으로 희석하여 진공 체임버 내에 도입된다. 또한, 아세틴 함유 가스와 아르곤 가스의 유량은, 예를 들면, 각각 0.5sccm, 1000sccm으로 한다. 또한, 그 밖의 성장 조건으로서, 진공 체임버 내의 압력을 1kPa로 설정하고, 기판 온도를 400℃∼450℃로 설정한다.
그러한 조건에 의한 카본 나노튜브(11)의 성장 속도는, 예를 들면, 1㎛/시간 정도의 레이트이다.
카본 나노튜브(11)를 성장하는 방법으로서, 열 필라멘트 CVD법을 채용하는 경우에는, 가스를 해리(解離)시키기 위한 열 필라멘트의 온도를 예를 들면, 900℃∼1800℃의 범위 내로 설정한다.
그런데, 촉매면(10)이 형성되는 상층 금속막(9b)으로서 TiN막을 스퍼터링에 의해 형성하는 경우에는, 스퍼터링 분위기 중에서의 질소의 가스 압력(P1)과 아르곤의 가스 압력(P2)의 비(P1/P2)를 3/100∼30/100의 범위, 바람직하게는 5/100∼15/100의 범위로 설정한다.
이에 따라, 카본 나노튜브(11)의 성장 밀도를 향상시킬 수 있다. 이것은, 그 조건에 의해, TiN막의 표면의 러프니스(거칠기)가 비교적 커져서 횡방향으로 탄소가 이동하기 어려워져 카본 나노튜브(11)의 길이 방향의 성장이 촉진되기 때문으로 생각된다.
다음에, 도 2의 (c)에 나타낸 바와 같이, 비어 홀(7a) 내와 제 2 층간 절연막(7) 위에 각각 성장한 복수의 카본 나노튜브(11) 다발의 간극에 매립 절연막(12)을 형성한다.
매립 절연막(12)은, 예를 들면, 도포 절연물인 유기 SOG(spin-on-glass)를 사용하여 형성된다. SOG는 스핀코팅법에 의해 촉매면(10) 위에 도포되고, 또한, 예를 들면, 온도 250℃, 5분간의 가열에 의해 베이킹되고, 그 후에 예를 들면, 온도 400℃에서 30분간의 가열에 의해 큐어되는 공정을 거쳐서 경화된다.
또한, SOG 도포의 사전 처리로서, 비어 홀(7a) 내와 제 2 층간 절연막(7) 위와 카본 나노튜브(11)의 간극에서의 SOG 도포의 젖는 성질을 좋게 하기 위해서, 도포 영역에 대해서 산소 플라스마 처리, 오존 처리 또는 자외선(UV) 조사 처리를 행해도 좋다.
SOG와 같이 경화 후에 포러스(porous)(다공질)가 되는 재료로 이루어지는 매립 절연막(12)에는 크랙 등의 결함이 발생하기 어려우므로 바람직하다. SOG로서는, 유기계 또는 무기계 중 어느 것이라도 좋지만, 유기계쪽이 젖는 성질은 좋다.
매립 절연막(12)은 실란계 가스, TEOS 등을 사용한 플라스마 CVD법에 의해 형성해도 좋지만, 카본 나노튜브(11)끼리의 간극에의 매립성이 좋은 도포계 재료를 사용하는 방법이 바람직하다.
또한, 매립 절연막(12)으로서는, 전기 전도성면에서 보아 저유전율 재료로 구성하는 것이 바람직하다.
다음에, 도 3의 (a)에 나타낸 바와 같이, 화학 기계 연마(CMP)법에 의해 카본 나노튜브(11)와 매립 절연막(12)을 연마해서 그들을 평탄화하는 동시에 제 2 층간 절연막(7)의 상면 위로부터 카본 나노튜브(11), 매립 절연막(12) 및 금속막(9)을 제거한다.
이에 따라, 카본 나노튜브(11)는 비어 홀(7a) 내에 비어(13)로서 선택적으로 남겨진다.
CMP법에 사용되는 연마제로서, 예를 들면, 알칼리계의 산화막계용 슬러리를 사용한다. CMP법에 의한 연마 조건은, 매립 절연막(12)을 구성하는 산화 실리콘(SiO2)의 연마 레이트가 금속막(9)을 구성하는 Ta의 연마 레이트보다도 커지는 고선택성 연마 조건으로 하는 것이 바람직하다.
카본 나노튜브(11)는 고품질이 됨에 따라서 연마 레이트가 떨어지지만, 그 때에는 슬러리를 산계(酸系)로 바꾸어 카본 나노튜브(11)의 연마 레이트를 증가시킬 수 있다.
단, 산계의 슬러리에 의하면 SiO2의 연마 레이트가 감소하므로, 슬러리의 ph(페하)를 조정함으로써, 비어 홀(7a) 내에 남겨지는 카본 나노튜브(11)의 상단과 제 2 층간 절연막(7)의 상면의 평탄화를 유지하면서 연마한다.
카본 나노튜브(11) 및 매립 절연막(12)의 연마에 의해 금속막(9)이 노출되는 시점에서, CMP법의 연마 조건을 변경한다. 이 경우, 금속막(9)과 매립 절연막(12) 각각의 연마 레이트는, 금속막(9)쪽이 매립 절연막(12) 및 제 2 층간 절연막(7)보다도 큰 고선택성 연마인 것이 요망된다. 그 조건으로서, Ta용의 산계의 슬러리를 사용한다.
이에 따라, 하층 금속막(9a)을 연마하는 상태에서, 실리콘 산화막으로 이루어지는 제 2 층간 절연막(7)의 연마가 억제되어 선택적으로 금속막(9)이 제거된다.
이상과 같은 연마에 의해 비어(13)를 형성한 후에, 예를 들면, 5%의 희플루오르산에 의해 제 2 층간 절연막(7)의 표면의 연마 잔사(殘渣)를 제거하는 동시에, 매립 절연막(12)의 노출면을 에칭해서 비어 홀(7a)의 상단으로부터 카본 나노튜브(11), 즉 비어(13)의 노출량을 증가시킨다.
이 후에, 도 3의 (b)에 나타낸 바와 같이, 제 2 층간 절연막(7) 및 비어(13) 위에 TiN 또는 Ti, 또는 그들의 복합막으로 이루어지는 콘택트막(14a)을 스퍼터링에 의해 형성한다. 또한, Ta, TaN 또는 그들의 복합막으로 이루어지는 Cu 확산 방지막(14b)을 스퍼터링에 의해 형성한다. 또한, Cu 확산 방지막(14b) 위에 Cu막(15)을 전해 도금에 의해 형성한다.
이어서, 실리콘 기판(1)에 400℃ 정도의 열을 가함으로써, 카본 나노튜브(11)와 콘택트막(14a)의 전기적 접합을 개선한다.
다음에, 포토리소그래피법에 의해 Cu막(15), Cu 확산 방지막(14b) 및 콘택트막(14a)을 패터닝하여, 비어(13) 위에 일부가 겹치는 도전 패턴인 2층째의 배선(16)을 형성한다.
이어서, 특히 도시하지 않지만, 배선(16) 및 제 2 층간 절연막(7) 위에 구리 확산 방지용의 실리콘 질화막, 제 3 층간 절연막 등이 형성된다.
이상에 의해, 전자 디바이스에서의 카본 나노튜브(11)의 다발로 이루어지는 비어(13)에 의해 접속되는 1층째의 배선(5)과 2층째의 배선(16)으로 이루어지는 다층 배선 구조가 형성된다.
이상과 같이 본 실시예에서는, 비어 홀(7a) 내 뿐만 아니라, 제 2 층간 절연막(7)의 표면에도 촉매면(10)을 적극적으로 형성하고, 그 위에 카본 나노튜브(11)를 성장하도록 했으므로, 비어 홀(7a) 내에 선택적으로 촉매 입자나 촉매막을 형성하는 경우에 비하여, 촉매면(10)을 형성하는 조건이 완화되고, 이에 따라 카본 나노튜브(11) 다발로 이루어지는 비어(13)의 제조 수율이 종래보다도 높아진다.
또한, 제 2 층간 절연막(7)의 상면에서 나오는 카본 나노튜브(11)를 연마할 때에, 카본 나노튜브(11)의 간극을 매립 절연막(12)으로 매립한 상태로 했으므로, 다수의 카본 나노튜브(11)가 고정되어 연마에 의한 제거나 평탄화가 용이해진다.
또한, 비어 홀(7a) 내에서, 비어(13)를 구성하는 카본 나노튜브(11)끼리의 간극은 매립 절연막(12)에 의해 매립되므로, 카본 나노튜브(11)의 열화 원인이 되는 가스나 이물의 그 간극으로의 침입을 방지할 수 있다.
게다가, 비어(13)가 매립되는 비어 홀(7a)의 내측 벽면에는 카본 나노튜브(11)보다 고저항의 금속막(9)을 형성하지 않도록 하고 있으므로, 비어 홀(7a) 내를 카본 나노튜브(11)만의 도전체로 매립하여, 보다 큰 전류를 흐르게 하는 저저항의 비어(13)를 형성할 수 있다.
(제 2 실시예)
도 4∼도 6은 본 발명의 제 2 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 단면도이다. 또한, 도 4∼도 6에서, 도 1∼도 3과 동일한 부호는 동일 요소를 나타내고 있다.
우선, 도 4의 (a)에 나타낸 구조를 형성하기까지의 공정에 관하여 설명한다.
제 1 실시예와 마찬가지로, 실리콘 산화막으로 이루어지는 제 1 층간 절연막(2)을 실리콘 기판(1) 위에 CVD법에 의해 형성한다. 실리콘 기판(1)에는 트랜지스터(도시 생략)가 형성되고, 그 트랜지스터는 제 1 층간 절연막(2)에 의해 덮인다.
또한, 제 1 층간 절연막(2) 위에는, 질화 실리콘으로 이루어지는 제 1 하지 절연막(22)과, 저유전율 재료로 이루어지는 제 2 층간 절연막(23)을 형성한다. 제2 층간 절연막(23)은, 예를 들면, 유기 실리콘 화합물 또는 포러스 실리카를 포함하는 도포액을 제 1 하지 절연막(22) 위에 도포하고, 그 중의 용매를 증발시킨 후에, 질소 분위기 중에서 열 처리하는 공정에 의해 형성된다.
그 후에, 제 2 층간 절연막(23)을 포토리소그래피법에 의해 패터닝하여 폭이 200nm 정도의 배선 홈(23a)을 형성한다. 배선 홈(23a)의 형성을 위해, 제 2 층간 절연막(23)은 플루오르계 가스를 이용하여 에칭되고, 그 아래의 제 1 하지 절연막(22)은 에칭 스토퍼가 된다.
이어서, 배선 홈(23a)으로부터 노출되는 제 1 하지 절연막(22)을 인산에 의해 선택적으로 에칭하여 배선 홈(23a)을 더 깊게 한다. 이에 따라, 배선 홈(23a)의 깊이는 정밀도 좋게 제어된다.
또한, 제 2 층간 절연막(23)의 표면의 에칭 잔사를 습식 처리에 의해 제거하고, 또한 그 표면을 세정한다.
다음에, Cu 확산 방지막(25a)으로서 Ta 막 또는 TaN막을 배선 홈(23a)의 내면과 제 2 층간 절연막(23) 위에 스퍼터링에 의해 형성한다. 그 후에, Cu 확산 방지막(25a) 위에 Cu막(25b)을 전해 도금에 의해 형성하여 배선 홈(23a) 내에 매립한다.
제 2 층간 절연막(23)의 상면 위에 형성된 Cu 확산 방지막(25a)과 Cu막(25b)은 CMP법에 의해 제거되고, 이에 따라 배선 홈(23a) 내에 남겨진 Cu막(25b)과 Cu 확산 방지막(25a)은 다마신 구조의 1층째의 배선(25)으로서 사용된다.
이어서, 1층째의 배선(25) 및 제 2 층간 절연막(23) 위에, 질화 실리콘막(26)을 CVD법에 의해 예를 들면, 50nm∼100nm의 두께로 형성한다. 질화 실리콘막(26)은 1층째의 배선(25)의 산화를 방지하는 동시에 구리의 확산을 방지한다.
또한, 질화 실리콘막(26) 위에, 저유전율 재료로 이루어지는 제 3 층간 절연막(27)을 예를 들면, 200nm의 두께로 형성한다. 저유전율 재료로서는, 제 2 층간 절연막(23)을 구성하는 재료와 동일한 실리콘 수지를 포함하는 절연 재료를 사용한다.
즉, 제 3 층간 절연막(27)은, 예를 들면, 유기 실리콘 화합물 또는 포러스 실리카를 포함하는 도포액을 질화 실리콘막(26) 위에 도포하고, 그 중의 용매를 증발시킨 후에, 질소 분위기 중에서 열 처리하는 공정에 의해 형성된다.
다음에, 제 3 층간 절연막(27) 위에 포토레지스트(28)를 도포하고, 이것을 노광, 현상함으로써, 비어 형성 예정 영역에 개구부(28a)를 형성한다.
이어서, 도 4의 (b)에 나타낸 바와 같이, 포토레지스트(28)를 마스크로 하여 제 3 층간 절연막(27)을 에칭하고, 이것에 의해 비어 홀(27a)을 형성한다. 제 3 층간 절연막(27)의 에칭으로서, 플루오르계 가스를 사용하는 반응성 이온 에칭법, 플라스마 에칭법 등의 건식 에칭을 사용한다. 이 후에, 포토레지스트(28)를 제거한다.
또한, 포토레지스트(28)를 제거한 후에는, 노출된 제 3 층간 절연막(27)의 표면에는 에칭 잔사가 존재하므로, 그 에칭 잔사를 습식 처리에 의해 제거한다.
그런데, 저유전율 재료로 이루어지는 제 3 층간 절연막(27)이 포러스 타입인 경우에는, 포토레지스트(28)를 제거한 후에, 도 4의 (c)에 나타낸 바와 같이, 포어(pore) 실링층(24)을 제 3 층간 절연막(27)의 상면과 비어 홀(27a)의 내측면 및 저면에 형성한다. 포어 실링층(24)으로서 예를 들면, CVD법에 의해 SiOC를 형성한다. 포어 실링층(24)은 제 3 층간 절연막(27)의 상면과 비어 홀(27a)의 내벽면의 각각에 침투한다. 또한, 포어 실링층(24)은 도 5 이후는 생략되어 있다.
다음에, 비어 홀(27a)을 통해서 그 저부의 질화 실리콘막(26)과 포어 실링층(24)을 예를 들면, 스퍼터링에 의해 에칭하고, 이에 따라 비어 홀(27a)로부터 구리 배선(25)의 일부를 노출시킨다. 이 에칭시에, 제 3 층간 절연막(27)의 상면의 포어 실링층(24)을 포토레지스트(도시 생략)에 의해 덮어 보호한다.
이어서, 도 5의 (a)에 나타낸 바와 같이, 수직 방향으로의 이방성이 높은 박막 형성 방법에 의해, 제 3 층간 절연막(27)의 상면과 비어 홀(27a)의 저면 위에 금속막(9)을 형성한다. 금속막(9)의 형성에 대해서는, 제 1 실시예와 동일한 조건을 채용하고, 예를 들면, Cu 확산 배리어 재료로 이루어지는 하지 금속막(9a)과, 후술하는 비어에 대해서 양호한 전기적 및 기계적인 콘택트가 가능한 재료로 이루어지는 상층 금속막(9b)으로 구성된다.
또한, 금속막(9)은 제 1 실시예와 마찬가지로, Ta, TaN, Ti, TiN 중 어느 하나 또는 그들의 조합으로서, 단층 또는 복수층으로 구성되어도 좋다.
다음에, 도 5의 (b)에 나타낸 바와 같이, 금속막(9) 표면, 즉 비어 홀(27a)의 저부의 금속막(9)과 제 3 층간 절연막(27) 위의 금속막(9) 위에 촉매면(10)을 형성한다.
촉매면(10)은 촉매 금속 미립자 또는 촉매막으로 구성되며, 도면에서는 촉매 금속 미립자(10a)가 도시되어 있다. 촉매 금속 미립자 또는 촉매막을 구성하는 금속 원소로서, 제 1 실시예와 동일한 방법 및 조건에 의해서, Co, Fe, Ni 또는 그들 중 어느 하나를 포함하는 2원계 금속, 예를 들면, TiCo, 또는 그들 중 어느 하나를 포함하는 합금으로 구성된다. 또한, 촉매막으로 촉매면(10)을 구성하는 경우에는, 촉매막의 두께를 예를 들면, 1nm 정도로 한다.
다음에, 도 5의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해 촉매면(10)의 전체면에 카본 나노튜브(11)를 성장시킨다.
또한, 제 3 층간 절연막(27)이 포러스이고 비어 홀(27a)의 내면에 포어 실링층이 형성되어 있는 경우에는, 카본 나노튜브(11)를 성장할 때에 사용되는 가스는 포어 실링층에 의해 차단되어 제 3 층간 절연막(27) 내에 영향을 주는 일은 없다.
다음에, 도 6의 (a)에 나타낸 바와 같이, 비어 홀(27a) 내와 제 3 층간 절연막(27) 위에 각각 성장한 복수의 카본 나노튜브(11)의 간극에 매립 절연막(12)을 형성한다.
매립 절연막(12)은, 제 1 실시예와 동일한 방법에 의해 형성되고, 예를 들면, 도포계 절연물인 SOG(spin-on-glass)를 사용하여 형성된다. 매립 절연막(12)에 크랙 등의 결함이 발생하기 어렵게 하기 위해서, 포러스막을 형성하는 것이 바람직하다. 또한, 매립 절연막(12)으로서는, 전기 전도성의 면에서 보아 저유전율 재료로 구성하는 것이 바람직하다.
다음에, 도 6의 (b)에 나타낸 바와 같이, CMP법에 의해 카본 나노튜브(11)와 매립 절연막(12)을 연마해서 평탄화하는 동시에 제 3 층간 절연막(27)의 상면 위로부터 카본 나노튜브(11), 매립 절연막(12) 및 금속막(9)을 제거한다. 카본 나노튜브(11), 매립 절연막(12) 및 금속막(9)의 연마에 대해서는, 제 1 실시예와 동일한 조건을 채용한다.
이에 따라, 카본 나노튜브(11)는 비어 홀(27a) 내에 비어(13)로서 선택적으로 남겨진다.
그 후에, 예를 들면, 5%의 희플루오르산에 의해 제 3 층간 절연막(27)의 표면의 연마 잔사를 제거하는 동시에, 비어 홀(27a)의 상단으로부터 카본 나노튜브(11)의 다발, 즉 비어(13)의 상단의 노출량을 증가시킨다.
다음에, 도 6의 (c)에 나타낸 바와 같이, 비어(13)의 상단에 접속되는 다마신 구조의 2층째의 배선(31)을 제 3 층간 절연막(27) 위에 형성한다. 배선(31)은 다음과 같은 방법에 의해 형성된다.
우선, 제 3 층간 절연막(27) 위에, 질화 실리콘으로 이루어지는 제 2 하지 절연막(29)을 CVD법에 의해 형성하고, 또한 저유전율 재료로 이루어지는 제 4 층간 절연막(30)을 성장시킨다. 저유전율 재료로서, 예를 들면, 상기와 같은 실리콘을 포함하는 재료나, 또는 SiOC 등이 사용된다.
그 후에, 제 4 층간 절연막(30)을 포토리소그래피법에 의해 패터닝하여 폭이 200nm 정도의 배선 홈(30a)을 형성한다. 배선 홈(30a)을 형성하기 위해서 건식 에칭을 사용하는 경우에는 플루오르계 가스를 사용한다. 이 경우, 제 2 하지 절연막(29)은 에칭 스톱층이 된다.
이어서, 배선 홈(30a)으로부터 노출되는 제 2 하지 절연막(29)을 인산에 의해 선택적으로 에칭해서 배선 홈(30a)을 더 깊게 한다.
다음에, 배선 홈(30a)의 내면에, TiN과 Ti를 차례로 형성한 2층 구조의 콘택트막(31a)과, Ta로 이루어지는 Cu 확산 방지막(31b)을 차례로 형성한다.
이 후에, Cu 확산 방지막(31b) 위에 Cu막(31c)을 전해 도금에 의해 형성하여 배선 홈(30a) 내에 매립한다. 계속해서, 400℃의 가열에 의해 비어(13)와 콘택트막(31a)의 전기적 접속을 개선한다.
또한, 제 3 층간 절연막(27)의 상면 위에도 형성된 콘택트막(31a), Cu 확산 방지막(31b), Cu막(31c)을 CMP법에 의해 제거하고, 이에 따라 배선 홈(30a) 내에 남겨진 Cu막(31c), Cu 확산 방지막(31b) 및 콘택트막(31a)을 다마신 구조의 2층째의 배선(31)으로서 사용한다.
이 후에, 특히 도시하지 않지만, 실리콘 질화막, 층간 절연막, 배선 등을 더 형성한다.
이상에 의해, 전자 디바이스에서의 카본 나노튜브(11)로 이루어지는 비어(13)에 의해 1층째의 배선(25)과 2층째의 배선(31)을 접속하는 다층 배선 구조가 형성된다.
이상과 같이 본 실시예에서는 비어 홀(27a) 내 뿐만 아니라, 제 3 층간 절연막(27)의 표면에도 촉매면(10)을 적극적으로 형성하고, 그 위에 카본 나노튜브(11)를 성장하도록 했으므로, 제 1 실시예와 마찬가지로, 촉매면(10)을 형성하는 조건이 완화되고, 이에 따라, 비어(13)의 제조 수율이 종래보다도 높아진다.
또한, 카본 나노튜브(11) 내의 다발의 간극을 매립 절연막(12)으로 매립하도록 했으므로, 카본 나노튜브(11)가 고정되어 연마에 의한 제거가 용이해진다. 또한, 비어(13)를 구성하는 카본 나노튜브(11)끼리의 간극은 매립 절연막(12)에 의해 매립되므로, 비어 홀(7a) 내에의 이물의 침입에 의한 카본 나노튜브(11)의 열화가 방지된다.
또한, 구리 배선(25) 위에 비어 홀(27a)이 형성되는 제 3 층간 절연막(27)을 포러스인 저유전율 재료로 구성하는 경우라도, 그 표면에 포어 실링층(24)을 형성하도록 했으므로, 카본 나노튜브(11)를 성장시키기 위해서 사용되는 가스가 제 3 층간 절연막(27)에 악영향을 미치는 것을 방지할 수 있다.
(제 3 실시예)
도 7, 도 8은 본 발명의 제 3 실시예에 따른 전자 디바이스 및 그 제조 공정을 나타낸 단면도이다. 또한, 도 7, 도 8에서, 도 4∼도 5와 동일한 부호는 동일 요소를 나타내고 있다.
우선, 제 2 실시예에 따른 도 4의 (a), (b)에 나타낸 것과 같은 공정에 의해, 실리콘 기판(1) 위에, 제 1 층간 절연막(2), 제 1 하지 절연막(22), 제 2 층간 절연막(23), 1층째의 배선(25), 제 1 실리콘 질화막(26), 제 3 층간 절연막(27)을 형성한다. 제 3 층간 절연막(27)은 저유전율 재료로 구성된다.
그리고, 제 3 층간 절연막(27) 중 1층째 배선(25)의 상방에 비어 홀(27a)을 형성한 후에, 제 3 층간 절연막(27) 상면과 비어 홀(27a)의 내벽면 및 저면에 포어 실링층(도시 생략)을 형성하고, 또한, 비어 홀(27a)을 통해서 제 1 질화 실리콘막(26)과 그 위의 포어 실링층을 에칭하여 1층째의 배선(25)의 일부를 노출시킨다.
다음에, 도 7의 (a)에 나타낸 바와 같이, 제 3 층간 절연막(27)의 상면과 비어 홀(27a)의 내벽면 및 저면에 금속막(9)을 구성하는 하층 금속막(9c)과 상층 금속막(9b)을 차례로 형성한다.
금속막(9)의 하층 금속막(9c)으로서, 이방성이 낮은 스퍼터링법에 의해 금속 확산 배리어막을 형성한다. 하층 금속막(9c)은, 예를 들면, Ta, TaN, Ti, TiN 중 어느 하나 또는 그들의 조합으로 구성되고, 그 중에서 Ta, TaN은 구리 등에 대해서 배리어성이 우수하다.
또한, 상층 금속막(9b)으로서, 제 1 실시예와 마찬가지로, 이방성 롱스로 스퍼터링법 등에 의해 이방성이 높은 성막 방법에 의해 콘택트막을 형성한다. 상층 금속막(9b)은 제 3 층간 절연막(27)의 상면과 비어 홀(27a)의 저면에 형성되는 한편, 비어 홀(27a)의 측벽면 위에 실질적으로 성막되지 않는 조건으로 한다.
상층 금속막(9b)은, 예를 들면, Ta, TaN, Ti, TiN 중 어느 하나 또는 그들의 조합을 형성하고, 특히 Ti, TiN은 후술의 카본 나노튜브(11)와 전기적, 기계적으로 양호한 콘택트가 도모된다.
다음에, 도 7의 (b)에 나타낸 바와 같이, 비어 홀(27a)의 저부와 제 3 층간 절연막(27)의 상면 위에 각각 형성된 상층 금속막(9b) 위에 촉매면(10)을 형성한다.
촉매면(10)은 촉매 금속 미립자 또는 촉매막으로 구성되고, 도면에서는 촉매 금속 미립자(10a)가 도시되어 있다. 촉매 금속 미립자 또는 촉매막을 구성하는 금속 원소로서, 제 1 실시예와 동일한 방법 및 조건에 의해서, Co, Fe, Ni 또는 그들 중 어느 하나를 포함하는 2원계 금속, 예를 들면, TiCo, 또는 그들 중 어느 하나를 포함하는 합금을 형성한다.
다음에, 도 7의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해 촉매면(10)의 전체면에 카본 나노튜브(11)를 성장시킨다.
또한, 비어 홀(27a)의 내면에 형성된 Cu 확산 배리어재로 이루어지는 하층 금속막(9c)은, 카본 나노튜브(11)를 성장시킬 때에 사용되는 가스가 제 3 층간 절연막(27)에 영향을 주는 것을 방어한다.
다음에, 도 8의 (a)에 나타낸 바와 같이, 비어 홀(27a) 내와 제 3 층간 절연막(27) 위에 각각 성장한 복수의 카본 나노튜브(11)의 다발의 간극에 매립 금속막(18)을 형성한다.
매립 금속막(18)은, 예를 들면, Cu로 구성되고, 전해 도금 또는 무전해 도금에 의해 형성된다. 또한, Cu 이외의 금속, 예를 들면, Ti, 팔라듐(Pd) 등, 카본 나노튜브(11)에의 저저항 접촉 가능한 금속, 그 밖의 도전재라도 좋다.
비어 홀(27a) 내에 충전된 Cu의 매립 금속막(18)은, Cu 확산 배리어막(9c)에 의해 제 3 층간 절연막(27)으로의 확산이 억제된다.
다음에, 도 8의 (a)에 나타낸 바와 같이, CMP법에 의해 카본 나노튜브(11)와 매립 금속막(18)을 연마해서 평탄화하는 동시에 제 3 층간 절연막(27)의 상면 위로부터 카본 나노튜브(11), 매립 금속막(18) 및 금속막(9)을 제거한다.
이에 따라, 카본 나노튜브(11) 및 매립 금속막(18)은 비어 홀(27a) 내에 비어(13)로서 선택적으로 남겨진다.
CMP법에 사용되는 연마 조건은, 제 1 단계로서, 매립 금속막(18)을 구성하는 구리의 연마 레이트가 금속막(9)을 구성하는 Ta의 연마 레이트보다도 커지는 고선택성 연마 조건으로 하는 것이 바람직하다.
카본 나노튜브(11)는 고품질이 됨에 따라서 연마 레이트가 떨어지므로, 그러한 경우에는 기계 연마 성분을 증가시키기 위한 슬러리를 선택함으로써, 연마 레이트를 증가시킬 수 있다. 이 경우, 매립 금속막(18)의 대미지(damage)가 증가할 우려가 있으므로, 기계 연마 성분의 증가 정도를 조정할 필요가 있다.
카본 나노튜브(11) 및 매립 금속막(18)의 연마에 의해 하층 금속막(9c)이 노출되는 시점에서, 슬러리를 산계 Ta용으로 변경한다. 이 경우, 제 3 층간 절연막(27)보다도 금속막(9)쪽이 큰 고선택성 연마인 것이 요망된다.
이에 따라, 금속막(9)의 하층 금속막(9c)을 연마하는 상태에서, 제 3 층간 절연막(27)의 연마가 억제되어 선택적으로 금속막(9)이 제거된다.
금속막(9)의 제거 후에, 예를 들면, 5%의 희플루오르산에 의해 제 3 층간 절연막(27)의 표면의 연마 잔사를 제거한다.
다음에, 도 8의 (c)에 나타낸 바와 같이, 제 2 실시예와 동일한 방법에 의해, 비어(13)의 상단에 접속되는 다마신 구조의 2층째의 배선(31)을 제 3 층간 절연막(27) 위에 형성한다.
이상에 의해, 전자 디바이스에서의 카본 나노튜브(11)로 이루어지는 비어(13)에 의해 1층째의 배선(25)과 2층째의 배선(31)을 접속하는 다층 배선 구조가 형성된다.
이상과 같이 본 실시예에서는 비어 홀(27a)의 저부 뿐만 아니라, 제 3 층간 절연막(27) 위에도 촉매면(10)을 적극적으로 형성하고, 그 위에 카본 나노튜브(11)를 성장시키도록 했으므로, 제 1 실시예와 마찬가지로, 촉매면(10) 및 카본 나노튜브(11)를 형성하는 조건이 완화되고, 이에 따라 비어(13)의 제조 수율이 종래보다도 높아진다.
또한, 다수의 카본 나노튜브(11)의 간극을 매립 금속막(18)으로 매립하도록 했으므로, 카본 나노튜브(11)가 고정되어 연마에 의한 제거가 용이해진다. 또한, 비어(13)를 구성하는 카본 나노튜브(11)끼리의 간극은 매립 금속막(18)에 의해 매립되므로, 비어 홀(27a) 내에의 이물의 침입에 의한 카본 나노튜브(11)의 열화가 방지된다.
또한, 비어 홀(27a) 내에서 카본 나노튜브(11)의 간극에 금속 매립막을 매립했으므로, 사이즈를 변경하지 않고 비어(13)의 저저항화가 가능하게 된다. 이 경우, 동일한 사이즈의 구리만으로 비어를 형성하는 경우에 비하여 흘릴 수 있는 전류 밀도는 크다.
또한, 상기의 제 1∼제 3 실시예에서는, 반도체 장치를 예로 들어 설명했지만, 그 이외의 전자 디바이스에서의 다층 배선 구조를 상기의 방법으로 형성하고, 상기와 동일한 구조로 해도 좋다.
다음에, 상기 실시예의 특징을 부기한다.
(부기 1)
기판 위의 제 1 절연막 위에 패턴을 형성하는 공정과, 상기 제 1 절연막과 상기 도전 패턴을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 중 상기 도전 패턴의 위에 홀을 형성하는 공정과, 상기 홀 내의 저면과 상기 제 2 절연막의 상면에 촉매 담지막을 형성하는 공정과, 상기 촉매 담지막의 표면에 촉매 입자 또는 촉매막으로 이루어지는 촉매면을 형성하는 공정과, 상기 촉매면으로부터 탄소 원소 원통형 구조체의 다발을 성장시키는 공정과, 상기 탄소 원소 원통형 구조체의 다발의 간극에 매립막을 형성하는 공정과, 상기 탄소 원소 원통형 구조체의 다발 및 상기 매립막 및 상기 촉매 담지막을 연마하여 상기 제 2 절연막의 상면으로부터 제거하는 동시에, 상기 매립막 및 상기 탄소 원소 원통형 구조체의 다발을 상기 홀 내에 남겨서 비어를 형성하는 공정을 갖는 것을 특징으로 하는 전자 디바이스의 제조 방법.
(부기 2)
상기 촉매 담지막은 탄탈, 질화 탄탈, 티탄, 질화 티탄 중 어느 하나 또는 그것의 조합의 단층 또는 복수층으로 구성되어 있는 것을 특징으로 하는 부기 1에 기재된 전자 디바이스의 제조 방법.
(부기 3)
상기 촉매 담지막은 상기 기판의 수직 방향으로 선택 성장하는 스퍼터링법에 의해 형성되는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 전자 디바이스의 제조 방법.
(부기 4)
상기 촉매 입자 또는 상기 촉매막은 코발트, 철, 니켈 중 어느 하나의 제 1 금속이거나, 상기 제 1 금속을 포함하는 2원계 금속이거나, 상기 제 1 금속의 합금 중 어느 하나인 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 전자 디바이스의 제조 방법.
(부기 5)
상기 매립막은 매립 절연막에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 전자 디바이스의 제조 방법.
(부기 6)
상기 매립 절연막은 도포계 절연 재료의 도포에 의해 형성된 후에 열 처리에 의해 경화되어 형성되는 것을 특징으로 하는 부기 5에 기재된 전자 디바이스의 제조 방법.
(부기 7)
상기 매립막은 도전막인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 전자 디바이스의 제조 방법.
(부기 8)
상기 도전막은 도금에 의해 형성된 금속막인 것을 특징으로 하는 부기 7에 기재된 전자 디바이스의 제조 방법.
(부기 9)
상기 촉매 담지막을, 상기 도전막의 상기 제 2 절연막으로의 확산을 방지하는 배리어 재료로 구성하고, 상기 홀의 내벽면 위에도 형성하는 것을 특징으로 하는 부기 1 내지 부기 8 중 어느 하나에 기재된 전자 디바이스의 제조 방법.
(부기 10)
상기 홀 내의 상기 비어의 상단에 접속되는 상측의 도전 패턴을 상기 제 2 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 부기 9에 기재된 전자 디바이스의 제조 방법.
(부기 11)
기판 위에 형성된 제 1 절연막 위에 형성된 도전 패턴과, 상기 도전 패턴 및 상기 제 1 절연막을 덮는 제 2 절연막과, 상기 도전 패턴 위로서 상기 제 2 절연막 내에 형성된 홀과, 상기 홀 내에서 상기 도전 패턴의 표면으로부터 상기 홀의 상단에 형성된 탄소 원소 원통형 구조체의 다발과, 상기 홀 내에서 탄소 원소 원통형 구조체의 다발의 간극에 매립된 매립막을 갖는 것을 특징으로 하는 전자 디바이스.
(부기 12)
상기 매립막은 절연재로 구성되는 것을 특징으로 하는 부기 11에 기재된 전자 디바이스.
(부기 13)
상기 절연재는 포러스 타입의 유기 SOG인 것을 특징으로 하는 부기 12에 기재된 전자 디바이스.
(부기 14)
상기 매립막은 도전재로 구성되는 것을 특징으로 하는 부기 11 내지 부기 13 중 어느 하나에 기재된 전자 디바이스.
(부기 15)
상기 홀의 내벽면에는 상기 도전재의 상기 제 2 절연막 내로의 확산을 방지하는 배리어막이 형성되어 있는 것을 특징으로 하는 부기 14에 기재된 전자 디바이스.
(부기 16)
상기 홀 내의 상기 도전 패턴의 표면은 촉매 담지막으로 구성되고, 상기 촉매 담지막 위에는 촉매 입자 또는 촉매막이 형성되어 있는 것을 특징으로 하는 부기 11 내지 부기 15 중 어느 하나에 기재된 전자 디바이스.
(부기 17)
상기 촉매 담지막은 탄탈, 질화 탄탈, 티탄, 질화 티탄 중 어느 하나 또는 그것의 조합의 단층 또는 복수층으로 구성되어 있는 것을 특징으로 하는 부기 16에 기재된 전자 디바이스.
(부기 18)
상기 촉매 입자 또는 상기 촉매막은 코발트, 철, 니켈 중 어느 하나의 제 1 금속이거나, 상기 제 1 금속을 포함하는 2원계 금속이거나, 상기 제 1 금속의 합금 중 어느 하나인 것을 특징으로 하는 부기 16에 기재된 전자 디바이스.
(부기 19)
상기 제 2 절연막은 포러스 타입의 절연막으로 구성되고, 상기 제 2 절연막의 표면과 상기 홀의 내면은 포어 실링층으로 덮여 있는 것을 특징으로 하는 부기 11 내지 부기 18 중 어느 하나에 기재된 전자 디바이스.
(부기 20)
상기 제 2 절연막 위에는, 상기 탄소 원소 원통형 구조체의 다발의 상단에 접속하는 제 2 도전 패턴이 형성되어 있는 것을 특징으로 하는 부기 11 내지 부기 19 중 어느 하나에 기재된 전자 디바이스.
1 : 실리콘 기판 2 : 층간 절연막
5, 25 : 배선 6, 26 : 실리콘 질화막
7, 27 : 층간 절연막 8, 28 : 포토레지스트
7a, 27a : 비어 홀 9a : 금속 확산 배리어막
9b : 콘택트막 9 : 금속막(촉매 담지막)
10a : 촉매 금속 입자 10 : 촉매면
11 : 카본 나노튜브 12 : 매립 절연막
13 : 비어 16, 31 : 배선
18 : 매립 금속막

Claims (10)

  1. 기판 위의 제 1 절연막 위에 도전 패턴을 형성하는 공정과,
    상기 제 1 절연막과 상기 도전 패턴을 덮는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 중 상기 도전 패턴의 위에 홀을 형성하는 공정과,
    상기 홀 내의 저면(底面)과 상기 제 2 절연막의 상면에 촉매 담지(擔持)막을 형성하는 공정과,
    상기 촉매 담지막의 표면에 촉매 입자 또는 촉매막으로 이루어지는 촉매면을 형성하는 공정과,
    상기 촉매면으로부터 탄소 원소 원통형 구조체의 다발을 성장시키는 공정과,
    상기 탄소 원소 원통형 구조체의 다발의 간극에 매립막을 형성하는 공정과,
    상기 탄소 원소 원통형 구조체의 다발 및 상기 매립막 및 상기 촉매 담지막을 연마하여
    상기 제 2 절연막의 상면으로부터 제거하는 동시에, 상기 매립막 및 상기 탄소 원소 원통형 구조체의 다발을 상기 홀 내에 남겨서 비어를 형성하는 공정을 갖는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 촉매 담지막은 상기 기판의 수직방향으로 선택 성장하는 스퍼터링법에 의해 형성되는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 매립막은 매립 절연막에 의해 형성되어 있는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 매립 절연막은 도포계 절연 재료의 도포에 의해 형성된 후에 열 처리에 의해 경화되어 형성되는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 매립막은 도전막에 의해 형성되어 있는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  6. 기판 위에 형성된 제 1 절연막 위에 형성된 도전 패턴과,
    상기 도전 패턴 및 상기 제 1 절연막을 덮는 제 2 절연막과,
    상기 도전 패턴 위로서 상기 제 2 절연막 내에 형성된 홀과,
    상기 홀 내에서 상기 도전 패턴의 표면으로부터 상기 홀의 상단에 형성된 탄소 원소 원통형 구조체의 다발과,
    상기 홀 내에서 탄소 원소 원통형 구조체의 다발의 간극에 매립된 매립막을 갖는 것을 특징으로 하는 전자 디바이스.
  7. 제 6 항에 있어서,
    상기 매립막은 절연재로 구성되는 것을 특징으로 하는 전자 디바이스.
  8. 제 6 항에 있어서,
    상기 매립막은 도전재로 구성되는 것을 특징으로 하는 전자 디바이스.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 홀 내의 상기 도전 패턴의 표면은 촉매 담지막으로 구성되고, 상기 촉매 담지막 위에는 촉매 입자 또는 촉매막이 형성되어 있는 것을 특징으로 하는 전자 디바이스.
  10. 제 9 항에 있어서,
    상기 촉매 입자 또는 상기 촉매막은 코발트, 철, 니켈 중 어느 하나의 제 1 금속이거나, 상기 제 1 금속을 포함하는 2원계 금속이거나, 상기 제 1 금속의 합금 중 어느 하나인 것을 특징으로 하는 전자 디바이스.
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