CN100595905C - 电子器件及其制造方法 - Google Patents

电子器件及其制造方法 Download PDF

Info

Publication number
CN100595905C
CN100595905C CN200810090316A CN200810090316A CN100595905C CN 100595905 C CN100595905 C CN 100595905C CN 200810090316 A CN200810090316 A CN 200810090316A CN 200810090316 A CN200810090316 A CN 200810090316A CN 100595905 C CN100595905 C CN 100595905C
Authority
CN
China
Prior art keywords
film
catalyst
conductive pattern
hole
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810090316A
Other languages
English (en)
Other versions
CN101276780A (zh
Inventor
二瓶瑞久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101276780A publication Critical patent/CN101276780A/zh
Application granted granted Critical
Publication of CN100595905C publication Critical patent/CN100595905C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B1/00—Nanostructures formed by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.
    • Y10S977/742—Carbon nanotubes, CNTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/842—Manufacture, treatment, or detection of nanostructure for carbon nanotubes or fullerenes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

本发明公开一种电子器件及其制造方法，该电子器件包括：导电图案，形成在第一绝缘膜上；第二绝缘膜，形成在所述导电图案和所述第一绝缘膜上；孔，形成在所述导电图案上的所述第二绝缘膜中；多个碳纳米管，形成在所述孔中，从所述导电图案的表面延伸；以及埋置膜，埋置在所述孔中的所述多个碳纳米管之间的空隙中。利用本发明，相比于在导孔中选择性地形成催化剂颗粒和催化剂膜的情况，放宽了形成催化剂表面的条件。相比于现有技术，提高了由成束碳纳米管形成的通路的产量。此外，埋置绝缘膜可防止损害碳纳米管的气体和外来物质进入空隙。而且，由碳纳米管制成的通路仅作为仅在导孔中的导体，具有更低的电阻和更大的电流容量。

Description

电子器件及其制造方法
交叉相关申请
本申请要求申请日为2007年3月30日的日本专利申请2007-095368的优先权，并通过参考将其全部并入本申请。
技术领域
本发明涉及一种电子器件及其制造方法，更具体地涉及一种配置有使用碳纳米管的互连结构的电子器件及其制造方法。
背景技术
多媒体领域的产品，例如移动终端、游戏机等等，引导了对电子器件的需求，并且这种需求稳步增长。在这样的电子器件、例如大规模集成电路(LSI)的一部分中，使用铜(Cu)镶嵌互连结构。与铝互连相比，铜互连的电阻更低，电流密度更高。
为了适应对LSI更高集成度的需要，要求提供线宽(line-width)更窄、耐受电流密度更高的互连结构。
作为改善互连结构的一种方法，碳纳米管(CNT)受到相当多的关注，碳纳米管具有碳的圆柱形结构，其电阻更低，耐受电流密度更高。
由于因形状各向异性而导致的一维电子特性，所以电子通过冲击传导(ballistic conduction)流过碳纳米管，最大电流密度的量级大约为109A/cm2。碳纳米管的电迁移耐力(electromigration resistance)出色到这样的程度：每单位面积可流过的电流是铜的上千倍。
例如，日本专利申请公开No.2006-120730-A和No.2006-202942-A、IEEE国际互连技术会议2006，p.230、IEEE国际互连技术会议2005，p.234、以及Jan.J.Appl.Phys.Vol.41(2002)pp.4370-4374公开了在LSI中将CNT用作互连结构。
日本专利申请公开No.2006-120730和IEEE国际互连技术会议2006，p.230公开了：将从绝缘膜中的孔的底表面垂直延伸的一束碳纳米管用作通路互连(via interconnection)。
图4A至图4C示出形成由碳纳米管制成的通路(via)的常规步骤。
首先如图4A所示，在铜膜101上形成钽(Ta)膜102作为铜扩散阻挡层，然后在钽膜102上形成一层膜、例如氮化钛(TiN)膜103，该氮化钛膜103设定碳纳米管的生长方向。
然后，在TiN膜103上形成二氧化硅膜104，然后通过光刻方法等将二氧化硅膜104图案化，以形成导孔(via hole)105。然后，通过导孔105在TiN膜103的表面上形成钴(Co)催化剂颗粒106，使其在该表面上均匀分布。
然后如图4B所示，在预定的条件下从导孔105中的钴催化剂颗粒106向上形成碳纳米管107。
然后如图4C所示，将碳纳米管107从二氧化硅膜104的上表面突出的部分去除。这样，留在导孔105中的碳纳米管107用作通路。
碳纳米管107的直径差不多在亚纳米到几十纳米的范围内，碳纳米管的长度可生长至几百微米。
发明内容
根据实施例的一个方案，提供一种制造电子器件的方法，包括步骤：在衬底上的第一绝缘膜上形成导电图案；形成第二绝缘膜以覆盖所述第一绝缘膜和所述导电图案；在所述导电图案上的所述第二绝缘膜中形成孔；在所述孔的底面以及所述第二绝缘膜的上表面上形成催化剂支撑膜；在所述催化剂支撑膜的表面上形成由催化剂颗粒和催化剂膜的至少其中一种制成的催化剂表面；在所述催化剂表面上生长多个碳元素圆柱形结构；在所述多个碳元素圆柱形结构之间的空隙中以及在孔中形成埋置绝缘膜；以及抛光所述多个碳元素圆柱形结构、所述埋置绝缘膜、以及所述催化剂支撑膜，将所述第二绝缘膜上表面上的所述碳元素圆柱形结构、所述埋置绝缘膜、以及所述催化剂支撑膜去除，将留在所述孔中的所述埋置绝缘膜和所述多个碳元素圆柱形结构作为通路。
此外，根据本发明实施例的另一个方案，提供一种电子器件，包括：导电图案，形成在衬底上的第一绝缘膜上；第二绝缘膜，用于覆盖所述导电图案和所述第一绝缘膜；孔，形成在所述导电图案上的所述第二绝缘膜中；多个碳元素圆柱形结构，形成在所述孔中，从所述导电图案的表面延伸到所述孔的上端；以及埋置绝缘膜，埋置在所述孔中的所述多个碳元素圆柱形结构之间的空隙中并且局部地埋置在所述孔中。
利用本发明，相比于在导孔中选择性地形成催化剂颗粒和催化剂膜的情况，放宽了形成催化剂表面的条件。相比于现有技术，提高了由成束碳纳米管形成的通路的产量。此外，埋置绝缘膜可防止损害碳纳米管的气体和外来物质进入空隙。而且，由碳纳米管制成的通路仅作为仅在导孔中的导体，具有更低的电阻和更大的电流容量。
附图说明
下面参照附图结合非限制性的实施例来描述本发明。
图1A至图1H为示出根据本发明第一实施例的电子器件及其制造步骤的剖视图；
图2A至图2I为示出根据本发明第二实施例的电子器件及其制造步骤的剖视图；
图3A至图3F为示出根据本发明第三实施例的电子器件及其制造步骤的剖视图；以及
图4A至图4C为示出现有技术中形成电子器件的互连结构的常规步骤的剖视图。
具体实施方式
下面参照附图详细描述本发明的实施例。为了解释的目的，在以下的描述中提出特定术语来提供对本申请所公开的各种创造性概念的透彻理解。但是，对于本领域技术人员来说，显然这些具体细节不是实践本申请所公开的各种创造性概念所必需的。
本发明的目的是提供一种电子器件及其制造方法，这种电子器件具有由作为良好结构的碳元素圆柱形结构形成的通路。
根据本实施例的制造电子器件的方法，在绝缘膜中的孔内以及在绝缘膜的上表面上形成碳元素圆柱形结构，然后将埋置膜(buried film)填充在碳元素圆柱形结构之间的空隙中，然后将碳元素圆柱形结构和埋置膜从绝缘膜的上表面去除。这样，碳元素圆柱形结构和埋置膜留在孔中作为通路。
根据通路的形成，要扩大形成碳元素圆柱形结构的条件的选择范围和在碳元素圆柱形结构下形成催化剂颗粒或者催化剂膜的工艺裕度(processmargin)的选择范围，从而提高通路形成的产量。
此外，根据本发明的电子器件，将由绝缘材料或导电材料制成的埋置膜填充在碳元素圆柱形结构之间的空隙中，所述碳元素圆柱形结构构成形成在绝缘膜中的通路。因此，埋置膜可防止损害碳元素圆柱形结构的气体或物料进入碳元素圆柱形结构之间的空隙，从而能形成稳定的通路结构。
根据图4A至图4C所示的常规方法，充当碳纳米管107的生长核的Co催化剂颗粒106在导孔105中的TiN膜103上选择性地形成并均匀分布。但是最佳条件的工艺裕度小。
结果，难以高可控性、高产量地形成由碳纳米管107制成的通路。
下面参照附图详细描述本发明的实施例。
第一实施例
图1A至图1H为示出根据本发明第一实施例的电子器件及其制造步骤的剖视图。
首先，描述形成图1A所示结构的步骤。
然后，通过化学气相沉积(CVD)方法在硅衬底1上形成由二氧化硅膜制成的第一层间绝缘膜2。然后，通过溅射方法在第一层间绝缘膜2上依次形成钽(Ta)膜3和铜(Cu)膜4。在硅衬底1中形成晶体管，并用第一层间绝缘膜2覆盖该晶体管。
作为第一层间绝缘膜2，例如通过使用硅烷气体或四乙氧基硅烷(TEOS)气体的CVD方法，来形成二氧化硅膜。
然后，通过使用光致抗蚀剂的光刻方法将Cu膜4和Ta膜3图案化成为布线轮廓(profile)。这样，第一层布线5形成为导电图案。布线5的线宽例如设定为几百nm以下，例如为大约200nm。
然后，在布线5和第一层间绝缘膜2上形成例如厚50nm至100nm的氮化硅膜6。氮化硅膜6形成作为铜扩散阻止和抗氧化膜。
然后，在氮化硅膜6上形成例如厚约200nm的第二层间绝缘膜7。作为第二层间绝缘膜7，例如通过使用TEOS气体作为反应气体的等离子体CVD方法，来形成二氧化硅膜。
然后，在第二层间绝缘膜7上涂覆光致抗蚀剂8，然后曝光/显影。这样，在通路形成区域中形成开口部分8a。
然后，用光致抗蚀剂8作为掩模，通过蚀刻第二层间绝缘膜7形成导孔7a。可以采用例如反应离子蚀刻方法、等离子体蚀刻方法等等干蚀刻方法，也可以采用使用氢氟酸的湿蚀刻方法，作为由二氧化硅膜制成的第二层间绝缘膜7的蚀刻方法。
将光致抗蚀剂8去除后，用磷酸等等通过导孔7a蚀刻氮化硅膜6，如图1B所示。这样，通过导孔7a暴露出一部分布线5。
然后如图1C所示，通过成膜方法分别在第二层间绝缘膜7的上表面和导孔7a的底面形成金属膜9作为催化剂支撑膜，该成膜方法在硅衬底1上表面的垂直方向上具有高度的生长各向异性。
通过几乎不使金属粘附在导孔7a内侧壁上的方法形成金属膜9，例如各向异性长抛(long-throw)溅射方法，该方法将靶与样品之间的距离设定为大于靶直径来提供构成元素颗粒。作为给予金属元素高度的直线行进特性的这种成膜方法，除了各向异性长抛溅射方法外，还有准直仪溅射(collimatorsputter)、电离金属等离子体(IMP)溅射等等。
金属膜9由两层结构形成，该两层结构包括图1C中的下金属膜9a和上金属膜9b。在这种情况下，金属膜9可由钽、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或它们的组合中的任何一种制成的单层或多层形成。
下金属膜9a由Ta或TaN制成，用作Cu扩散阻挡膜。此外，上金属膜9b由Ti或TiN制成，能够很好地电连接或机械连接至通路，如下所述。
当例如通过反应溅射形成TiN膜作为上金属膜9b时，使用Ti靶，并且将氮气和氩气引入溅射气氛中。
然后如图1D所示，在金属膜9的表面，也就是在导孔7a底部的金属膜9上以及第二层间绝缘膜7上表面的金属膜9上，形成由催化剂金属精细颗粒10a或者厚约1nm的催化剂膜(未示出)制成的催化剂表面10作为催化剂区域。
钴、铁(Fe)、镍(Ni)、或者包含其中任何一种元素的二元金属合金(例如TiCo)、或者包含其中任何一种元素的合金，可用作构成催化剂表面上的催化剂金属精细颗粒或催化剂膜的金属元素。
例如通过激光熔蚀方法、溅射方法、气相沉积方法等等来形成催化剂金属精细颗粒10a或者催化剂膜。在这些方法中，优选通过采用在真空室中使用差动泵机构在金属膜9表面上形成催化剂金属精细颗粒10a或者催化剂膜的方法，提高在金属膜9的垂直方向上催化剂元素生长的各向异性。
然后如图1E所示，通过CVD方法在催化剂表面10的整个区域上生长一束碳纳米管11，即碳元素圆柱形结构。作为CVD方法，例如有热CVD方法、热丝CVD方法、以及等离子体CVD方法。当由催化剂金属精细颗粒10a形成催化剂表面10时，碳纳米管11定向在衬底表面的垂直方向上，并从催化剂金属精细颗粒10a开始生长。
当使用热CVD方法作为CVD方法时，例如将乙炔与氩气的混合气体作为反应气体引入真空室的生长气氛中。
将乙炔用氩气以10％的流率(10 flow rate％)稀释后引入真空室。此外，例如分别将含有气体的乙炔和氩气的流率设定为0.5sccm和1000sccm。此外，作为其它的生长条件，将真空室中的压力设定为1kPa，并将衬底温度设定为400℃至450℃。
在这种条件下碳纳米管11的生长速度例如为大约1μm/小时。
当使用热丝CVD方法作为生长碳纳米管11的方法时，例如将用于分离气体的热丝的温度设定在900℃至1800℃的范围内。
同时，当通过溅射方法形成TiN膜作为上面形成催化剂表面10的上金属膜9b时，将溅射气氛中氮气的压力(P1)与氩气的压力(P2)之间的比率(P1/P2)设定在3/100至30/100的范围内，优选在5/100至15/100的范围内。
因此，能够提高碳纳米管11的生长密度。这可归因于这样一个事实：TiN膜的表面粗糙度在此条件下变得较大，阻止了碳在横向上的运动，因此在长度方向上碳纳米管11的生长加速。
然后如图1F所示，在导孔7a中和第二层间绝缘膜7上分别生长的多个碳纳米管11之间的空隙中形成埋置绝缘膜12。
例如使用SOG(旋涂玻璃)作为涂覆绝缘物质，来形成埋置绝缘膜12。通过旋涂方法在催化剂表面10上形成SOG，然后例如以250℃的温度加热烘焙5分钟，然后例如以400℃的温度加热30分钟进行固化。
在这种情况下，作为SOG涂覆的预处理，可对涂覆区域进行氧气等离子体处理、臭氧处理、或者紫外线(UV)辐射，以改善涂覆在导孔7a中、第二层间绝缘膜7上、以及碳纳米管11之间的空隙中的SOG的可湿性。
通过固化形成的多孔材料，即SOG，几乎不包括例如裂缝这样的缺陷。因此，优选使用该材料用于埋置绝缘膜12。可采用有机SOG或者无机SOG作为SOG。有机SOG具有良好的可湿性。
可通过使用硅烷系气体、TEOS等等的等离子体CVD方法形成埋置绝缘膜12。但是，更优选的是采用涂覆方法，因为涂覆材料适合于填充碳纳米管11之间的空隙。
此外，从电导率方面考虑，优选应由低介电常数的材料形成埋置绝缘膜12。
然后如图1G所示，通过化学机械抛光(CMP)方法将碳纳米管11和埋置绝缘膜12抛光。这样，碳纳米管11和埋置绝缘膜12的上部被平坦化，并且碳纳米管11、埋置绝缘膜12以及金属膜9被从第二层间绝缘膜7的上表面去除。
结果，碳纳米管11选择性地留在导孔7a中作为通路13。
作为CMP方法中使用的研磨剂，例如使用碱性浆。在CMP方法中，优选将构成埋置绝缘膜12的二氧化硅(SiO2)的抛光速度设定为高至比构成金属膜9的钽(Ta)的抛光速度更大的选择性抛光条件。
当质量高度改善时，碳纳米管11的抛光速度相应地降低。此时，通过将碱性浆改为酸性浆能够增加碳纳米管11的抛光速度。
在这种情况下，通过采用酸性浆来降低SiO2的抛光速度。因此，通过调节浆的PH值来继续抛光，使碳纳米管11的上端和第二层间绝缘膜7的上表面变平。
当通过抛光碳纳米管11和埋置绝缘膜12暴露出金属膜9时，在该时间点改变CMP方法的抛光条件。在这种情况下，优选高选择性抛光，其中将金属膜9的抛光速度设定为大于埋置绝缘膜12和第二层间绝缘膜7各自的抛光速度。使用用于钽(Ta)的酸性浆作为条件。
因此，当下金属膜9a正在被抛光时，由二氧化硅膜制成的第二层间绝缘膜7的抛光受到抑制。这样，将金属膜9选择性地去除。
通过上述的抛光工艺形成通路13。然后，例如用5％的稀释氢氟酸将第二层间绝缘膜7表面上的抛光残留物去除。此外，通过蚀刻埋置绝缘膜12的暴露表面，增加碳纳米管11也就是自导孔7a上端的通路13的暴露程度(exposed level)。
然后如图1H所示，通过溅射方法在第二层间绝缘膜7和通路13上形成由TiN、Ti或者它们的复合膜制成的接触膜14a。然后，通过溅射方法形成由Ta、TaN或者它们的复合膜制成的铜扩散防止膜14b。然后，通过电镀方法在铜扩散防止膜14b上形成铜膜15。
然后，以大约400℃加热硅衬底1，提高碳纳米管11与接触膜14a之间的电接合性(joinability)。
然后，通过光刻方法将铜膜15、铜扩散防止膜14b、以及接触膜14a图案化。这样，形成第二层布线16，即导电图案，叠置在通路13上。
然后，虽然在附图中没有特别示出，但是在第二层布线16和第二层间绝缘膜7上形成防止铜扩散的氮化硅膜、第三层间绝缘膜等。
根据上述工艺，在电子器件中，由通过包括成束碳纳米管11的通路13相互连接的第一层布线5和第二层布线16形成多层互连结构。
如上所述，本实施例中，不仅在导孔7a中，而且在第二层间绝缘膜7的表面上主动形成催化剂表面10，然后在催化剂表面10上生长碳纳米管11。因此，放宽了形成催化剂表面10的条件，胜于在导孔7a中选择性地形成催化剂颗粒和催化剂膜的情况。结果，相比于现有技术，提高了由成束碳纳米管11形成的通路13的产量。
此外，在抛光从第二层间绝缘膜7上表面突出的碳纳米管11时，用埋置绝缘膜12填充碳纳米管11之间的空隙。因此，大量的碳纳米管11被埋置绝缘膜12固定，因此易于通过抛光方法将碳纳米管11去除和平坦化。
此外，碳纳米管11、即导孔7a中的通路13之间的空隙被埋置绝缘膜12埋置。因此，埋置绝缘膜12可防止损害碳纳米管11的气体和外来物质进入空隙。
此外，电阻比碳纳米管11更高的金属膜9不形成在埋置了通路13的导孔7a的内壁表面。因此，由碳纳米管11制成的通路13仅仅作为仅在导孔7a中的导体，具有更低的电阻和更大的电流容量。
第二实施例
图2A至图2I为示出根据本发明第二实施例的电子器件及其制造步骤的剖视图。这里，图2A至图2I中与图1A至图1H中相同的附图标记分别表示同样的元件。
首先，描述形成图2A所示结构的步骤。
如同第一实施例，通过CVD方法在硅衬底1上形成由二氧化硅膜制成的第一层间绝缘膜2。在硅衬底1上形成晶体管(未示出)，用第一层间绝缘膜2覆盖该晶体管。
在第一层间绝缘膜2上形成由氮化硅制成的第一底层绝缘膜22和由低介电常数材料制成的第二层间绝缘膜23。例如通过在第一底层绝缘膜22上涂覆包含有机硅化合物或者多孔硅石(porous silica)的涂层溶液，然后将涂层溶液中的溶剂蒸发，然后在氮气气氛中将所得到的结构退火，来形成第二层间绝缘膜23。
然后，通过光刻方法将第二层间绝缘膜23图案化，形成宽约200nm的布线凹部23a。在形成布线凹部23a时，使用氟气蚀刻第二层间绝缘膜23，并将第一底层绝缘膜22用作蚀刻阻挡膜。
然后，用磷酸选择性地蚀刻从布线凹部23a暴露的第一底层绝缘膜22，进一步加深布线凹部23a。这样，高准确度地控制布线凹部23a的深度。
然后，通过湿式工艺将第二层间绝缘膜23表面上的蚀刻残留物去除，然后清洁第二层间绝缘膜23的表面。
然后，通过溅射方法在第二层间绝缘膜23上和布线凹部23a的内表面形成Ta膜或者TaN膜作为铜扩散防止膜25a。然后，通过电镀方法在铜扩散防止膜25a上形成铜膜25b，铜膜25b埋置在布线凹部23a中。
然后，通过CMP方法将形成在第二层间绝缘膜23上表面的铜扩散防止膜25a以及铜膜25b去除。因此，留在布线凹部23a中的铜膜25b和铜扩散防止膜25a用作镶嵌结构的第一层布线25。
然后，通过CVD方法在第一层布线25和第二层间绝缘膜23上形成例如厚50nm至100nm的氮化硅膜26。氮化硅膜26防止第一层布线25氧化，并防止铜扩散。
然后，在氮化硅膜26上形成例如厚200nm的由低介电常数材料制成的第三层间绝缘膜27。作为低介电常数材料，使用与构成第二层间绝缘膜23的材料包含同样的硅的绝缘材料。
也就是说，例如通过在氮化硅膜26上涂覆包含有机硅化合物或者多孔硅石的涂层溶液，然后将涂层溶液中的溶剂蒸发，然后在氮气气氛中将所得到的结构退火，来形成第三层间绝缘膜27。
然后，在第三层间绝缘膜27上涂覆光致抗蚀剂28，并曝光/显影。这样，在通路形成区域中形成开口部分28a。
然后如图2B所示，用光致抗蚀剂28作为掩模，通过蚀刻第三层间绝缘膜27形成导孔27a。使用例如使用氟气的反应离子蚀刻方法、等离子体蚀刻方法等等干蚀刻方法作为第三层间绝缘膜27的蚀刻方法。然后将光致抗蚀剂28去除。
在这种情况下，蚀刻残留物存在于将光致抗蚀剂28去除后暴露的第三层间绝缘膜27的表面上。因此，通过湿式工艺将蚀刻残留物去除。
同时，当由低介电常数材料制成的第三层间绝缘膜27为多孔型时，将光致抗蚀剂28去除后，在第三层间绝缘膜27上表面和导孔27a内侧表面以及底面形成孔密封层(pore sealing layer)24，如图2C所示。作为孔密封层24，例如通过CVD方法形成SiOC。孔密封层24分别渗入第三层间绝缘膜27的上表面和导孔27a的内壁表面。在这种情况下，图2D和后续附图中省略孔密封层24。
然后，例如以溅射方法，通过导孔27a蚀刻底部上的氮化硅膜26和孔密封层24。这样，铜层25的一部分从导孔27a暴露。在此蚀刻过程中，用光致抗蚀剂(未示出)覆盖并保护第三层间绝缘膜27上表面上的孔密封层24。
然后如图2D所示，通过在垂直方向上表现出高各向异性的薄膜形成方法，在第三层间绝缘膜27上表面和导孔27a底面形成金属膜9。形成金属膜9时采用与第一实施例类似的条件。例如，金属膜9由下金属膜9a和上金属膜9b形成，下金属膜9a由铜扩散阻挡材料制成，上金属膜9b由能够很好地电连接或机械连接至下述通路的材料制成。
在这种情况下，如同第一实施例，金属膜9可由Ta、TaN、Ti、TiN或它们的组合中的任何一种制成的单层或多层形成。
然后如图2E所示，在金属膜9，即导孔27a底部的金属膜9上以及第三层间绝缘膜27上的金属膜9的表面形成催化剂表面10。
催化剂表面10由催化剂金属精细颗粒或者催化剂膜形成，催化剂金属精细颗粒10a如图2E所示。通过与第一实施例中类似的方法和条件，由Co、Fe、Ni、或者包含其中任何一种元素的二元金属(例如TiCo)、或者包含其中任何一种元素的合金，可形成构成催化剂金属精细颗粒或催化剂膜的金属元素。在这种情况下，当由催化剂膜形成催化剂表面10时，例如将催化剂膜的厚度设定为大约1nm。
然后如图2F所示，通过与第一实施中类似的方法，在催化剂表面10的整个表面上生长碳纳米管11。
在这种情况下，当第三层间绝缘膜27为多孔，并且在导孔27a的内表面也形成孔密封层时，生长碳纳米管11时使用的气体被孔密封层阻挡，不会影响第三层间绝缘膜27的内侧。
然后如图2G所示，在分别在导孔27a中和第三层间绝缘膜27上生长的多个碳纳米管11之间的空隙中形成埋置绝缘膜12。
通过与第一实施中类似的方法形成埋置绝缘膜12，例如由SOG作为涂覆绝缘物质形成埋置绝缘膜12。优选形成多孔膜作为埋置绝缘膜12，因为多孔膜几乎不包括如裂缝等缺陷。此外，从电导率方面考虑，优选由低介电常数材料形成埋置绝缘膜12。
然后如图2H所示，通过CMP方法将碳纳米管11和埋置绝缘膜12抛光。这样，将碳纳米管11和埋置绝缘膜12的上表面平坦化，并且将碳纳米管11、埋置绝缘膜12、以及金属膜9从第三层间绝缘膜27上表面去除。在抛光碳纳米管11、埋置绝缘膜12、以及金属膜9时，采用与第一实施例类似的条件。
结果，碳纳米管11选择性地留在导孔27a中作为通路13。
然后，例如用5％的稀释氢氟酸将第三层间绝缘膜27表面的抛光残留物去除。此外，通过蚀刻埋置绝缘膜12的暴露表面，增加成束碳纳米管11也就是自导孔27a上端的通路13上端的暴露程度。
然后如图2I所示，在第三层间绝缘膜27上形成连接至通路13上端的镶嵌结构的第二层布线31。通过以下方法形成第二层布线31。
首先，通过CVD方法在第三层间绝缘膜27上形成由氮化硅制成的第二底层绝缘膜29，然后生长由低介电常数材料制成的第四层间绝缘膜30。作为低介电常数材料，例如可采用含硅的上述材料、或SiOC等等。
然后，通过光刻方法将第四层间绝缘膜30图案化，形成宽约200nm的布线凹部30a。当使用干蚀刻形成布线凹部30a时，使用氟气。在这种情况下，第二底层绝缘膜29用作蚀刻阻挡层。
然后，用磷酸选择性地蚀刻从布线凹部30a暴露的第二底层绝缘膜29。这样，布线凹部30a被加深。
然后，在布线凹部30a内表面依次形成接触膜31a和铜扩散防止膜31b，接触膜31a由具有依次形成的TiN和Ti制成的两层结构，铜扩散防止膜31b由Ta制成。
然后，通过电镀方法在铜扩散防止膜31b上形成铜膜31c，来填充布线凹部30a。然后，以400℃的温度进行退火，改善通路13与接触膜31a之间的电连接。
然后，通过CMP方法将形成在第三层间绝缘膜27上表面的接触膜31a、铜扩散防止膜31b、以及铜膜31c去除。结果，留在布线凹部30a中的铜膜31c、铜扩散防止膜31b和接触膜31a用作镶嵌结构的第二层布线31。
然后，虽然在附图中没有特别示出，但是还形成了氮化硅膜、层间绝缘膜和布线等等。
通过上述步骤，形成多层互连结构，经由碳纳米管11制成的通路13将第一层布线25与第二层布线31相连接。
如上所述，本实施例中，不仅在导孔27a中，而且在第三层间绝缘膜27的表面上主动形成催化剂表面10，然后在催化剂表面10上生长碳纳米管11。因此，如同第一实施例，放宽了形成催化剂表面10的条件，结果相比于现有技术提高了通路13的产量。
此外，成束碳纳米管11中的空隙被埋置绝缘膜12埋置。因此，碳纳米管11被固定，因此通过抛光进行去除变得容易。此外，构成通路13的碳纳米管11之间的空隙被埋置绝缘膜12填充。因此，埋置绝缘膜12防止了外来物质损害导孔27a中的碳纳米管11。
此外，当由低介电常数的多孔材料形成第三层间绝缘膜27(其中在铜层25上形成导孔27a)时，在第三层间绝缘膜27的表面上形成孔密封层24。因此，孔密封层24防止了生长碳纳米管11时使用的气体对第三层间绝缘膜27产生不利影响。
第三实施例
图3A至图3F为示出根据本发明第三实施例的电子器件及其制造步骤的剖视图。这里，图3A至图3F中与图2A至图2I中相同的附图标记分别表示同样的元件。
首先，根据与第二实施例图2A和图2B中所示类似的步骤，在硅衬底1上形成第一层间绝缘膜2、第一底层绝缘膜22、第二层间绝缘膜23、第一层布线25、第一氮化硅膜26、以及第三层间绝缘膜27。第三层间绝缘膜27由低介电常数材料形成。
然后，在第一层布线25上的第三层间绝缘膜27中形成导孔27a。然后，在第三层间绝缘膜27上表面和导孔27a的内壁表面以及底面形成孔密封层(未示出)。然后，通过导孔27a蚀刻第一氮化硅膜26和形成在第一氮化硅膜26上的孔密封层，暴露出第一层布线25的一部分。
然后如图3A所示，在第三层间绝缘膜27上表面和导孔27a的内壁表面以及底面依次形成下金属膜9c和上金属膜9b，构成金属膜9。
作为金属膜9的下金属膜9c，通过各向异性小的溅射方法形成金属扩散阻挡膜。下金属膜9c例如由Ta、TaN、Ti、TiN或者它们的组合中的任何一种形成。在它们之中，Ta和TaN对铜等元素具有出色的阻挡特性。
此外如同第一实施例，作为上金属膜9b，通过高各向异性的成膜方法，例如各向异性长抛溅射方法等等，形成接触膜。上金属膜9b形成在第三层间绝缘膜27的上表面和导孔27a的底面，但是基本上不形成在导孔27a的侧壁表面。
上金属膜9b例如由Ta、TaN、Ti、TiN或者它们的组合中的任何一种形成。特别地，Ti和TiN能获得与下述碳纳米管11良好的电接触和机械接触。
然后如图3B所示，在分别形成在导孔27a底面和第三层间绝缘膜27上表面的上金属膜9b上形成催化剂表面10。
催化剂表面10由催化剂金属精细颗粒或者催化剂膜形成，催化剂金属精细颗粒10a如图3B所示。作为构成催化剂金属精细颗粒或催化剂膜的金属元素，通过与第一实施例中类似的方法和条件，形成Co、Fe、Ni、或者包含其中任何一种元素的二元金属(例如TiCo)、或者包含其中任何一种元素的合金。
然后如图3C所示，通过与第一实施例中类似的方法，在催化剂表面10的整个表面上生长碳纳米管11。
形成在导孔27a内表面的由铜扩散阻挡材料形成的下金属膜9c阻止这样的情况：在生长碳纳米管11时使用的气体对第三层间绝缘膜27产生不利影响。
然后如图3D所示，分别在导孔27a中和第三层间绝缘膜27上的成束多个碳纳米管11的空隙中形成埋置金属膜18。
埋置金属膜18例如由铜制成，通过电镀或者非电解电镀(electrolessplating)方法形成。在这种情况下，除了铜之外的任何能够以低电阻接触碳纳米管11的金属，例如Ti、钯(Pd)等等或者其它导电材料都可用作埋置金属膜18。
由铜制成的填充在导孔27a中的埋置金属膜18被铜扩散阻挡膜9c抑制扩散到第三层间绝缘膜27中。
然后如图3E所示，通过CMP方法将碳纳米管11和埋置金属膜18抛光。这样，将碳纳米管11和埋置金属膜18的上表面被平坦化，并且碳纳米管11、埋置金属膜18、以及金属膜9被从第三层间绝缘膜27的上表面去除。
结果，碳纳米管11和埋置金属膜18选择性地留在导孔27a中作为通路13。
在CMP方法中使用的优选抛光条件是高选择性抛光条件，其中，在CMP的初始阶段，对构成埋置金属膜18的铜的抛光速度大于对构成金属膜9的Ta的抛光速度。
当要高度改善质量时，碳纳米管11的抛光速度相应地降低。在这种情况下，通过选择能够增加机械抛光成分(component)的浆，可提高碳纳米管11的抛光速度。在这种情况下，由于担心增加对埋置金属膜18的损害，必须调节增加机械抛光成分的程度。
当由于抛光碳纳米管11和埋置金属膜18的过程而暴露出下金属膜9a时，在该时间点浆改为用于Ta的酸性浆。在这种情况下，优选将金属膜9的抛光速度设定为大于第三层间绝缘膜27的抛光速度。
因此，当正在抛光金属膜9的下金属膜9a时，对第三层间绝缘膜27的抛光受到抑制。这样，将金属膜9选择性地去除。
将金属膜9去除后，例如用5％的稀释氢氟酸将第三层间绝缘膜27表面的抛光残留物去除。
然后如图3F所示，通过与第二实施例中类似的方法，在第三层间绝缘膜27上形成连接至通路13上端的镶嵌结构的第二层布线31。
通过上述步骤，在电子器件中形成多层互连结构，经由碳纳米管11制成的通路13将第一层布线25与第二层布线31相连接。
如上所述，本实施例中，不仅在导孔27a的底部，而且在第三层间绝缘膜27的表面上主动形成催化剂表面10，然后在催化剂表面10上生长碳纳米管11。因此，如同第一实施例，放宽了形成催化剂表面10和碳纳米管11的条件，结果相比于现有技术提高了通路13的产量。
此外，大量碳纳米管11之间的空隙被埋置金属膜18埋置。因此，碳纳米管11被固定，从而便于通过抛光将其去除。此外，构成通路13的碳纳米管11之间的空隙被埋置金属膜18埋置。因此，防止了由于外来物质进入导孔27a造成碳纳米管11受损。
此外，由于埋置金属膜18填充在导孔27a中的碳纳米管11之间的空隙中，所以不需要改变尺寸就能够实现通路13电阻的降低。在这种情况下，相比于由同样尺寸的铜形成通路的情况，流过通路的电流的电流密度增加。
在第一至第三实施例中，通过实例说明了半导体器件。其它电子器件中的多层互连结构通过上述方法形成为与上述结构具有相同的结构。
在以上说明中，参照具体实施例描述了本发明。但是，显然可作出各种变型和改型而不脱离本发明的更宽泛的精神和范围。例如，读者应理解这里所述的工艺步骤的具体次序和结合仅仅是示例性的，本发明可使用不同的或附加的工艺步骤、或者工艺步骤的不同结合或次序来进行。作为进一步的实例，一个实施例中的每个特征可与其它实施例中所示的其它特征混合或相配。附加地和显然地，可按照需要增加或减少特征。因此，本发明不受除了根据所附权利要求书及其等同物之外的限制。
通过审视附图和详细说明，对于本领域技术人员来说，本发明的其它系统、方法、特征和优点将显而易见或者将变得显而易见。所有附加的系统、方法、特征和优点都应包括在上述说明中，落入本发明的范围，受所附权利要求书保护。

Claims (13)

1、一种制造电子器件的方法，包括步骤：
在衬底上的第一绝缘膜上形成导电图案；
形成第二绝缘膜以覆盖所述第一绝缘膜和所述导电图案；
在所述导电图案上的所述第二绝缘膜中形成孔；
在所述孔的底面以及所述第二绝缘膜的上表面上形成催化剂支撑膜；
在所述催化剂支撑膜的表面上形成由催化剂颗粒和催化剂膜中的至少一种制成的催化剂表面；
在所述催化剂表面上生长多个碳元素圆柱形结构；
在所述多个碳元素圆柱形结构之间的空隙中以及在所述孔中形成埋置绝缘膜；以及
抛光所述多个碳元素圆柱形结构、所述埋置绝缘膜、以及所述催化剂支撑膜，将所述第二绝缘膜上表面上的所述碳元素圆柱形结构、所述埋置绝缘膜、以及所述催化剂支撑膜去除，将留在所述孔中的所述埋置绝缘膜和所述多个碳元素圆柱形结构作为通路。
2、如权利要求1所述的方法，其中，所述催化剂支撑膜由钽、氮化钽、钛、氮化钛、以及它们的组合之中的任何一种形成。
3、如权利要求1所述的方法，其中，所述催化剂支撑膜通过溅射方法形成，在垂直于所述衬底的方向上选择性地生长。
4、如权利要求1所述的方法，其中，所述催化剂颗粒或催化剂膜由钴、铁、镍之一制成的第一金属、包含所述第一金属的二元金属、以及所述第一金属的合金中的任何一种形成。
5、如权利要求1所述的方法，其中，所述埋置绝缘膜通过涂覆涂层绝缘材料、然后经退火将所述涂层绝缘材料固化而形成。
6、如权利要求1所述的方法，还包括步骤：
在所述第二绝缘膜上形成上导电图案，所述上导电图案连接至所述孔中所述通路的上端。
7、一种电子器件，包括：
导电图案，形成在衬底上形成的第一绝缘膜上；
第二绝缘膜，用于覆盖所述导电图案和所述第一绝缘膜；
孔，形成在所述导电图案上的所述第二绝缘膜中；
多个碳元素圆柱形结构，形成在所述孔中，从所述导电图案的表面延伸到所述孔的上端；以及
埋置绝缘膜，埋置在所述多个碳元素圆柱形结构之间的空隙中并且局部地埋置在所述孔中。
8、如权利要求7所述的电子器件，其中，所述绝缘材料为多孔型有机旋涂玻璃。
9、如权利要求7所述的电子器件，其中，所述孔中所述导电图案的表面由催化剂颗粒和催化剂膜中的至少一种与催化剂支撑膜形成。
10、如权利要求9所述的电子器件，其中，所述催化剂支撑膜由钽、氮化钽、钛、氮化钛、以及它们的组合之中的任何一种制成的层形成。
11、如权利要求9所述的电子器件，其中，所述催化剂颗粒或催化剂膜中的至少一种由钴、铁、镍之一制成的第一金属、包含所述第一金属的二元金属、以及所述第一金属的合金中的任何一种形成。
12、如权利要求7所述的电子器件，其中，所述第二绝缘膜由多孔型绝缘膜形成，并且所述第二绝缘膜的表面和所述孔的内壁表面被孔密封层覆盖。
13、如权利要求7所述的电子器件，其中，在所述第二绝缘膜上形成有第二导电图案，该第二导电图案连接至所述多个碳元素圆柱形结构的上端。
CN200810090316A 2007-03-30 2008-03-28 电子器件及其制造方法 Expired - Fee Related CN100595905C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007095368 2007-03-30
JP2007095368A JP5181512B2 (ja) 2007-03-30 2007-03-30 電子デバイスの製造方法
JP2007-095368 2007-03-30

Publications (2)

Publication Number Publication Date
CN101276780A CN101276780A (zh) 2008-10-01
CN100595905C true CN100595905C (zh) 2010-03-24

Family

ID=39615774

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810090316A Expired - Fee Related CN100595905C (zh) 2007-03-30 2008-03-28 电子器件及其制造方法

Country Status (5)

Country Link
US (1) US7960277B2 (zh)
EP (1) EP1975999B1 (zh)
JP (1) JP5181512B2 (zh)
KR (2) KR20080089243A (zh)
CN (1) CN100595905C (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721020B1 (ko) * 2006-01-20 2007-05-23 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법
KR100822799B1 (ko) * 2006-04-25 2008-04-17 삼성전자주식회사 나노크기의 도전성 구조물을 위한 선택적인 촉매 형성 방법및 선택적인 나노크기의 도전성 구조물 형성 방법
US8283786B2 (en) * 2007-12-21 2012-10-09 Advanced Micro Devices, Inc. Integrated circuit system with contact integration
US7858506B2 (en) * 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
KR20100028412A (ko) * 2008-09-04 2010-03-12 삼성전자주식회사 나노 막대를 이용한 발광 다이오드 및 그 제조 방법
JP5423029B2 (ja) * 2009-02-12 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20110008553A (ko) * 2009-07-20 2011-01-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN101996890B (zh) * 2009-08-25 2012-06-20 清华大学 碳纳米管散热器的制备装置及方法
US9099537B2 (en) * 2009-08-28 2015-08-04 International Business Machines Corporation Selective nanotube growth inside vias using an ion beam
US8350360B1 (en) 2009-08-28 2013-01-08 Lockheed Martin Corporation Four-terminal carbon nanotube capacitors
JP5577670B2 (ja) * 2009-10-23 2014-08-27 富士通セミコンダクター株式会社 電子回路素子の製造方法
US8405189B1 (en) * 2010-02-08 2013-03-26 Lockheed Martin Corporation Carbon nanotube (CNT) capacitors and devices integrated with CNT capacitors
JP2011204769A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置及びその製造方法
JP2011201735A (ja) * 2010-03-26 2011-10-13 Fujitsu Ltd グラフェン膜の製造方法及び半導体装置の製造方法
JP5468496B2 (ja) * 2010-08-25 2014-04-09 株式会社東芝 半導体基板の製造方法
JP5238775B2 (ja) 2010-08-25 2013-07-17 株式会社東芝 カーボンナノチューブ配線の製造方法
CN102130091B (zh) * 2010-12-17 2013-03-13 天津理工大学 一种用于集成电路芯片的复合通孔互连结构
JP2012156256A (ja) * 2011-01-25 2012-08-16 Toshiba Corp 半導体装置及びその製造方法
US8716863B2 (en) * 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US20130047348A1 (en) * 2011-08-31 2013-02-28 Charles Robert Smith Method and Kit For Depilation
US8648465B2 (en) 2011-09-28 2014-02-11 International Business Machines Corporation Semiconductor interconnect structure having enhanced performance and reliability
US8883639B2 (en) * 2012-01-25 2014-11-11 Freescale Semiconductor, Inc. Semiconductor device having a nanotube layer and method for forming
US8624396B2 (en) * 2012-06-14 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for low contact resistance carbon nanotube interconnect
JP5694272B2 (ja) 2012-10-25 2015-04-01 株式会社東芝 半導体装置及びその製造方法
JP5624600B2 (ja) * 2012-12-27 2014-11-12 株式会社東芝 配線及び半導体装置の製造方法
JP6201322B2 (ja) * 2013-01-18 2017-09-27 富士通株式会社 電子デバイス及びその製造方法、並びに基板構造及びその製造方法
CN103137562B (zh) * 2013-02-07 2017-02-08 无锡华润上华科技有限公司 一种消除硅凹坑的方法
JP5921475B2 (ja) * 2013-03-22 2016-05-24 株式会社東芝 半導体装置及びその製造方法
JP5951568B2 (ja) * 2013-08-29 2016-07-13 株式会社東芝 半導体装置及びその製造方法
CN105206561B (zh) * 2014-05-28 2018-08-10 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法和半导体结构
WO2015180135A1 (en) * 2014-05-30 2015-12-03 Huawei Technologies Co., Ltd. Heat dissipation structure and synthesizing method thereof
US20160049293A1 (en) * 2014-08-14 2016-02-18 Air Products And Chemicals, Inc. Method and composition for providing pore sealing layer on porous low dielectric constant films
KR102326519B1 (ko) * 2017-06-20 2021-11-15 삼성전자주식회사 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297183A (ja) * 1994-04-28 1995-11-10 Toshiba Corp 半導体装置とその製造方法
JP4683188B2 (ja) * 2002-11-29 2011-05-11 日本電気株式会社 半導体装置およびその製造方法
US20040152240A1 (en) * 2003-01-24 2004-08-05 Carlos Dangelo Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits
US7094679B1 (en) * 2003-03-11 2006-08-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Carbon nanotube interconnect
JP4401094B2 (ja) * 2003-03-20 2010-01-20 富士通株式会社 炭素元素円筒型構造体へのオーミック接続構造及びその作製方法
TW200503167A (en) * 2003-06-20 2005-01-16 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor device
US20050167655A1 (en) * 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7135773B2 (en) * 2004-02-26 2006-11-14 International Business Machines Corporation Integrated circuit chip utilizing carbon nanotube composite interconnection vias
JP2006120730A (ja) 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
CN100539041C (zh) * 2004-10-22 2009-09-09 富士通微电子株式会社 半导体器件及其制造方法
JP4555695B2 (ja) 2005-01-20 2010-10-06 富士通株式会社 カーボンナノチューブ配線を備えた電子デバイス及びその製造方法
JP2007095368A (ja) 2005-09-27 2007-04-12 Tokai Rika Co Ltd 電子部品付きコネクタ
KR100718112B1 (ko) * 2005-11-02 2007-05-14 삼성에스디아이 주식회사 탄소나노튜브를 이용한 수직 배선구조 및 그 제조방법
US20070148963A1 (en) * 2005-12-27 2007-06-28 The Hong Kong University Of Science And Technology Semiconductor devices incorporating carbon nanotubes and composites thereof
KR100803194B1 (ko) * 2006-06-30 2008-02-14 삼성에스디아이 주식회사 탄소나노튜브 구조체 형성방법

Also Published As

Publication number Publication date
US20080237858A1 (en) 2008-10-02
EP1975999A1 (en) 2008-10-01
JP2008258187A (ja) 2008-10-23
EP1975999B1 (en) 2015-12-23
CN101276780A (zh) 2008-10-01
US7960277B2 (en) 2011-06-14
KR20100108503A (ko) 2010-10-07
KR20080089243A (ko) 2008-10-06
JP5181512B2 (ja) 2013-04-10

Similar Documents

Publication Publication Date Title
CN100595905C (zh) 电子器件及其制造方法
US20220208650A1 (en) Structures with through-substrate vias and methods for forming the same
US11127680B2 (en) Semiconductor device and manufacturing method thereof
US8456006B2 (en) Hybrid interconnect structure for performance improvement and reliability enhancement
US7262505B2 (en) Selective electroless-plated copper metallization
US7585765B2 (en) Formation of oxidation-resistant seed layer for interconnect applications
US20110062587A1 (en) Large grain size conductive structure for narrow interconnect openings
US20040164419A1 (en) Multilevel copper interconnects with low-k dielectrics and air gaps
US6756672B1 (en) Use of sic for preventing copper contamination of low-k dielectric layers
CN1319148C (zh) 具有改进的层间界面强度的半导体器件及其制备方法
WO2006046487A1 (ja) 半導体装置および半導体装置の製造方法
KR20180033483A (ko) 반도체 디바이스용 인터커넥트 구조
US6677679B1 (en) Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
US10727114B2 (en) Interconnect structure including airgaps and substractively etched metal lines
KR100519169B1 (ko) 반도체 소자의 금속배선 형성방법
US20120098133A1 (en) Structure and metallization process for advanced technology nodes
US10879114B1 (en) Conductive fill
US8110498B2 (en) Method for passivating exposed copper surfaces in a metallization layer of a semiconductor device
US7541296B2 (en) Method for forming insulating film, method for forming multilayer structure and method for manufacturing semiconductor device
KR100286253B1 (ko) 질소플라즈마를 이용한 선택적 금속박막 증착방법 및 그를 이용한 다층금속 연결배선 방법
CN101431048A (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20100507

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100507

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kawasaki, Kanagawa, Japan

Patentee before: Fujitsu Ltd.

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100324

Termination date: 20200328

CF01 Termination of patent right due to non-payment of annual fee