JP5694272B2 - 半導体装置及びその製造方法 - Google Patents

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Description

実施形態は、半導体装置及びその製造方法に関する。
ＬＳＩや３Ｄメモリの微細化および多層化に伴い、金属配線において配線遅延の増大が大きな問題となっている。配線遅延の低減には、配線抵抗や配線間容量の低減が重要である。配線の低抵抗化には、例えばＣｕなどの低抵抗材料の適用が実用化されている。しかし、Ｃｕ配線においても、ストレスマイグレーションやエレクトロマイグレーションによる信頼性劣化、サイズ効果に起因する電気抵抗率の上昇などが問題となっており、低抵抗かつ電流密度耐性に優れた配線材料が求められている。
低抵抗・高信頼性が期待できる次世代配線材料として、高い電流密度耐性、電気伝導特性、熱伝導率、機械的強度など優れた物性を有するカーボンナノチューブやグラフェン等の炭素系材料の応用が注目されている。特に、縦方向層間配線にカーボンナノチューブを、横方向配線にグラフェンを用いる構造が検討されている。
カーボンナノチューブビア配線を形成するためには、コンタクトホールからのカーボンナノチューブ成長後、カーボンナノチューブ間の空隙に絶縁膜等の埋め込みを行い、平坦化を目的とした化学機械研磨（ＣＭＰ）を行う。
しかし、ＣＭＰやプロセス中の機械的または熱的応力により、コンタクトホール部の破壊や剥がれなどが生じ、コンタクト配線形成の歩留まり低下が懸念される。
特開２０１２−４９２６１号公報
実施形態は、構造安定性に優れた層間配線あるいは半導体装置に関するものである。
実施形態に係る半導体装置は、半導体回路が形成された基板と、基板上にコンタクトホールが形成された層間絶縁膜と、コンタクトホールの側壁に触媒金属の膜と、コンタクトホールの底部に触媒金属の粒子と、触媒金属の膜上に多層グラフェンと、触媒金属の粒子上にコンタクトホールを貫通するカーボンナノチューブと、を備える。
図１は、実施形態の配線を有する半導体装置の断面概念図である。 図２は、実施形態の配線の製造方法にかかる工程断面概念図である。 図３は、実施形態の配線の製造方法にかかる工程断面概念図である。 図４は、実施形態の配線の製造方法にかかる工程断面概念図である。 図５は、実施形態の配線の製造方法にかかる工程断面概念図である。 図６は、実施形態の配線の製造方法にかかる工程断面概念図である。 図７は、実施形態の配線の製造方法にかかる工程断面概念図である。 図８は、実施形態の配線の製造方法にかかる工程断面概念図である。 図９は、実施形態の配線の製造方法にかかる工程断面概念図である。 図１０は、実施形態の配線の製造方法にかかる工程断面概念図である。 図１１は、実施形態の配線の製造方法にかかる工程断面概念図である。
以下、必要に応じて、図面を参照しに実施形態にかかる半導体装置、配線とその製造方法について説明する。
以下、実施例について図面を用いて説明する。実施形態（実施例）は例示であり、発明の範囲はそれらに限定されない。図面は例示である。なお、図面は左右対称であり、同一の符号は省略する。また、図中の形状、大きさ、数などの構成は、実際の半導体装置のものと一致するとは限らない。
（実施例１）
図１は実施例１の半導体装置の層間配線部の断面概念であり、実施形態の半導体装置の層間配線を有する部位の断面図である。実施例１の半導体装置は、例えば、半導体回路が形成された基板１と、基板上にコンタクトホール４が形成された層間絶縁膜３と、コンタクトホールの側壁に触媒金属の膜と、コンタクトホール４の底部に触媒金属の粒子と、触媒金属の膜上にグラフェン９と、触媒金属の粒子上にコンタクトホール４を貫通するカーボンナノチューブ８と、を備える。エッチングストップ膜２を基板１と層間絶縁膜３の間に設けても良い。また、図１のように、コンタクトホール４内には、埋め込み膜１０を、コンタクトホール４及びコンタクトホール４内の配線８、９と層間絶縁膜３上には上部基板１１又は上部配線１１が設けられていてもよい。半導体装置としては、ＬＳＩや３Ｄメモリなどが挙げられる。なお、実施形態としては、図１の構成の内、半導体装置を省略した配線でもよい。
実施例１の半導体装置１００の製造方法は、例えば、半導体回路が形成された基板１と、基板１上に層間絶縁膜３を備えた部材の層間絶縁膜３を貫通するコンタクトホール４を形成する工程と、コンタクトホール４に導電性膜５を形成する工程と、導電性膜５上に触媒金属の膜を化学気相成長法で成膜する工程と、触媒金属の膜のコンタクトホール４の側壁に触媒金属を物理気相成長法で堆積する工程と、コンタクトホール４の側壁からグラフェン９を、コンタクトホール４の底部からカーボンナノチューブ８を成長させる工程と、を有する。
実施例１の配線を有する半導体装置１００の作製工程を、図２から図７の工程断面概念図を用いて説明する。
図２は、実施例１にかかる下地配線基板１上にエッチングストップ膜２と層間絶縁膜３が形成された部材に、コンタクトホール４を形成する工程の断面概念図である。半導体集積回路等が形成された下地配線基板上にエッチングストップ膜２が形成され、エッチングストップ膜２上に層間絶縁膜３が形成された部材に、層間絶縁膜３が貫通するようにコンタクトホール４を形成する。下地配線基板１は、例えばＬＳＩや３Ｄメモリ等の多層基板のうちの１層である。エッチングストップ膜は、下地配線基板１がエッチングされないようにする材料であればよい。層間絶縁膜３は、例えば、ＳｉＯＣなどの低誘電率な絶縁膜を採用することができ、特に限定されるものではない。コンタクトホール４の形成は、例えばフッ素系ガスを用いたドライエッチングによって行う。コンタクトホール４の径は例えば１００ｎｍで、コンタクトホール４の深さは１μｍである。
図３は、実施例１にかかるコンタクトホール４が形成された部材のコンタクトホール４に、導電膜５と触媒金属膜６を形成する工程にかかる断面概念図である。
そして、図３に示すように、コンタクトホール４を含む全面に、導電膜５と触媒金属膜６を形成する。金属膜の形成方法は、ＰＶＤ（物理気相成長：Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤ（化学気相成長法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの成膜方法を一般に採用することができる。しかし、コンタクトホール４のアスペクト比（コンタクトホール高さ/ホール径）が大きくなる場合には、段差被覆性が低いスパッタ等のＰＶＤでは、コンタクトホール底に導電膜５および触媒金属膜６を形成することは難しく、段差被覆性の良いＣＶＤによる成膜が望ましい。導電膜２は、層間配線の導電性を安定させたり向上させたりするため、触媒金属膜６下に用いることが好ましいが、導電膜５は省略した構成でもよい。導電膜５の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下である。また、導電膜５は、ここで、導電膜５は、異なる複数の導電材料が積層された構造を有していてもよい。導電膜２としては金属膜を用いることができ、カーボンナノチューブ８成長又はグラフェン９成長の助触媒となる金属膜が好ましい。導電膜５は、上記の理由から、金属膜の中でもＴｉ、Ｔａ、Ｍｎ、Ｍｏ、Ｖ、ＲｕとＣｕからなる群から選ばれる１種以上の元素を含む金属膜、合金膜又は窒化金属膜が好ましい。さらに、上記の理由から、導電膜５はＴｉ、Ｔａ、Ｍｎ、Ｍｏ、Ｖ、ＲｕとＣｕからなる群から選ばれる１種以上の元素と不可避含有元素で構成される金属膜、合金膜又は窒化金属膜がより好ましい。触媒金属膜６は、微粒子化しやすい薄膜であって、カーボンナノチューブ８が成長可能な元素を有する膜が好ましい。上記の理由から、Ｃｏ、ＮｉとＦｅからなる群から選ばれる１種以上の元素を含む金属膜または合金膜が好ましい。さらに、上記の理由から、Ｃｏ、ＮｉとＦｅからなる群から選ばれる１種以上の元素と不可避含有元素で構成される金属膜又は合金膜が好ましい。触媒金属膜６の厚さは、例えば平均で１ｎｍ以上４ｎｍ以下が好ましい。触媒金属膜６に厚い領域がカーボンナノチューブ８の成長に不適であることから、コンタクトホール４の底部の触媒金属の膜の全面積の８０％が前記範囲を満たし、カーボンナノチューブ８成長用触媒の微粒子化を別途行った場合であっても膜厚の最大値は１０ｎｍ以下であることが好ましい。コンタクトホール４の側壁に成膜された触媒金属膜６は、次の工程で堆積する触媒金属と一体化する。
触媒金属膜６、７の厚さ及びその平均値は、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）画像から測定することができる。また、カーボンナノチューブ８の密度やコンタクトホール４側壁のグラフェン９の層数も断面ＴＥＭ画像から知ることができる。
図４は、実施例１にかかる触媒金属膜６が形成された部材のコンタクトホール４に、物理気相成長で触媒金属膜７を形成する工程の断面概念図である。
次に、図４に示すように、触媒金属膜６で挙げた元素と同一の元素から構成される触媒金属膜７をコンタクトホール底以外に形成する。ここで、コンタクトホール４のアスペクト比（深さ／径）が大きい場合には、段差被覆性が低いスパッタ等のＰＶＤを用いることで、コンタクトホール４底以外に触媒金属膜７を形成することができる。なお、コンタクトホール４の側壁とは、層間絶縁膜４に形成されたコンタクトホール４の基板１側である底部の図４中のＡの領域を除く、コンタクトホール４の壁面の図４中のＢの領域である。一方、コンタクトホール４のアスペクト比が２より小さい場合などは、スパッタによって、コンタクトホール４の底部にまで触媒金属が堆積してしまう。コンタクトホールのアスペクト比が２以上であると、本工程においてコンタクトホール４の側壁の触媒金属と底部の触媒金属の膜厚が異なったものを作る条件として適している。コンタクトホール４のアスペクト比が大きすぎる場合は、コンタクトホール４の側壁の下部にはグラフェン成長に適した膜厚にまで触媒金属が堆積されないこともある。ＣＶＤは、段差被覆性が優れることで、コンタクトホール底部にまで触媒金属を堆積してしまうため、本工程には適さない。コンタクトホール側壁の触媒金属膜７の厚さは、コンタクトホール底のカーボンナノチューブ８成長向け触媒金属膜６の膜厚よりも厚い。膜厚が厚くなると触媒金属膜７の微粒化が起き難いため、触媒金属膜７は、本工程においてグラフェン９が成長しやすい触媒となる。微細コンタクトホール４を形成する観点から、グラフェン９成長向け触媒金属膜７の膜厚は、例えば平均で５ｎｍ以上２０ｎｍ程度が好ましい。良質なグラフェン９を成長させるためには、膜厚は比較的均一であることが好ましく、触媒金属膜７の全面積の８０％が、前記範囲を満たすことが好ましい。コンタクトホール４の径が５００ｎｍ以上の大口径のコンタクトホール４の場合は、これより厚い膜厚となってもよい。また、グラフェン成長向け触媒金属膜７は、大面積のグラフェン成長のため、連続膜であることが望ましい。連続膜とは、途切れのない膜を意味する。
そして、図５に示すように、カーボンナノチューブ８をコンタクトホール底に形成された触媒金属膜６から、グラフェン９をコンタクトホール側壁に形成された触媒金属膜７から成長させる。カーボンナノチューブ８およびグラフェン９成長には、例えば熱ＣＶＤ法、プラズマＣＶＤ法がある。プラズマＣＶＤ法を用いる場合、反応炉内で基板を例えば５００℃に昇温し、原料ガスとしてメタンガスなどの炭化水素系ガスを、キャリアガスとして水素を導入して、例えばマイクロ波によってメタンガスを励起・放電させて、原料ガスをプラズマ化させ、触媒金属膜と反応させて、カーボンナノチューブ８およびグラフェン９を成長させる。カーボンナノチューブ８は、熱又はプラズマのエネルギーによって、触媒金属の膜が凝集して粒子化した触媒金属から成長する。カーボンナノチューブ８成長を行う際、プラズマ表面処理を別途行うことで触媒金属膜６の微粒子化をしてもよいし、カーボンナノチューブ８成長の処理によって触媒金属膜６の微粒子化をしてもよい。プラズマの原料ガスは、例えば水素またはアルゴンなどの希ガスが好ましいが、どちらかまたは両方を含んだ混合ガスでもよい。このとき、基板１の加熱を行ってもよい。また、グラフェン９は多層構造であることが好ましく、例えば、コンタクトホール径１００ｎｍ、ホール高さ１０００ｎｍ、触媒金属膜７の膜厚１０ｎｍ、ホール内カーボンナノチューブ９密度１×１０１２ｃｍ−２とした場合、グラフェン９の層数が２４層程度あれば、側壁部の触媒金属膜による実効コンタクトホール径の減少分を補うことができる。多層のグラフェン９を成長させるためには、成長起点となるファセットが触媒金属膜７に形成されていることが好ましい。なお、触媒金属膜上に生成したグラフェン９とカーボンナノチューブ８は、断面ＴＥＭ観察によりそれぞれを判別し、カーボンナノチューブ８の密度とグラフェンの層数を知ることができる。
図６に実施例１の埋め込み膜形成工程を示す。埋め込み膜１０は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による平坦化の際に研磨を良好に行うため、カーボンナノチューブ８を固定するために形成する。埋め込み膜は、絶縁性材料または導電性材料であってもよく、例えば塗布型絶縁膜であるＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）をスピンコートにより形成する。スピンコート後は、例えば４００℃で硬化させる。
次に、図７に示すように、ＣＭＰにより平坦化を行い、コンタクトホール４にカーボンナノチューブ８および埋め込み膜１０、コンタクトホール４側壁にグラフェン９を形成した配線構造が得られる。
次いで、カーボンナノチューブ８および埋め込み膜１０上部と、側壁に形成した導電膜５および触媒金属膜７およびグラフェン９端部に、上層配線１１を形成することにより、図１に示すグラフェン９とカーボンナノチューブ８を用いた配線構造を有する半導体装置が得られる。このとき、上層配線１１は、カーボンナノチューブ８やグラフェン９と良好なコンタクト形成できる例えばＴｉなど材料からなることが望ましい。
実施形態の半導体装置は、コンタクトホール４の側壁に機械的強度の高いグラフェン９を有する。従って、コンタクトホール部の構造安定性が向上し、ＣＭＰなどの研磨工程を安定に行うことができるなどの利点を有し、かつ、カーボンナノチューブ８及びグラフェン９による高導電性の層間配線を実現することができる。
（実施例２）
本実施例の半導体装置の製造方法は、例えば、半導体回路が形成された基板１と、基板上に層間絶縁膜３を備えた部材の層間絶縁膜３を貫通するコンタクトホール４を形成する工程と、コンタクトホール４に導電性膜５を形成する工程と、導電性膜５上に触媒金属の膜を化学気相成長法で成膜する工程と、コンタクトホール４の底部の触媒金属の膜を薄膜化する工程と、コンタクトホール４の底部からカーボンナノチューブ８を、コンタクトホール４の側壁からグラフェン９を成長させる工程と、を有する。
実施例１と製造方法が一部異なることを除き、実施例２は実施例１と同様である。コンタクトホール４形成工程までは実施例１と同様に実施したのでコンタクトホール４形成工程までの説明や共通する特徴の説明等は省略する。そして、図８に示すように、コンタクトホール４を含む全面に、導電膜５と触媒金属膜７を形成する。ここで、導電膜５と触媒金属膜７は、段差被覆性の良いＣＶＤによる均一な膜厚での成膜が望ましい。触媒金属膜７の膜厚は、例えば５ｎｍ以上２０ｎｍ以下であり、実施例１に示したコンタクトホール底のカーボンナノチューブ８成長向け触媒金属膜６の膜厚よりも厚く、粒子化せず、グラフェン９成長が起きやすい膜厚にする。微細コンタクトホール４を形成する観点から、グラフェン成長向け触媒金属膜７の膜厚は、例えば５ｎｍ以上１０ｎｍ程度が好ましい。また、グラフェン９成長向け触媒金属膜７は、大面積のグラフェン９成長のため、連続膜であることが望ましい。連続膜とは、途切れのない膜を意味する。次の工程で触媒金属膜７の膜厚が薄くなる場合は、次の工程の後に、触媒金属膜が５ｎｍ以上２０ｎｍとなるように予め膜厚を調整しておくことが好ましい。
次に、図９に示すように、並進性（異方性）の高いＲＩＥ（反応性イオンエッチング：Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）によって、コンタクトホール底の触媒金属膜７をカーボンナノチューブ８の成長に適した膜厚まで薄膜化する。このとき、コンタクトホール底の触媒金属膜７の膜厚が１ｎｍ以上４ｎｍ以下になるようにエッチングを行う。並進性の高いエッチングを行なっていることから、コンタクトホール４の側壁はエッチングされにくく、コンタクトホールの底部と層間絶縁膜の上面側の触媒金属膜が選択的にエッチングされる。エッチングは、予め成膜時間等から見積もった触媒金属膜６の厚さから、エッチング時間等を調整すればよい。従って、本工程のエッチングによって、後のカーボン成長工程では、触媒金属膜の厚さの違いによってグラフェン９とカーボンナノチューブ８を意図した場所に作り分けることができる。触媒金属膜６を微粒子化することがカーボンナノチューブ８の成長に好ましく、触媒金属膜６の微粒子化の観点から、触媒金属膜６の厚さは、例えば１ｎｍ以上４ｎｍ以下が好ましい。触媒金属膜７のような極薄の膜は、熱やプラズマによるエネルギーで凝集して微粒子化する。触媒金属膜６の微粒子化は、下記工程のＣＶＤあるいはプラズマ処理によって行われる。コンタクトホール側壁に形成された触媒金属膜７の膜厚はグラフェン成長が起きやすい膜厚になる又は好適な膜厚を維持するように並進性の高いエッチングを本工程では採用する。
そして、図１０に示すように、カーボンナノチューブ８をコンタクトホール底および上部平坦面に形成された触媒金属膜６から、グラフェン９をコンタクトホール側壁に形成された触媒金属膜７から成長させる。カーボンナノチューブ８およびグラフェン９成長には、例えば熱ＣＶＤ（気相成長：Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマＣＶＤ法がある。プラズマＣＶＤ法を用いる場合、反応炉内で基板を例えば５００℃に昇温し、原料ガスとしてメタンガスなどの炭化水素系ガスを、キャリアガスとして水素を導入して、例えばマイクロ波によってメタンガスを励起・放電させて、原料ガスをプラズマ化させ、触媒金属膜と反応させて、カーボンナノチューブ８およびグラフェン９を成長させる。また、カーボンナノチューブ８成長を行う際、プラズマ表面処理により触媒金属膜６の微粒子化を行ってもよい。プラズマの原料ガスは、例えば水素またはアルゴンなどの希ガスが好ましいが、どちらかまたは両方を含んだ混合ガスでもよい。このとき、基板の加熱を行ってもよい。
次に、図１１に示すように、埋め込み膜１０を形成する。埋め込み膜１０は、ＣＭＰによる平坦化の際に研磨を良好に行うため、カーボンナノチューブ８を固定するために形成する。埋め込み膜１０は、絶縁性材料または導電性材料であってもよく、例えば塗布型絶縁膜であるＳＯＤをスピンコートにより形成する。スピンコート後は、例えば４００℃で硬化させる。
そして、ＣＭＰによる平坦化を行い、カーボンナノチューブ８および埋め込み膜１０上部と、側壁に形成した導電膜５および触媒金属膜７およびグラフェン９端部に、上層配線１１を形成することにより、図１に示すグラフェン９とカーボンナノチューブ８を用いた配線構造を有する半導体装置が得られる。このとき、上層配線１１は、カーボンナノチューブ８やグラフェン９と良好なコンタクト形成できる例えばＴｉなどの材料からなることが望ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…配線基板
２…エッチングストップ膜
３…層間絶縁膜
４…コンタクトホール
５…導電性膜
６…（微粒化）触媒金属膜
７…触媒金属膜
８…カーボンナノチューブ
９…グラフェン
１００…半導体装置
Ａ…コンタクトホール底部領域
Ｂ…コンタクトホール側壁領域

Claims (14)

  1. 半導体回路が形成された基板と、
    前記基板上にコンタクトホールが形成された層間絶縁膜と、
    前記コンタクトホールの側壁に触媒金属の膜と、
    前記コンタクトホールの底部に触媒金属の粒子と、
    前記触媒金属の膜上に多層グラフェンと、
    前記触媒金属の粒子上にコンタクトホールを貫通するカーボンナノチューブと、を備えることを特徴とする半導体装置。
  2. 前記コンタクトホールのアスペクト比（深さ／径）は２以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記触媒金属は、Ｃｏ、ＮｉとＦｅからなる群から選ばれる１種以上の元素を含む金属又は合金であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記触媒金属の膜の平均厚さは、５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記触媒金属の膜と前記層間絶縁膜の間には、Ｔｉ、Ｔａ、Ｍｎ、Ｍｏ、Ｖ、ＲｕとＣｕからなる群から選ばれる１種以上の元素を含む金属膜、合金膜又は窒化金属膜があることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記コンタクトホールには、埋め込み膜が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 半導体回路が形成された基板と、前記基板上に層間絶縁膜を備えた部材の前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
    前記コンタクトホールに導電性膜を形成する工程と、
    前記導電性膜上に平均厚さ１ｎｍ以上４ｎｍ以下の触媒金属の膜を化学気相成長法で成膜する工程と、
    前記触媒金属の膜のコンタクトホールの側壁に触媒金属を物理気相成長法で堆積する工程と、
    前記コンタクトホールの側壁から多層グラフェンを、前記コンタクトホールの底部からカーボンナノチューブを熱ＣＶＤ法又はプラズマＣＶＤ法によって成長させる工程と、を有し、
    前記コンタクトホール底部の触媒金属の膜の厚さは、前記コンタクトホール側壁の触媒金属の膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
  8. 半導体回路が形成された基板と、前記基板上に層間絶縁膜を備えた部材の前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
    前記コンタクトホールに導電性膜を形成する工程と、
    前記導電性膜上に触媒金属の膜を化学気相成長法で成膜する工程と、
    前記コンタクトホールの底部の前記触媒金属の膜を平均厚さ１ｎｍ以上４ｎｍ以下に薄膜化する工程と、
    前記コンタクトホールの側壁から多層グラフェンを、前記コンタクトホールの底部からカーボンナノチューブを熱ＣＶＤ法又はプラズマＣＶＤ法によって成長させる工程と、を有し、
    前記コンタクトホール底部の触媒金属の膜の厚さは、前記コンタクトホール側壁の触媒金属の膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
  9. 前記コンタクトホール側壁の触媒金属の膜の平均厚さは、５ｎｍ以上１０ｎｍ以下であることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記コンタクトホールのアスペクト比（深さ／径）は２以上であることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記物理気相成長法は、スパッタ法であることを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記カーボンナノチューブは、前記コンタクトホール底部の触媒金属の膜が粒子化して、粒子化した触媒から成長したことを特徴とする請求項７乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記多層グラフェンは、前記コンタクトホール側壁の触媒金属の膜が粒子化せず、前記粒子化しなかった触媒から成長したことを特徴とする請求項７乃至１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記触媒金属の膜の粒子化は、熱又はプラズマのエネルギーによって、触媒金属の膜が凝集してなされることを特徴とする請求項７乃至１３のいずれか１項に記載の半導体装置の製造方法の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014110450A2 (en) * 2013-01-11 2014-07-17 Solan, LLC Methods for integrating lead and graphene growth and devices formed therefrom
JP2016063096A (ja) 2014-09-18 2016-04-25 株式会社東芝 グラフェン配線とその製造方法
KR101982289B1 (ko) * 2017-09-21 2019-05-24 고려대학교 산학협력단 탄소나노튜브 전자방출원, 그 제조 방법 및 이를 이용하는 엑스선 소스
CN107994029B (zh) * 2017-11-16 2020-07-21 长江存储科技有限责任公司 一种采用新型沟道孔电连接层材料的3d nand闪存制备方法及闪存
US10658280B2 (en) * 2017-12-29 2020-05-19 Advanced Semiconductor Engineering, Inc. Electrical device including a through-silicon via structure
CN110148598A (zh) * 2019-04-19 2019-08-20 华中科技大学 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212258B2 (ja) * 2001-05-02 2009-01-21 富士通株式会社 集積回路装置及び集積回路装置製造方法
JP2006120730A (ja) * 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
JP2007296445A (ja) * 2006-04-28 2007-11-15 Univ Nagoya カーボンナノチューブ生成用触媒の処理方法
JP5181512B2 (ja) 2007-03-30 2013-04-10 富士通セミコンダクター株式会社 電子デバイスの製造方法
JP2009117591A (ja) * 2007-11-06 2009-05-28 Panasonic Corp 配線構造及びその形成方法
WO2009107229A1 (ja) * 2008-02-29 2009-09-03 富士通株式会社 シート状構造体、半導体装置及び炭素構造体の成長方法
JP2010135631A (ja) * 2008-12-05 2010-06-17 Fujitsu Microelectronics Ltd 配線構造及びその形成方法、並びに半導体装置
JP4869362B2 (ja) * 2009-01-29 2012-02-08 株式会社東芝 カーボンナノチューブの製造方法
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
JP5625399B2 (ja) * 2010-03-09 2014-11-19 富士通株式会社 電子デバイスの製造方法
JP5238775B2 (ja) 2010-08-25 2013-07-17 株式会社東芝 カーボンナノチューブ配線の製造方法
JP5775705B2 (ja) * 2011-02-25 2015-09-09 東京エレクトロン株式会社 カーボンナノチューブの形成方法及び前処理方法
JP5414756B2 (ja) * 2011-09-09 2014-02-12 株式会社東芝 半導体装置とその製造方法
JP5755618B2 (ja) * 2012-09-06 2015-07-29 株式会社東芝 半導体装置

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