JP2007027264A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007027264A
JP2007027264A JP2005204521A JP2005204521A JP2007027264A JP 2007027264 A JP2007027264 A JP 2007027264A JP 2005204521 A JP2005204521 A JP 2005204521A JP 2005204521 A JP2005204521 A JP 2005204521A JP 2007027264 A JP2007027264 A JP 2007027264A
Authority
JP
Japan
Prior art keywords
conductive layer
layer
electrode pad
semiconductor device
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005204521A
Other languages
English (en)
Other versions
JP4605378B2 (ja
Inventor
Takeshi Yuzawa
健 湯澤
Masatoshi Tagaki
昌利 田垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005204521A priority Critical patent/JP4605378B2/ja
Priority to US11/449,796 priority patent/US20070013065A1/en
Priority to CNB2006100902896A priority patent/CN100456466C/zh
Priority to KR1020060065308A priority patent/KR100767152B1/ko
Publication of JP2007027264A publication Critical patent/JP2007027264A/ja
Application granted granted Critical
Publication of JP4605378B2 publication Critical patent/JP4605378B2/ja
Priority to US13/273,613 priority patent/US8878365B2/en
Priority to US14/467,548 priority patent/US20140361433A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13012Shape in top view
    • H01L2224/13013Shape in top view being rectangular or square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 電極パッドあるいはバンプの下方に導電層を設けることができ、信頼性の高い半導体装置を提供することにある。
【解決手段】 本発明の半導体装置は、半導体層10と、半導体層10の上方に設けられ、第1幅を有する第1導電層14aと、第1導電層14aに接続され、第1幅よりも小さい第2幅を有する第2導電層14bと、第1導電層14aおよび第2導電層14bの上方に設けられた層間絶縁層50,60と、層間絶縁層50,60の上方に設けられた電極パッド62と、を含む。電極パッド62の端の鉛直下方から内側に位置する所定の領域12に、第1導電層14aと第2導電層14bとが接続されている接続部30が設けられており、該接続部30には、補強部14cが設けられている
【選択図】 図1

Description

本発明は、半導体装置に関する。
一般的に、パッドやバンプの下方においては、ボンディング時のストレスやバンプの残留応力により、MISトランジスタなどの半導体素子だけでなく配線などの導電層の特性が損なわれることがある。
本発明の目的は、電極パッドあるいはバンプの下方に導電層を設けることができ、信頼性の高い半導体装置を提供することにある。
(1)本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられた電極パッドと、を含み、
前記電極パッドの端の鉛直下方から内側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
前記接続部には、補強部が設けられている。
本発明の半導体装置において、電極パッドを形成することで、電極パッド下方の領域にはストレスがかかりやすく応力が生じやすい。そのため、この領域に配置される接続部を有する導電層はクラックが生じやすい。そこで、本発明にかかる半導体装置では、この領域に形成される導電層に補強部を設けることで、上記問題を回避することができる。
本発明において、特定のA層(以下、「A層」という。)の上方に設けられた特定のB層(以下、「B層」という。)というとき、A層の上に直接B層が設けられた場合と、A層の上に他の層を介してB層が設けられた場合とを含む意味である。
(2)本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられた電極パッドと、を含み、
前記電極パッドの少なくとも一部の端の鉛直下方から外側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
前記接続部には、補強部が設けられている。
本発明の半導体装置において、電極パッドを形成することで、電極パッドの少なくとも一部の端の鉛直下方から外側に位置する所定の領域にはストレスがかかりやすく応力が生じやすい。そのため、この領域に配置される接続部を有する導電層はクラックが生じやすい。そこで、本発明にかかる半導体装置では、この領域に形成される導電層に補強部を設けることで、上記問題を回避することができる。
(3)本発明の半導体装置において、
前記電極パッドは、短辺と長辺とを有する長方形であり、
前記電極パッドの前記短辺の端の鉛直下方から外側に位置する所定の領域に設けられた前記接続部に、前記補強部が設けられることができる。
(4)本発明の半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記所定の領域は、前記端の鉛直下方から外側に向かって、前記パッシべーション層の膜厚に相当する距離を有する領域であることができる。
(5)本発明の半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記所定の領域は、前記端の鉛直下方から外側に向かって、1.0μmないし2.5μmの距離を有する領域であることができる。
(6)本発明の半導体装置において、
前記開口に設けられたバンプを含むことができる。
(7)本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられた電極パッドと、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層と、
前記開口に設けられたバンプと、を含み、
前記バンプの端の鉛直下方から内側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
前記接続部には、補強部が設けられている。
本発明の半導体装置において、バンプを形成することで、バンプ下方にはストレスがかかりやすく応力が生じやすい。そのため、この領域に配置される接続部を有する導電層ははクラックが生じやすい。そこで、本発明にかかる半導体装置では、この領域に形成される導電層に補強部を設けることで、上記問題を回避することができる。
(8)本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられた電極パッドと、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層と、
前記開口に設けられたバンプと、を含み、
前記バンプの少なくとも一部の端の鉛直下方から内側および外側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
前記接続部には、補強部が設けられている。
本発明の半導体装置において、バンプを形成することで、バンプの少なくとも一部の端の鉛直下方から内側および外側に位置する所定の領域にはストレスがかかりやすく応力が生じやすい。そのため、この領域に配置される導電層ははクラックが生じやすい。そこで、本発明にかかる半導体装置では、この領域に形成される導電層に補強部を設けることで、上記問題を回避することができる。
(9)本発明の半導体装置において、
前記バンプは、短辺と長辺とを有する長方形であり、
前記バンプの前記短辺の端の鉛直下方から内側および外側に位置する所定の領域に設けられた前記接続部に、前記補強部が設けられることができる。
(10)本発明の半導体装置において、
前記所定の領域は、前記端の鉛直下方から外側に向かって2.0μmないし3.0μmの距離を有し、かつ、内側に向かって2.0μmないし3.0μmの距離を有する領域であることができる。
(11)本発明の半導体装置において、
前記第1導電層に前記第2導電層が接続されている形状は、T字状もしくはL字状であることができる。
(12)本発明の半導体装置において、
前記補強部は、前記第1導電層および前記第2導電層から突出している第3導電層からなることができる。
(13)本発明の半導体装置において、
前記第1導電層、前記第2導電層および前記第3導電層はポリシリコン層であることができる。
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
1.第1の実施の形態
図1は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図2は、本実施の形態にかかる半導体装置において、電極パッドと導電層との関係を模式的に示す平面図である。なお、図1は、図2のX−X線に沿った断面図である。
図1に示すように、本実施の形態にかかる半導体装置は、半導体層10を有する。半導体層10としては、単結晶シリコン基板、絶縁層上に設けられた半導体層(SOI:Silicon on Insulator)であって、半導体層がシリコン層、ゲルマニウム層およびシリコンゲルマニウム層である基板などを用いることができる。
半導体層10の上には、導電層14が設けられている。導電層14は、図2に示すように、例えばT字状の配線であって、具体的には、第1幅を有する第1導電層14aと、第1導電層14aに接続され第1幅よりも小さい第2幅を有する第2導電層14bとから構成されている。また、前記第1導電層14aと前記第2導電層14bとが接続されている境界(「接続部」ともいう)30には、補強部14cが設けられている。導電層14としては、ポリシリコン、アルミニウム、アルミニウム合金等を用いることができる。図示していないが、半導体層10には、MIS(Metal Insulator Semicondctor)トランジスタが設けられており、導電層14は、MISトランジスタに電気的に接続されていてもよい。
導電層14の上方には、導電層14を覆うように設けられた層間絶縁層50と、層間絶縁層60が順次設けられている。層間絶縁層50および層間絶縁層60は、公知の一般的な材料を用いることができる。層間絶縁層50の上には、所定のパターンを有する配線層52が設けられている。
層間絶縁層60の上には、電極パッド62が設けられている。電極パッド62は、配線層52とコンタクト層64により電気的に接続されていることができる。電極パッド62は、アルミニウムまたは銅等の金属で形成されていることができる。
本実施の形態にかかる半導体装置は、さらに、図1に示すように、パッシべーション層70を有する。パッシべーション層70には、電極パッド62の少なくとも一部を露出させる開口72が形成されてなる。開口72は、図1および図2に示すように、電極パッド62の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシべーション層70は、電極パッド62の周縁部を覆うように形成されていることができる。パッシべーション層は、例えば、SiO、SiN、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口72が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。
本実施の形態にかかる半導体装置では、少なくとも開口72には、バンプ80が設けられている。すなわち、電極パッド62の露出面の上に、バンプ80が設けられている。本実施の形態にかかる半導体装置では、バンプ80は、パッシべーション層70上に至るように形成されている場合を図示する。バンプ80は、1層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されていることができる。なお、バンプ80の外形は特に限定されるものではないが、矩形(正方形および長方形を含む)、あるいは円形をなしていてもよい。また、バンプ80の外形は、電極パッド62よりも小さくてもよい。このとき、バンプ80は、電極パッド62とオーバーラップする領域内のみに形成されていてもよい。
また、図示していないが、バンプ80の最下層には、バリア層がもうけられていてもよい。バリア層は、電極パッド62とバンプ80の両者の拡散防止を図るためのものである。バリア層は、1層または複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、電極パッド62およびバンプ80の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン(TiW)層を有していてもよい。バリア層が複数層で構成される場合、バリア層の最表面は、バンプ80を析出させる電気めっき給電用の金属層(例えばAu層)であってもよい。
次に、領域12について、説明する。
領域12は、電極パッド62の端の鉛直下方から内側に位置する所定の範囲の領域である。前述したT字状の導電層14の接続部30が、この領域12内に設けられている場合、この接続部30には、補強部14cが設けられている。
T字状の導電層14は、例えば、図9(A)に示すように、X方向に延びる第1導電層14aと、該第1導電層14aの途中からY方向に分岐する第2導電層14bと、第2導電層14bの基端部に形成された補強部14cとを有する。補強部14cは、第1導電層14aおよび第2導電層14bから突出する導電層で形成されている。T字状の導電層14では、分岐する第2導電層14bが第1導電層14aより幅が小さい場合に、第1導電層14aと第2導電層14bとの境界付近で、実装時の機械的および熱的ストレスによって、クラックなどの不良が生じやすいが、補強部14cを有することにより、かかる不良を発生しにくい。また、T字状の屈曲導電層14は、図10(A)に示すように、補強部14cの平面形状が階段状であってもよい。補強部14cは、上述した例に限定されず、導電層の補強効果が達成できれば、どのような形状もとることができる。
導電層14がL字状である場合、この導電層14は、図9(B)に示すように、X方向に延びる第1導電層14aと、該第1導電層14aの端部からY方向に延びる第2導電層14bと、第2導電層14bの基端部に形成された補強部14cとを有する。補強部14cは、第1導電層14aおよび第2導電層14bから突出する導電層で形成されている。L字状の屈曲導電層では、第2導電層14bが第1導電層14aより幅が小さい場合に、第1導電層14aと第2導電層14bとの境界付近で、実装時の機械的および熱的ストレスによって、クラックなどの不良が生じやすいが、補強部14cを有することにより、かかる不良を発生しない。また、L字状の屈曲導電層14は、図10(B)に示すように、補強部14cの形状が階段状であってもよい。補強部14cは、上述した例に限定されず、補強効果が達成できれば、どのような形状もとることができる。
領域12の範囲は、電極パッド62の端の鉛直下方から内側の領域とすることができる。このように領域12の範囲を、規定した理由は、以下のとおりである。
まず、電極パッド62が設けられることで、電極パッド62の端が位置する層間絶縁層60に応力が生じることとなる。その後、電極パッド62の上にバンプ80が設けられることで、バンプ80の内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層50、60では、これらの応力が生じている位置(電極パッド62の端)からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがある。たとえば、その領域に導電層が設けられている場合、この導電層にクラックなどの不良が生じてしまうことがある。
領域12の範囲は、第1層目に限定されず、例えば、第2層目以降に形成された導電層にも適用することができる。
以上のように、本実施の形態の半導体装置によれば、領域12における導電層として、機械的強度が確保されたT字状あるいはL字状の屈曲導電層を形成することができ、配線パターンの設計自由度を高めることができる。
2.第2の実施の形態
図3は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図4は、本実施の形態にかかる半導体装置において、電極パッドと導電層との関係を模式的に示す平面図である。なお、図3は、図4のX−X線に沿った断面図である。
第2の実施の形態は、領域12の位置が第1の実施の形態と相違する。第1の実施の形態にかかる半導体装置の部材と実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。
図3に示すように、本実施の形態にかかる半導体装置は、半導体層10を有する。半導体層10の上には、導電層14が設けられている。導電層14は、図4に示すように、例えばT字状の配線であって、具体的には、第1幅を有する第1導電層14aと、第1導電層14aに接続され第1幅よりも小さい第2幅を有する第2導電層14bとから構成されている。また、前記第1導電層14aと前記第2導電層14bとが接続されている境界(「接続部」ともいう)30には、補強部14cが設けられている。導電層14としては、ポリシリコン、アルミニウム、アルミニウム合金等を用いることができる。図示していないが、半導体層10には、MIS(Metal Insulator Semicondctor)トランジスタが設けられており、導電層14は、MISトランジスタに電気的に接続されていてもよい。
導電層14の上方には、導電層14覆うように設けられた層間絶縁層50と、層間絶縁層60が順次設けられている。層間絶縁層50および層間絶縁層60は、公知の一般的な材料を用いることができる。層間絶縁層50の上には、所定のパターンを有する配線層52が設けられている。層間絶縁層60の上には、電極パッド62が設けられている。電極パッド62は、配線層52とコンタクト層64により電気的に接続されていることができる。
本実施の形態にかかる半導体装置は、さらに、図3に示すように、パッシべーション層70を有する。パッシべーション層70には、電極パッド62の少なくとも一部を露出させる開口72が形成されてなる。
本実施の形態にかかる半導体装置では、少なくとも開口72には、バンプ80が設けられている。すなわち、電極パッド62の露出面の上に、バンプ80が設けられている。バンプ80は、パッシべーション層70上に至るように形成されている。
次に、領域12について、説明する。
領域12は、電極パッド62の端の鉛直下方から外側に位置する所定の範囲の領域である。
前述したT字状の導電層14の接続部30が、この領域12に設けられている場合、この接続部30には、補強部14cが設けられている。
導電層14としては、第1の実施の形態で述べたと同様のT字状またはL字状の形状を有することができる。これらの導電層14は補強部14cを有することにより、第1導電層14aと第2導電層14bとの境界付近で生じやすい、実装時の機械的および熱的ストレスによるクラックなどの不良を発生しにくくなる。
領域12の範囲は、電極パッド62の端の鉛直下方から外側(開口72と反対側)に向かって、パッシべーション層70の膜厚に相当する距離を有する範囲とすることができる。たとえば、電極パッド62の端から外側に向かって、1.0μmないし2.5μmの距離を有する範囲とすることができる。このように領域12の範囲を、規定した理由は、以下のとおりである。
まず、電極パッド62が設けられることで、電極パッド62の端が位置する層間絶縁層60に応力が生じることとなる。その後、電極パッド62の上にバンプ80が設けられることで、バンプ80の内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層50、60では、これらの応力が生じている位置(電極パッド62の端)からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがある。たとえば、その領域に導電層が設けられている場合、この導電層にクラックなどの不良が生じてしまうことがある。
また、パッシべーション層70は、上面の高さが均一な面上に設けられる訳ではなく、電極パッド62の形状に応じて段差が生じることとなる。その段差がある領域では、たとえば、COF(Chip On Film)実装をする際に、フィルムに設けられた接続線(リード線)を介してバンプ80と接続する際にその接触・接合によるストレスが集中しやすく、このことも層間絶縁層50、60にクラックが生じる一因となりうる。そして、この段差は、電極パッド62の端から外側に向かって、ほぼパッシべーション層70の膜厚に相当する距離を有する位置に生じやすい。上記の問題を考慮して、領域12の範囲を規定することができる。
領域12の範囲は、第1層目に限定されず、例えば、第2層目以降に形成された導電層にも適用することができる。また、領域12は、電極パッド62の少なくとも一部の端の鉛直下方から外側に位置する所定の範囲の領域であってもよい。
以上のように、本実施の形態の半導体装置によれば、領域12における導電層として、機械的強度が確保されたT字状あるいはL字状の屈曲導電層を形成することができ、配線パターンの設計自由度を高めることができる。
3.第3の実施の形態
図5は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図6は、本実施の形態にかかる半導体装置において、バンプと導電層との関係を模式的に示す平面図である。なお、図5は、図6のX−X線に沿った断面図である。
第3の実施の形態は、領域12の位置が第1、第2の実施の形態と相違する。第1の実施の形態にかかる半導体装置の部材と実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。
図5に示すように、本実施の形態にかかる半導体装置は、半導体層10を有する。半導体層10の上には、導電層14が設けられている。導電層14は、図6に示すように、例えばT字状の配線であって、具体的には、第1幅を有する第1導電層14aと、第1導電層14aに接続され第1幅よりも小さい第2幅を有する第2導電層14bとから構成されている。また、前記第1導電層14aと前記第2導電層14bとが接続されている境界(「接続部」ともいう)30には、補強部14cが設けられている。導電層14としては、ポリシリコン、アルミニウム、アルミニウム合金等を用いることができる。図示していないが、半導体層10には、MIS(Metal Insulator Semicondctor)トランジスタが設けられており、導電層14は、MISトランジスタに電気的に接続されていてもよい。
導電層14の上方には、導電層14覆うように設けられた層間絶縁層50と、層間絶縁層60が順次設けられている。層間絶縁層50および層間絶縁層60は、公知の一般的な材料を用いることができる。層間絶縁層50の上には、所定のパターンを有する配線層52が設けられている。層間絶縁層60の上には、電極パッド62が設けられている。電極パッド62は、配線層52とコンタクト層64により電気的に接続されていることができる。
本実施の形態にかかる半導体装置は、さらに、図5に示すように、パッシべーション層70を有する。パッシべーション層70には、電極パッド62の少なくとも一部を露出させる開口72が形成されてなる。
本実施の形態にかかる半導体装置では、少なくとも開口72には、バンプ80が設けられている。すなわち、電極パッド62の露出面の上に、バンプ80が設けられている。本実施の形態にかかる半導体装置では、バンプ80は、パッシべーション層70上に至るように形成されている場合を図示する。
次に、領域12について、説明する。
領域12は、バンプ80の端の鉛直下方から内側に位置する範囲の領域である。
前述したT字状の導電層14の接続部30が、この領域12に設けられている場合、この接続部30には、補強部14cが設けられている。
導電層14としては、第1の実施の形態で述べたと同様のT字状またはL字状の形状を有することができる。これらの導電層14は補強部14cを有することにより、第1導電層14aと第2導電層14bとの境界付近で生じやすい、実装時の機械的および熱的ストレスによるクラックなどの不良を発生しにくくなる。
領域12の範囲は、バンプ80の端の鉛直下方から内側の領域とすることができる。このように領域12の範囲を、規定した理由は、以下のとおりである。
まず、電極パッド62が設けられることで、電極パッド62の端が位置する層間絶縁層60に応力が生じることとなる。その後、図5に示すように、電極パッド62の上にバンプ80が設けられることで、バンプ80の内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層50、60では、これらの応力が生じている位置(電極パッド62の端)からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがある。たとえば、その領域に導電層が設けられている場合、この導電層にクラックなどの不良が生じてしまうことがある。
領域12の範囲は、第1層目に限定されず、例えば、第2層目以降に形成された導電層にも適用することができる。また、領域12は、電極パッド62の少なくとも一部の端の鉛直下方から外側に位置する所定の範囲の領域であってもよい。
以上のように、本実施の形態の半導体装置によれば、領域12における導電層として、機械的強度が確保されたT字状あるいはL字状の屈曲導電層を形成することができ、配線パターンの設計自由度を高めることができる。
4.第4の実施の形態
図7は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図8は、本実施の形態にかかる半導体装置において、バンプと導電層との関係を模式的に示す平面図である。なお、図7は、図8のX−X線に沿った断面図である。
第4の実施の形態は、領域12の位置が第1ないし第3の実施の形態と相違する。第1の実施の形態にかかる半導体装置の部材と実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。
図7に示すように、本実施の形態にかかる半導体装置は、半導体層10を有する。半導体層10の上には、導電層14が設けられている。導電層14は、図8に示すように、例えばT字状の配線であって、具体的には、第1幅を有する第1導電層14aと、第1導電層14aに接続され第1幅よりも小さい第2幅を有する第2導電層14bとから構成されている。また、前記第1導電層14aと前記第2導電層14bとが接続されている境界(接続部ともいう)30には、補強部14cが設けられている。導電層14としては、ポリシリコン、アルミニウム、アルミニウム合金等を用いることができる。図示していないが、半導体層10には、MIS(Metal Insulator Semicondctor)トランジスタが設けられており、導電層14は、MISトランジスタに電気的に接続されていてもよい。
導電層14の上方には、導電層14覆うように設けられた層間絶縁層50と、層間絶縁層60が順次設けられている。層間絶縁層50および層間絶縁層60は、公知の一般的な材料を用いることができる。層間絶縁層50の上には、所定のパターンを有する配線層52が設けられている。層間絶縁層60の上には、電極パッド62が設けられている。電極パッド62は、配線層52とコンタクト層64により電気的に接続されていることができる。
本実施の形態にかかる半導体装置は、さらに、図7に示すように、パッシべーション層70を有する。パッシべーション層70には、電極パッド62の少なくとも一部を露出させる開口72が形成されてなる。
本実施の形態にかかる半導体装置では、少なくとも開口72には、バンプ80が設けられている。すなわち、電極パッド62の露出面の上に、バンプ80が設けられている。本実施の形態にかかる半導体装置では、バンプ80は、パッシべーション層70上に至るように形成されている場合を図示する。
次に、領域12について、説明する。
領域12は、バンプ80の端の鉛直下方から内側および外側に位置する所定の範囲の領域である。
前述したT字状の導電層14の接続部30が、この領域12に設けられている場合、この接続部30には、補強部14cが設けられている。
導電層14としては、第1の実施の形態で述べたと同様のT字状またはL字状の形状を有することができる。これらの導電層14は補強部14cを有することにより、第1導電層14aと第2導電層14bとの境界付近で生じやすい、実装時の機械的および熱的ストレスによるクラックなどの不良を発生しにくくなる。
領域12の範囲は、バンプ80の端の鉛直下方から外側(開口72と反対側)に向かって、2.0μmないし3.0μm、および内側(開口72の側)に向かって、2.0μmないし3.0μmの距離を有する範囲とすることができる。このように領域12の範囲を規定した理由は、以下のとおりである。
バンプ80が形成される過程で、バンプ80の端近傍では、応力が生じることとなる。そして、バンプ80が設けられた後には、バンプ80の内部応力による継続的な応力がバンプ端80の近傍にかかることとなる。これらの応力の影響を受け、層間絶縁層50、60では、これらの応力が生じている位置からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがあり、その領域に設けられている導電層にクラックなどの不良を生じてしまうことがある。
領域12の範囲は、第1層目に限定されず、例えば、第2層目以降に形成された導電層にも適用することができる。また、領域12は、電極パッド62の少なくとも一部の端の鉛直下方から外側に位置する所定の範囲の領域であってもよい。
以上のように、本実施の形態の半導体装置によれば、領域12における導電層として、機械的強度が確保されたT字状あるいはL字状の導電層を形成することができ、配線パターンの設計自由度を高めることができる。
5.変形例
次に、第2の実施の形態および第4の実施の形態にかかる半導体装置の変形例について、図11(A),(B)を参照しつつ説明する。本変形例は、電極パッド62およびバンプ80の形状が長方形状である点が特徴であり、図11(A),(B)は、バンプ80、電極パッド62および領域12の位置関係を模式的に示す平面図である。なお、以下の説明では、第2の実施の形態および第4の実施の形態にかかる半導体装置と異なる点についてのみ説明する。
本変形例にかかる半導体装置では、図3および図7に参照されるように、電極パッド62の上の開口72に、バンプ80が設けられている。本変形例では、電極パッド62は、長方形の形状を有する。そして、電極パッド62の上面に一部に開口72が設けられ、開口72には、バンプ80が設けられている。バンプ80は、電極パッド62より小さい平面形状を有し、図11(A),(B)に示すように、平面的にみたときに、電極パッド62の内側に設けられていることが好ましい。
第1の変形例は、第2の実施の形態に関する変形例である。この変形例では、図11(A)に示すように、領域12は、電極パッド62の短辺の端の鉛直下方から外側に位置する領域に設けられている。この態様によれば、たとえば、TAB技術により実装する際に、ポリイミド樹脂などからなるフィルムに設けられた接続線(リード線)の延伸方向が電極パッド62の長辺に沿った方向であるときに、以下のような利点がある。すなわち、この場合、電極パッド62は、接続線の延伸方向に引っ張られた状態となり、特に電極パッド62の短辺側にストレスがかかることとなる。そのため、特に電極パッド62の短辺の端で、層間絶縁層50、60にクラックが発生するという問題が起きやすくなる。本変形例では、領域12を電極パッド62の短辺側に設けることで、信頼性の低下を招く場所に、半導体素子が設けられることを確実に禁止することができる。
第2の変形例は、第4の実施の形態に関する変形例である。この変形例では、図11(B)に示すように、領域12は、バンプ80の短辺の端の鉛直下方から内側および外側に位置する領域に設けられている。
特に、図12に示すように、微細化が図られた半導体チップ200では、開口72およびパンブ80の平面形状を長方形状にして、数多くの開口72を設ける構造が要求されることがある。本変形例では、このように長方形状の電極パッド62(バンプ80)を有する半導体装置であっても、適切な領域に領域12を設けることで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
なお、上述の実施の形態では、2層の層間絶縁層50、60で構成され、その間に1層の配線層52が設けられている場合を図示したが、これに限定されることなく、3層以上の層間絶縁層が積層され、その層間絶縁層の層数に応じた配線層が複数層にわたり設けられた構造を有していてもよい。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
第1の実施の形態にかかる半導体装置を説明する図。 第1の実施の形態にかかる半導体装置を説明する図。 第2の実施の形態にかかる半導体装置を説明する図。 第2の実施の形態にかかる半導体装置を説明する図。 第3の実施の形態にかかる半導体装置を説明する図。 第3の実施の形態にかかる半導体装置を説明する図。 第4の実施の形態にかかる半導体装置を説明する図。 第4の実施の形態にかかる半導体装置を説明する図。 (A),(B)は、T字状もしくはL字状の屈曲導電層の例を示す図。 (A),(B)は、T字状もしくはL字状の屈曲導電層の例を示す図。 (A),(B)は、第2および第4の実施の形態の変形例にかかる半導体装置を説明する図。 変形例にかかる半導体装置を説明する図。
符号の説明
10…半導体層、 12…領域、 14…T字状もしくはL字状の導電層、 14a…第1導電層、 14b…第2導電層、 14c…補強部、 30…境界(接続部)、 50…層間絶縁層、 52…配線層、 60…層間絶縁層、 62…電極パッド、70…パッシベーション層、 72…開口、 80…バンプ

Claims (13)

  1. 半導体層と、
    前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
    前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
    前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられた電極パッドと、を含み、
    前記電極パッドの端の鉛直下方から内側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
    前記接続部には、補強部が設けられている、半導体装置。
  2. 半導体層と、
    前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
    前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
    前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられた電極パッドと、を含み、
    前記電極パッドの少なくとも一部の端の鉛直下方から外側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
    前記接続部には、補強部が設けられている、半導体装置。
  3. 請求項2において、
    前記電極パッドは、短辺と長辺とを有する長方形であり、
    前記電極パッドの前記短辺の端の鉛直下方から外側に位置する所定の領域に設けられた前記接続部に、前記補強部が設けられている、半導体装置。
  4. 請求項2または3において、
    前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
    前記所定の領域は、前記端の鉛直下方から外側に向かって、前記パッシべーション層の膜厚に相当する距離を有する領域である、半導体装置。
  5. 請求項2または3において、
    前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
    前記所定の領域は、前記端の鉛直下方から外側に向かって、1.0μmないし2.5μmの距離を有する領域である、半導体装置。
  6. 請求項4または5において、
    前記開口に設けられたバンプを含む、半導体装置。
  7. 半導体層と、
    前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
    前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
    前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられた電極パッドと、
    前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層と、
    前記開口に設けられたバンプと、を含み、
    前記バンプの端の鉛直下方から内側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
    前記接続部には、補強部が設けられている、半導体装置。
  8. 半導体層と、
    前記半導体層の上方に設けられ、第1幅を有する第1導電層と、
    前記第1導電層に接続され、前記第1幅よりも小さい第2幅を有する第2導電層と、
    前記第1導電層および前記第2導電層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられた電極パッドと、
    前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層と、
    前記開口に設けられたバンプと、を含み、
    前記バンプの少なくとも一部の端の鉛直下方から内側および外側に位置する所定の領域に、前記第1導電層と前記第2導電層とが接続されている接続部が設けられており、
    前記接続部には、補強部が設けられている、半導体装置。
  9. 請求項8において、
    前記バンプは、短辺と長辺とを有する長方形であり、
    前記バンプの前記短辺の端の鉛直下方から内側および外側に位置する所定の領域に設けられた前記接続部に、前記補強部が設けられている、半導体装置。
  10. 請求項8または9において、
    前記所定の領域は、前記端の鉛直下方から外側に向かって2.0μmないし3.0μmの距離を有し、かつ、内側に向かって2.0μmないし3.0μmの距離を有する領域である、半導体装置。
  11. 請求項1ないし10のいずれかにおいて、前記第1導電層に前記第2導電層が接続されている形状は、T字状もしくはL字状である、半導体装置。
  12. 請求項1ないし11のいずれかにおいて、前記補強部は、前記第1導電層および前記第2導電層から突出している第3導電層からなる、半導体装置。
  13. 請求項12において、
    前記第1導電層、前記第2導電層および前記第3導電層はポリシリコン層である、半導体装置。
JP2005204521A 2005-07-13 2005-07-13 半導体装置 Active JP4605378B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005204521A JP4605378B2 (ja) 2005-07-13 2005-07-13 半導体装置
US11/449,796 US20070013065A1 (en) 2005-07-13 2006-06-08 Semiconductor device
CNB2006100902896A CN100456466C (zh) 2005-07-13 2006-07-11 半导体装置
KR1020060065308A KR100767152B1 (ko) 2005-07-13 2006-07-12 반도체 장치
US13/273,613 US8878365B2 (en) 2005-07-13 2011-10-14 Semiconductor device having a conductive layer reliably formed under an electrode pad
US14/467,548 US20140361433A1 (en) 2005-07-13 2014-08-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005204521A JP4605378B2 (ja) 2005-07-13 2005-07-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2007027264A true JP2007027264A (ja) 2007-02-01
JP4605378B2 JP4605378B2 (ja) 2011-01-05

Family

ID=37609720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005204521A Active JP4605378B2 (ja) 2005-07-13 2005-07-13 半導体装置

Country Status (4)

Country Link
US (3) US20070013065A1 (ja)
JP (1) JP4605378B2 (ja)
KR (1) KR100767152B1 (ja)
CN (1) CN100456466C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994171B2 (en) 2013-03-12 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a conductive pillar structure
CN104409371A (zh) * 2014-12-03 2015-03-11 无锡中微高科电子有限公司 提升金铝键合长期可靠性的方法
CA2992303C (en) * 2015-07-17 2018-08-21 Ap&C Advanced Powders And Coatings Inc. Plasma atomization metal powder manufacturing processes and systems therefor
CN108962764B (zh) * 2017-05-22 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
JP2020113722A (ja) * 2019-01-17 2020-07-27 日本特殊陶業株式会社 パッケージ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181041A (ja) * 1983-03-31 1984-10-15 Toshiba Corp 半導体集積回路装置
JPH0373438U (ja) * 1989-11-21 1991-07-24
JP2004207509A (ja) * 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0224540A (ja) 1988-07-13 1990-01-26 Ntn Corp 光ディスク検査装置
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JPH0373438A (ja) 1989-08-14 1991-03-28 Asahi Chem Ind Co Ltd 光記録媒体の製造方法
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
KR970077390A (ko) 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100295240B1 (ko) 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
JP2003179063A (ja) 1997-04-24 2003-06-27 Sharp Corp 半導体装置
JP3608393B2 (ja) * 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置
JP3416040B2 (ja) 1997-11-11 2003-06-16 富士通株式会社 半導体装置
JP3276003B2 (ja) 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR19990070614A (ko) 1998-02-23 1999-09-15 구본준 반도체장치의 비트라인 평탄화 방법
US6407345B1 (en) * 1998-05-19 2002-06-18 Ibiden Co., Ltd. Printed circuit board and method of production thereof
JP2000058549A (ja) 1998-08-04 2000-02-25 Nec Corp 集積回路配線の形成方法
US6500750B1 (en) 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US20020000665A1 (en) 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6268642B1 (en) * 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
JP2001110833A (ja) 1999-10-06 2001-04-20 Matsushita Electronics Industry Corp 半導体装置
KR100358567B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3727220B2 (ja) 2000-04-03 2005-12-14 Necエレクトロニクス株式会社 半導体装置
US6683380B2 (en) 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
AU2001273458A1 (en) 2000-07-13 2002-01-30 Isothermal Systems Research, Inc. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor
JP2002198374A (ja) 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6465895B1 (en) * 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
JP2002319587A (ja) * 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP4168615B2 (ja) 2001-08-28 2008-10-22 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2003297865A (ja) 2002-03-29 2003-10-17 Optrex Corp ベアチップおよび同ベアチップが実装された電気部品
JP2003347333A (ja) 2002-05-23 2003-12-05 Renesas Technology Corp 半導体装置
JP4232584B2 (ja) 2002-10-15 2009-03-04 株式会社デンソー 半導体装置
US6818936B2 (en) 2002-11-05 2004-11-16 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
US6780694B2 (en) 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
JP4346322B2 (ja) 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP2004363173A (ja) 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2004363224A (ja) 2003-06-03 2004-12-24 Seiko Epson Corp 半導体チップの接続構造
JP2005050963A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7005369B2 (en) 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
CN1601735B (zh) 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
JP4093165B2 (ja) 2003-09-29 2008-06-04 松下電器産業株式会社 半導体集積回路装置
JP2005116974A (ja) 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
JP2005136170A (ja) 2003-10-30 2005-05-26 Seiko Epson Corp 半導体装置の製造方法
JP4696532B2 (ja) 2004-05-20 2011-06-08 株式会社デンソー パワー複合集積型半導体装置およびその製造方法
US20050285116A1 (en) 2004-06-29 2005-12-29 Yongqian Wang Electronic assembly with carbon nanotube contact formations or interconnections
US7256092B2 (en) 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7071575B2 (en) 2004-11-10 2006-07-04 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
JP2007043071A (ja) 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181041A (ja) * 1983-03-31 1984-10-15 Toshiba Corp 半導体集積回路装置
JPH0373438U (ja) * 1989-11-21 1991-07-24
JP2004207509A (ja) * 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
US11404357B2 (en) 2017-07-24 2022-08-02 Murata Manufacturing Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN100456466C (zh) 2009-01-28
KR100767152B1 (ko) 2007-10-12
US20120032324A1 (en) 2012-02-09
US8878365B2 (en) 2014-11-04
JP4605378B2 (ja) 2011-01-05
US20070013065A1 (en) 2007-01-18
CN1897268A (zh) 2007-01-17
KR20070008438A (ko) 2007-01-17
US20140361433A1 (en) 2014-12-11

Similar Documents

Publication Publication Date Title
JP5234239B2 (ja) 半導体装置
KR100419813B1 (ko) 반도체 장치 및 그 제조 방법
US6551916B2 (en) Bond-pad with pad edge strengthening structure
JP2005347622A (ja) 半導体装置、回路基板及び電子機器
JP4605378B2 (ja) 半導体装置
KR100916721B1 (ko) 반도체 장치
US20090035929A1 (en) Method of manufacturing semiconductor device
JP4251164B2 (ja) 半導体装置および半導体チップ
US8441125B2 (en) Semiconductor device
JP5477599B2 (ja) 半導体装置
JP2011018832A (ja) 半導体装置及びその製造方法
JP2007036021A (ja) 半導体装置
JP5970277B2 (ja) 半導体装置
JP2000031146A (ja) 半導体装置およびその製造方法
JP2007281521A (ja) 半導体装置の製造方法
JP2002373959A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090916

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091021

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100317

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100908

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100921

R150 Certificate of patent or registration of utility model

Ref document number: 4605378

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350