JP2005116892A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2005116892A
JP2005116892A JP2003351077A JP2003351077A JP2005116892A JP 2005116892 A JP2005116892 A JP 2005116892A JP 2003351077 A JP2003351077 A JP 2003351077A JP 2003351077 A JP2003351077 A JP 2003351077A JP 2005116892 A JP2005116892 A JP 2005116892A
Authority
JP
Japan
Prior art keywords
low
concentration
semiconductor substrate
drain layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003351077A
Other languages
English (en)
Other versions
JP4408679B2 (ja
Inventor
Eiji Nishibe
栄次 西部
Toshisuke Yatsuyanagi
俊祐 八柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003351077A priority Critical patent/JP4408679B2/ja
Priority to TW093129795A priority patent/TWI245423B/zh
Priority to KR1020040079786A priority patent/KR100608188B1/ko
Priority to US10/959,402 priority patent/US7157779B2/en
Priority to CNB200410092153XA priority patent/CN100391007C/zh
Publication of JP2005116892A publication Critical patent/JP2005116892A/ja
Application granted granted Critical
Publication of JP4408679B2 publication Critical patent/JP4408679B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】高耐圧ＭＯＳトランジスタの動作耐圧を向上させると共に、ホットキャリアによる飽和電流Ｉｄｓａｔの変動を抑制する。
【解決手段】Ｐ型半導体基板１上にゲート絶縁膜２を形成する。ゲート絶縁膜２上にゲート電極３を形成する。ゲート電極３をマスクとして、ダブルチャージのリンイオン（31Ｐ++）を斜めイオン注入することで、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａを形成する。さらに、リンイオン（31Ｐ+）を斜めイオン注入することで、第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂを形成する。さらに、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａ、第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂが形成されたＰ型半導体基板１の最表面の濃度を高めるために、砒素イオン（７５Ａｓ＋）を浅く注入し、表面注入層４ｃ，５ｃを形成する。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、高耐圧ＭＯＳトランジスタの構造及びその製造方法に関する。
図５は、従来例のＮチャネル型高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型シリコン基板５０上に、ゲート絶縁膜５１を介してゲート電極５２が形成されている。ゲート電極５２の側壁には絶縁膜から成るサイドウオールスペーサ５３が形成されている。また、Ｎ−型ソース層５４ａ及びＮ＋型ソース層５４ｂから成るソース層５４、Ｎ−型ドレイン層５５ａ及びＮ＋型ドレイン層５５ｂから成るドレイン層５５が形成されている。
この高耐圧ＭＯＳトランジスタは、ゲート電極５２に隣接してＮ−型ドレイン層５５ａを設け、ゲート電極５２から離れた位置に、Ｎ＋型ドレイン層５５ｂを設けることで、ドレイン電界を緩和し、高いドレイン耐圧を得ようとするものである。
なお、この種の高耐圧ＭＯＳトランジスタについては例えば以下の特許文献１に記載されている。
特開平５−２１８０７０号公報
ドレイン耐圧を高くするためには、Ｎ−型ドレイン層５５ａの形成用イオン注入のドーズ量を少なくし、Ｎ−型ドレイン層５５ａの不純物濃度を下げる必要がある。しかしながら、単に、Ｎ−型ドレイン層５５ａの不純物濃度を下げると、Ｎ−型ドレイン層５５ａの最表面の濃度が薄くなり過ぎる。
このように過度にＮ−型ドレイン層５５ａの不純物濃度を下げ、その高耐圧ＭＯＳトランジスタにチャネル電流を流し、ホットキャリア（ＨＣ）を発生させると、ホットキャリアのゲート絶縁膜２への注入前後で、高耐圧ＭＯＳトランジスタの飽和電流Ｉｄｓａｔが大幅に変動するという問題があった。また、不純物濃度を下げないと動作耐圧（トランジスタに電流が流れているときのドレイン耐圧）が劣化するという問題があった。
図４（ｂ）は、ホットキャリア注入前後のソースドレイン間電流Ｉｄｓ特性を示している。トランジスタの飽和電流Ｉｄｓａｔが大幅に変動するのは、ゲート絶縁膜２にトラップされたホットキャリアの電荷の影響により、Ｎ−型ドレイン層５５ａの最表面の抵抗値が変動するためである。
そこで、本発明は、高耐圧ＭＯＳトランジスタの動作耐圧を向上させると共に、ホットキャリアによる飽和電流Ｉｄｓａｔの変動を抑制するものである。
本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面に形成され、前記ゲート電極の下に延びた第１の低濃度ドレイン層と、前記第１の低濃度ドレイン層上の前記半導体基板表面に形成され、この第１の低濃度ドレイン層より高濃度の不純物を有する表面注入層と、前記半導体基板の表面に形成された高濃度ドレイン層と、を有することを特徴とするものである。
また、上記構成に加えて、前記第１の低濃度ドレイン層より浅く、前記表面注入層より深く形成され、かつ前記第１の低濃度ドレイン層より低濃度の不純物を有する第２の低濃度ドレイン層を有することを特徴とするものである。
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、第１のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板に深くイオン注入し、第１の低濃度ドレイン層を形成する第１のイオン注入工程と、前記ゲート電極をマスクとして、前記第１のイオンビーム傾斜角より小さい第２のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板に浅くイオン注入し、前記第１の低濃度ドレイン層の表面濃度を高くする第２のイオン注入工程と、を有することを特徴とするものである。
また、上記構成に加えて、前記ゲート電極をマスクとして、第３のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板にイオン注入し、第１の低濃度ドレイン層よりも浅く、低不純物濃度を有した第２の低濃度ドレイン層を形成する第３のイオン注入工程を含むことを特徴とするものである。
本発明によれば、第１の低濃度ドレイン層によってドレイン電界を緩和し、この第１の低濃度ドレイン層上の半導体基板の最表面に形成され、この第１の低濃度ドレイン層より高濃度の不純物を有する表面注入層を形成したので、高耐圧ＭＯＳトランジスタの動作耐圧を向上させると共に、ホットキャリアによる飽和電流Ｉｄｓａｔの変動を抑制することが可能になる。
次に、本発明を実施するための最良の形態（以下、実施形態という）について説明する。本発明の実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。まず、第１の実施形態について図１及び図２を参照しながら説明する。図１及び図２はこの半導体装置の製造方法を示す断面図である。
図１（ａ）に示すように、Ｐ型半導体基板１（例えば、Ｐ型シリコン基板）の表面に熱酸化等によりゲート絶縁膜２を形成する。このゲート絶縁膜２上にゲート電極３を形成する。この工程は、まず、全面にＬＰＣＶＤ法によりポリシリコン層を堆積し、これにリン等の不純物をドープして低抵抗化した後に、このポリシリコン層を選択的にエッチングしてゲート電極３を形成する。
次に、図１（ｂ）に示すように、ゲート電極３をマスクとしてこれを突き抜けない条件で、ダブルチャージのリンイオン（31Ｐ++）を斜めイオン注入することで、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａを形成する。
このイオン注入工程は、ダブルチャージのリンイオン（31Ｐ++）のイオンビームの傾斜角θ１は、鉛直方向を基準として４５度であり、ソースドレインの対称性を確保するためにゲート電極３の左右方向から行う。高耐圧ＭＯＳトランジスタの様々なパターン配置を考慮すると、パターン配置に依存せずにソースドレインの対称性を確保するために、イオンビームを半導体基板１に対して相対的に回転させながらイオン注入することが好適である。この場合、Ｐ型半導体基板１を固定してイオンビームを照射するイオンガンを回転させても良いし、逆にイオンビームの照射方向を固定して、Ｐ型半導体基板１を回転させても良い。
この斜めイオン注入により、イオンビームはゲート電極３の下方にまで到達し、第１の低濃度ドレイン層５ａは、ゲート電極３の下方にまで延びるので、第１の低濃度ドレイン層５ａの幅（キャリアのドリフト領域の幅）がより広がることになる。このため、トランジスタサイズを設計変更することなく動作耐圧を向上できる。イオンビームの鉛直方向から傾斜角度は４５度が最も好ましいが、これに限らず、３５度〜５５度の範囲であればある程度の効果が得られる。
また、ドレイン電界を緩和するために、第１の低濃度ドレイン層５ａは深く形成することが必要であり、その加速電圧は１００ＫｅＶ（ダブルチャージのため、実質的には２００ＫｅＶ）、ドーズ量は１．８×１０１３／ｃｍ３程度が好ましい。
次に、図１（ｃ）に示すように、ゲート電極３をマスクとしてこれを突き抜けない条件で、シングルチャージのリンイオン（31Ｐ+）を斜めイオン注入することで、第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂを形成する。この第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂは、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａに重畳して形成されるが、それらの層より、浅く注入され、かつ低い不純物濃度を有している。
そのイオン注入条件は、その加速電圧は１００ＫｅＶ、ドーズ量は１×１０１２／ｃｍ３程度が好ましい。また、このイオン注入は、図２（ｂ）のブルチャージのリンイオン（31Ｐ++）のイオン注入と同様に、斜めイオン注入であり、イオンビームの傾斜角θ２は、鉛直方向を基準として４５度が好ましい。
次に、図２（ａ）に示すように、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａ、第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂが形成されたＰ型半導体基板１の最表面の濃度を高めるために、ゲート電極３をマスクとしてこれを突き抜けない条件で、砒素イオン（７５Ａｓ＋）を浅く注入し、表面注入層４ｃ，５ｃを形成する。これにより、高耐圧ＭＯＳトランジスタの動作耐圧を向上させると共に、ホットキャリアによる飽和電流Ｉｄｓａｔの変動を抑制する。
そのイオン注入条件は、加速電圧は７０ＫｅＶ、ドーズ量は３×１０１２／ｃｍ３程度が好ましい。また、イオンビームの傾斜角θ３は、前記イオン注入のイオンビーム傾斜角θ１，θ２より、小さいことが好ましい。これは、ゲート電極３の下に、表面注入層４ｃ，５ｃが形成され、ドレイン耐圧が低下するのを防止するためである。
具体的には、このイオンビームの傾斜角θ３は、鉛直方向を基準として７度であることが好ましい。イオンビームの傾斜角θ３は、０度付近であっても構わないが、チャネリング防止を考慮する必要がある。
次に、図２（ｂ）に示すように、ゲート電極３の側面にサイドウオールスペーサ６を形成する。本工程は、全面にＬＰＣＶＤ法によりシリコン酸化膜のような絶縁膜を堆積し、この絶縁膜を異方性エッチングすることでゲート電極３の側面にサイドウオールスペーサ６を形成する。そして、リンや砒素のようなＮ型不純物をＰ型シリコン基板１の表面に高濃度にイオン注入し、ゲート電極５の端に隣接し、もしくはゲート電極５の端から離れた位置に高濃度型ソース層４ｄ及び高濃度ドレイン層５ｄを形成する。
この高濃度ソース層４ｄ及び高濃度ドレイン層５ｄは、第１の低濃度ソース層４ａ及び第１の低濃度ドレイン層５ａ、第２の低濃度ソース層４ｂ及び第２の低濃度ドレイン層５ｂ、表面注入層４ｃ，５ｃに比して高濃度である。ゲート電極３の端における強い電界の影響によるドレインリーク電流ＧＩＤＬ（Gate Induced Drain Leakage current）が発生を防止するためには、高濃度ドレイン層５ｄは、ゲート電極３の端から離れた位置に形成することが好ましい。
図３は、この高耐圧ＭＯＳトランジスタの形成されたＰ型半導体基板１の最表面に沿った不純物濃度プロファイルを示す図であり、図３（ａ）は、本実施形態による不純物濃度プロファイル、図３（ｂ）は、従来例による不純物濃度プロファイルを示している。図において、ＣＨは高耐圧ＭＯＳトランジスタのチャネル領域、であり、その右側に低濃度ドレイン層（第１の低濃度ドレイン層５ａ、第２の低濃度ドレイン層５ｂ、表面注入層５ｃ）のプロファイルが示されている。
図３（ｂ）の従来例では、低濃度ドレイン層の端に、不純物濃度プロファイルの「くぼみ」が現れている。これは、不純物濃度が急に低くなっている箇所であり、これがホットキャリア注入による抵抗変動、飽和電流Ｉｄｓａｔの変動を招く要因である。これに対して、図３（ａ）の本実施形態による不純物プロファイルでは、そのような不純物濃度プロファイルの「くぼみ」は解消されている。これは、表面注入層５ｃを形成したことによる効果である。そのため、図４（ａ）に示すように、本実施形態によれば、ホットキャリアの注入前後において、飽和電流Ｉｄｓａｔの変動はない。
また、図３（ｂ）の従来例では、低濃度ドレインの不純物プロファイルが急激に立ち上がっているのに対して、図３（ａ）の本実施形態による不純物プロファイルでは、それはなだらかに立ち上がっており、Ｐ型半導体基板１の最表面に沿って不純物濃度がなだらかに変化している様子がわかる。これは、第１の低濃度ドレイン層５ａを設けたことによる効果であり、動作耐圧、ドレイン耐圧の低下が防止されている。
さらに、本実施形態によれば、第１の低濃度ドレイン層５ａは、ゲート電極３の下方にまで延びるので、次のような効果も得られる。いま、高濃度ドレイン層５ｄにドレイン電圧Ｖｄを印加し、ゲート電極３にゲート電極Ｖｇを加える。このとき、ゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したとき（Ｖｄｓ＞Ｖｇｓ）、ゲート電極３の下にオーバーラップしている第１の低濃度ドレイン層５ａ部分の表面には、表面空乏層が生じる。すると、高耐圧ＭＯＳトランジスタに流れるチャネル電流電子電流）は、第１の低濃度ドレイン層５ａ端表面の電界集中部分にぶつかるのを回避して、その表面空乏層の下方の第１の低濃度ドレイン層５ａの深い領域を流れるようになるため、基板電流Ｉｓｕｂが低減され、動作耐圧が向上する。
なお、この実施形態において、ソース側とドレイン側は、同一の構造を有しているが、ドレイン側にのみ高電圧が印加される場合には、ソース側は、Ｎ＋型ソース層４ｄのみを有する片側高耐圧構造であってもよい。
本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 高耐圧ＭＯＳトランジスタの形成されたＰ型半導体基板１の最表面に沿った不純物濃度プロファイルを示す図である。 ホットキャリア注入前後のソースドレイン間電流Ｉｄｓ特性を示す図である。 従来例に係る半導体装置を示す断面図である。

Claims (8)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板の表面に形成され、前記ゲート電極の下に延びた第１の低濃度ドレイン層と、
    前記第１の低濃度ドレイン層上の前記半導体基板表面に形成され、この第１の低濃度ドレイン層より高濃度の不純物を有する表面注入層と、
    前記半導体基板の表面に形成された高濃度ドレイン層と、を有することを特徴とする半導体装置。
  2. 前記第１の低濃度ドレイン層より浅く、前記表面注入層より深く形成され、かつ前記第１の低濃度ドレイン層より低濃度の不純物を有する第２の低濃度ドレイン層を有することを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、第１のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板に深くイオン注入し、第１の低濃度ドレイン層を形成する第１のイオン注入工程と、
    前記ゲート電極をマスクとして、前記第１のイオンビーム傾斜角より小さい第２のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板に浅くイオン注入し、
    前記第１の低濃度ドレイン層の表面濃度を高くする第２のイオン注入工程と、を有することを特徴とする半導体装置の製造方法。
  4. 前記ゲート電極をマスクとして、第３のイオンビーム傾斜角にて、第２導電型不純物を前記半導体基板にイオン注入し、第１の低濃度ドレイン層よりも浅く、低不純物濃度を有した第２の低濃度ドレイン層を形成する第３のイオン注入工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１のイオンビーム傾斜角が鉛直方向を基準として４５度、前記第２のイオンビーム傾斜角が鉛直方向を基準として７度であることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第１及び第２のイオン注入工程において、イオンビームを前記半導体基板に対して相対的に回転させながら照射することを特徴とする請求項３に記載の半導体装置の製造方法。
  7. 前記第３のイオンビーム傾斜角が鉛直方向を基準として４５度であることを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 前記第３のイオン注入工程において、イオンビームを前記半導体基板に対して相対的に回転させながら照射することを特徴とする請求項４に記載の半導体装置の製造方法。
JP2003351077A 2003-10-09 2003-10-09 半導体装置の製造方法 Expired - Fee Related JP4408679B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003351077A JP4408679B2 (ja) 2003-10-09 2003-10-09 半導体装置の製造方法
TW093129795A TWI245423B (en) 2003-10-09 2004-10-01 Semiconductor device and method for manufacture thereof
KR1020040079786A KR100608188B1 (ko) 2003-10-09 2004-10-07 반도체 장치 및 그 제조 방법
US10/959,402 US7157779B2 (en) 2003-10-09 2004-10-07 Semiconductor device with triple surface impurity layers
CNB200410092153XA CN100391007C (zh) 2003-10-09 2004-10-09 高击穿电压mos晶体管的结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003351077A JP4408679B2 (ja) 2003-10-09 2003-10-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005116892A true JP2005116892A (ja) 2005-04-28
JP4408679B2 JP4408679B2 (ja) 2010-02-03

Family

ID=34542452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003351077A Expired - Fee Related JP4408679B2 (ja) 2003-10-09 2003-10-09 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7157779B2 (ja)
JP (1) JP4408679B2 (ja)
KR (1) KR100608188B1 (ja)
CN (1) CN100391007C (ja)
TW (1) TWI245423B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649873B1 (ko) 2005-12-28 2006-11-27 동부일렉트로닉스 주식회사 트랜지스터 및 그 제조 방법
JP2010147325A (ja) * 2008-12-19 2010-07-01 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
US8159036B2 (en) 2007-06-20 2012-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4541125B2 (ja) * 2004-12-15 2010-09-08 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
US20070013026A1 (en) * 2005-07-12 2007-01-18 Ching-Hung Kao Varactor structure and method for fabricating the same
CN101192575B (zh) * 2006-11-28 2013-03-27 中芯国际集成电路制造(上海)有限公司 改善动态随机存储器pn结漏电流的方法
KR100843024B1 (ko) * 2006-12-27 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20090007053A (ko) * 2007-07-13 2009-01-16 매그나칩 반도체 유한회사 고전압 소자 및 그 제조방법
CN101452849B (zh) * 2007-12-06 2012-06-20 上海华虹Nec电子有限公司 高压晶体管制造方法
WO2009101150A1 (en) * 2008-02-15 2009-08-20 X-Fab Semiconductor Foundries Ag Transistor
CN102024703B (zh) * 2009-09-17 2012-07-25 中芯国际集成电路制造(上海)有限公司 掺杂的方法
JP2012204435A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US20160104782A1 (en) * 2014-10-08 2016-04-14 Inotera Memories, Inc. Transistor structure and method of manufacturing the same
US9978864B2 (en) * 2015-12-03 2018-05-22 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
US9853148B2 (en) * 2016-02-02 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
US10784781B2 (en) * 2017-11-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581797D1 (de) * 1984-12-27 1991-03-28 Toshiba Kawasaki Kk Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung.
JPS61216364A (ja) * 1985-03-20 1986-09-26 Fujitsu Ltd 半導体装置
JPH0418762A (ja) * 1990-05-14 1992-01-22 Hitachi Ltd 絶縁ゲート形電界効果トランジスタ
JPH05218070A (ja) 1992-01-30 1993-08-27 Sanyo Electric Co Ltd Ｍｏｓ電界効果半導体装置
US5362982A (en) * 1992-04-03 1994-11-08 Matsushita Electric Industrial Co., Ltd. Insulated gate FET with a particular LDD structure
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
KR100189964B1 (ko) * 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
US5719424A (en) * 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
JP3772916B2 (ja) * 1996-03-07 2006-05-10 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5869866A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5998274A (en) * 1997-04-10 1999-12-07 Micron Technology, Inc. Method of forming a multiple implant lightly doped drain (MILDD) field effect transistor
KR100223846B1 (ko) * 1997-05-28 1999-10-15 구본준 반도체 소자 및 그의 제조방법
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP3147847B2 (ja) * 1998-02-24 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
US6096616A (en) * 1998-05-18 2000-08-01 Advanced Micro Devices, Inc. Fabrication of a non-ldd graded p-channel mosfet
JP4446509B2 (ja) * 1999-04-26 2010-04-07 株式会社ルネサステクノロジ 半導体装置
US6218226B1 (en) * 2000-01-21 2001-04-17 Vanguard International Semiconductor Corporation Method of forming an ESD protection device
US6589847B1 (en) * 2000-08-03 2003-07-08 Advanced Micro Devices, Inc. Tilted counter-doped implant to sharpen halo profile
US6451675B1 (en) * 2000-09-12 2002-09-17 United Microelectronics Corp. Semiconductor device having varied dopant density regions
JP3594550B2 (ja) * 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法
JP4030269B2 (ja) * 2001-03-06 2008-01-09 三洋電機株式会社 半導体装置とその製造方法
KR100364122B1 (en) * 2001-04-24 2002-12-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
JP2003229568A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法および半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649873B1 (ko) 2005-12-28 2006-11-27 동부일렉트로닉스 주식회사 트랜지스터 및 그 제조 방법
US8159036B2 (en) 2007-06-20 2012-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2010147325A (ja) * 2008-12-19 2010-07-01 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
TWI245423B (en) 2005-12-11
KR20050034548A (ko) 2005-04-14
CN100391007C (zh) 2008-05-28
JP4408679B2 (ja) 2010-02-03
TW200524163A (en) 2005-07-16
US7157779B2 (en) 2007-01-02
CN1606173A (zh) 2005-04-13
US20050104138A1 (en) 2005-05-19
KR100608188B1 (ko) 2006-08-09

Similar Documents

Publication Publication Date Title
JP4408679B2 (ja) 半導体装置の製造方法
TWI438898B (zh) 自我對準之互補雙擴散金氧半導體
JPH06310717A (ja) 電界効果トランジスタ及びその製造方法
US20060001110A1 (en) Lateral trench MOSFET
JP2008140817A (ja) 半導体装置
JP2010278312A (ja) 半導体装置
JP4387291B2 (ja) 横型半導体デバイスおよびその製造方法
US10355088B2 (en) Metal oxide semiconductor device having mitigated threshold voltage roll-off and threshold voltage roll-off mitigation method thereof
JPH09181307A (ja) 半導体装置及びその製造方法
US7998849B2 (en) Semiconductor device used as high-speed switching device and power device
JP2005229066A (ja) 半導体装置及びその製造方法
US6762458B2 (en) High voltage transistor and method for fabricating the same
JP2006173538A (ja) 半導体装置
US20030209758A1 (en) Transistor of semiconductor device, and method for forming the same
JP2002217406A (ja) 半導体装置とその製造方法
JPH0434968A (ja) 相補型電界効果トランジスタおよびその製造方法
KR100847827B1 (ko) 고전압 트랜지스터의 제조 방법
CN112701153A (zh) 具有注入拖尾补偿区的碳化硅器件
JP2933796B2 (ja) 半導体装置の製造方法
JP2009010379A (ja) 半導体素子及びその製造方法
US7170134B2 (en) Semiconductor device
JPH0465549B2 (ja)
TWI434331B (zh) 空乏型金屬氧化物半導體元件之製造方法
KR20130073776A (ko) 횡형 디모스 트랜지스터 및 이의 제조방법
US20050116285A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091015

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131120

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees