JP2005104096A - 画素クロック生成装置、光走査装置及び画像形成装置 - Google Patents

Abstract

【課題】簡単な構成で高精度に画素クロックの位相制御を可能にする。
【解決手段】高周波クロックＶＣＬＫを生成する高周波クロック生成手段１１０、水平同期信号に基づき、高周波クロックの半周期の精度で感光体等の所定長さを走査するのに要した走査時間を検出し、検出値を出力する検出手段１２０、前記検出値と予め設定された目標値とを比較し比較結果を出力する比較結果生成手段１３０、前記比較結果に基づいて、高周波クロツクと画素クロックの遷移タイミングを指示する位相データを生成する位相データ生成手段１４０、高周波クロックと位相データに基づいて位相制御された画素クロックＰＣＬＫを生成する画素クロック生成手段１５０から構成される。
【選択図】図２

Description

本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関し、詳しくは、画素クロックの高精度の位相制御を実現する画素クロック生成装置およびそれを備えた光走査装置、画像形成装置に関する。

レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図４３に示す。図４３において、半導体レーザ５０１から発光されたレーザ光は、回転するポリゴンミラー５０２によりスキャンされ、走査レンズ５０３を介して被走査媒体である感光体５０４上に光スポットを形成し、その感光体５０４を露光して静電潜像を形成する。このとき、フォトディテクタ５０５で１ライン毎に走査光を検出し、位相同期回路５０９がクロック生成回路５０８のクロックとフォトディテクタ５０５の出力信号に基づいて、１ライン毎、位相同期のとれた画像クロック（画素クロック）を生成して画像処理ユニット５０６とレーザ駆動回路５０７へ供給する。画像処理ユニット５０６は、位相同期回路５０９から与えられる画素クロックを基準に画像データを生成してレーザ駆動回路５０７へ出力する。レーザ駆動回路５０７は、画像処理ユニット５０６により生成された画像データと位相同期回路５０９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザ５０１の発光時間をコントロールする。

このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。

さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。

従来、走査ムラ等を補正する技術としては、例えば、あらかじめ求めておいた走査光学系の特性に基づいて画像クロックの周波数を変化させることで、走査線に沿って光スポット位置を制御する方法が知られている（例えば、特許文献１、特許文献２参照）。また、その他の技術としては、感光体の両端に設置された２つのフォトディテクタにより、１ラインごとに、始点終点に対応する第一水平同期信号と第二水平同期信号を検出し、そのクロック数を計数することにより、走査速度を求めて、モーターによりポリゴンミラーの回転速度を制御する方法が知られている。

特開平１１−１６７０８１号公報 特開２００１−２２８４１５号公報

画像クロックの周波数を変化させる従来技術（これを周波数変調方式という）は、画像クロック制御部の構成が複雑となる。また、この複雑さは、周波数変調幅が微小になるにつれて増大するものである。このため、従来の周波数変調方式では、きめ細かな制御が出来ないという問題がある。

また、ポリゴンミラーのような偏向器の回転モータを制御する方法では制御精度に限界がある。すなわち、走査ムラを発生させる要因としては、偏向器の回転ジッタや温度変化による走査レンズの伸縮なども存在する。従って、同一の偏向反射面によって偏向された光ビームであっても走査ムラを解消することは困難であり、偏向器の回転モータを制御する方法では制御精度に限界がある。

本発明は、従来技術の上記のような問題に鑑みてなされたもであり、簡素な構成で高精度に画素クロックの位相制御を可能とすることで、高精度に走査幅の揺らぎを補正できる画素クロック生成装置を提供することを目的とする。

更に、本発明は、このようなの画素クロック生成装置を搭載した高精度のレーザ走査装置、及び画像形成装置を提供することを目的とする。

本発明の画素クロック生成装置は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックの半周期の精度で所定長さを走査するのに要した走査時間を計測し、計測値を出力する計測手段と、前記計測値と予め設定された目標値とを比較し比較結果を出力する比較結果出力手段と、前記比較結果に基づいてデータを生成するデータ生成手段と、前記高周波クロックと前記データに基づいて位相制御された画素クロックを生成する画素クロック生成手段とを有することを基本とする。

また、本発明の画素クロック生成装置は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと画素クロックの遷移タイミングを指示する位相データと第１水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記高周波クロックと前記画素クロックと前記第１水平同期信号とに基づいて第１基準信号を生成する第１基準信号生成手段と、前記高周波クロックと前記画素クロックと第２水平同期信号とに基づいて、前記画素クロックの遷移タイミングと前記第２水平同期信号の遷移タイミングの差である差分データと第２基準信号を生成する差分検出手段と、前記画素クロックと前記第１基準信号と前記第２基準信号と前記差分データとに基づいて前記第１水平同期信号と前記第２水平同期信号との走査間隔データを求める走査間隔データ生成手段と、前記走査間隔データと予め設定された目標値とを比較し、比較結果に基づいて前記画素クロックの遷移タイミングを指示する前記位相データを生成する位相データ生成手段とを有することを基本とする。

本発明によれば、簡素な構成で高精度に画素クロックの位相制御を可能とすることができ、高精度に走査幅の揺らぎを補正できる画素クロック生成装置を提供することができる。そして、このような画素クロック生成装置を搭載することで、高精度な光走査装置を提供でき、さらには、該光走査装置を搭載した高精度の画像形成装置を提供することができる。

図１に本発明の画素クロック生成装置を搭載した画像形成装置の一実施形態の全体構成図を示す。半導体レーザ１１からのレーザ光は、コリメータレンズ１２、シリンダーレンズ１３を通り、ポリゴンミラー１４によりスキャン（走査）され、ｆθレンズ１６を通り、ハーフミラー２０で反射（一部透過）し、トロイダルレンズ１７を通り、感光体１５に入射することにより、感光体１５上の被走査面上に画像（静電潜像）を形成する。

この走査レーザ光のハーフミラー２０の透過光の始点、終点に対応する水平同期信号１、２を、被走査面上と時間的相関性を持つ被検出面上に配置したフォトディテクタＡ１８、フォトディテクタＢ１９により検出して画素クロック生成装置２１に入力する。画素クロック生成装置２１では、フォトディテクタＡ１８とフォトディテクタＢ１９間をレーザ光が走査される時間を測定し、基準時間（目標値）と比較してずれ量を求め、そのずれ量を補正する位相データを生成し、その位相データにより画素クロックを生成し、画像処理装置２２とレーザ駆動データ生成装置２３に与える。なお、フォトディテクタＡ１８の出力信号である水平同期信号１は、ライン同期信号として画像処理装置２２にも与えられる。画像処理装置２２は、水平クロック生成装置２１から与えられた画素クロックを基準に画像データを生成する。レーザ駆動データ生成装置２３は、この画像データを入力して、同様に画素クロック生成装置２１から与えられた画素クロックを基準にレーザ駆動データ（変調データ）を生成し、レーザ駆動装置２４を介して半導体レーザ１１を駆動する。このようにして、感光体１５には、走査幅揺らぎのない画像を形成することができる。

以下に、画素クロック生成装置２１、即ち、本発明に係る画素クロック生成装置の実施例について説明する。また、画素クロック生成装置を搭載した光走査装置、画像形成装置の具体的実施例についても説明する。

図２は、本発明における画素クロック生成装置の第１の実施例の全体構成図を示す。図２において、画素クロック生成装置１００は高周波クロック生成回路１１０、検出回路１２０、比較結果生成回路１３０、位相データ生成回路１４０及び画素クロック生成回路１５０からなる。高周波クロック生成回路１１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。検出回路１２０は高周波クロックＶＣＬＫの半周期の精度で、第１の水平同期信号１が入力されてから第２の水平同期信号２が入力されるまでの間隔（走査時間）を検出するカウンタからなる。比較結果生成回路１３０は検出回路１２０から出力されたカウント値と予め設定された目標値との差を生成する。位相データ生成回路１４０は比較結果出力回路１３０から出力された比較結果に基づいて位相データを生成する。画素クロック生成回路１５０は該位相データと高周波クロックＶＣＬＫに基づいて位相制御された画素クロックＰＣＬＫを生成する。

図３に画素クロックＰＣＬＫの出力イメージの概念図を示す。図３では、位相データの位相シフト量が０のとき、画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周となる場合について示している。図３に示すように、画素クロックＰＣＬＫの１クロックごとに位相データを与えることにより、その画素クロックＰＣＬＫの周期が位相データの位相シフト量に従って、高周波クロックＶＣＬＫの１／２クロックステップで変化するようにする。

図４に、図２における画素クロック生成回路１５０の一実施例の構成図を示す。図４において、画素クロック生成回路１５０は、遷移検出回路（１）１５１０、制御信号生成回路（１）１５２０、クロック１生成回路１５３０、遷移検出回路（２）１５４０、制御信号生成回路（２）１５５０、クロック２生成回路１５６０、マルチプレクサ１５７０、制御データ生成回路１５８０、ステータス信号生成回路１５９０及びセレクト信号生成回路１５０１からなる。

遷移検出回路（１）１５１０は、高周波クロック生成回路１１０から与えられる高周波クロックＶＣＬＫの立上がりで動作し、クロック１生成回路１が出力するクロック１信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号１として出力する。制御信号生成回路（１）１５２０は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１５１０の出力信号と制御データ生成回路１５８０が出力する制御データ１に基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１５３０は、高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。

一方、遷移検出回路（２）１５４０は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２生成回路１５６０が出力するクロック２信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号２として出力する。制御信号生成回路（２）１５５０は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１５４０の出力信号と制御データ生成回路１５８０が出力する制御データ２に基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１５６０は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。

マルチプレクサ１５７０は、セレクト信号生成回路１５０１からのセレクト信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。

制御データ生成回路１５８０は、位相データ生成回路１４０から与えられる位相データとステータス信号生成回路１５９０が出力するステータス信号に基づき制御データ１、制御データ２を出力する。ここで位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでは３ビット構成とし、位相シフト量と位相データは図９のように対応させる。

ステータス信号生成回路１５９０は位相データの最下位ビット０が１のときに画素クロックＰＣＬＫの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは第１のステートを、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは第２のステートを示すようになる。ここでは、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは“０”、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは“１”とする。

セレクト信号生成回路１５０１は、位相データのビット０が１のときに画素クロックＰＣＬＫの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。

図５、図６に、図４におけるクロック１生成回路１５３０、クロック２生成回路１５６０の構成例を示す。図５はＪＫフリップフロップ（ＪＫ−ＦＦ）で構成された例であり、クロック１生成回路１５３０を形成しているＪＫ−ＦＦａは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１５６０を形成しているＪＫ−ＦＦｂは高周波クロックＶＣＬＫの立下りで動作する。図６はクロック同期セットリセット付のＤタイプフィリップフロップ（Ｄ−ＦＦ）で構成された例であり、クロック１生成回路１５３０を形成しているＤ−ＦＦａは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１５６０を形成しているＤ−ＦＦｂは高周波クロックＶＣＬＫの立下りで動作する。

図５、図６のいずれの回路も動作は同じで、制御信号１ａが“Ｈ”で、制御信号１ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立上がりでクロック１に“Ｌ”を出力する。制御信号１ａが“Ｌ”で、制御信号１ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立上がりでクロック１に“Ｈ”を出力する。制御信号２ａが“Ｈ”で、制御信号２ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｌ”を出力する。制御信号２ａが“Ｌ”で、制御信号２ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｈ”を出力する。

図７に、図４における制御信号生成回路（１）１５２０及び制御信号生成回路（２）１５５０の構成例を示す。図７に示すように、制御信号生成回路（１）１５２０、制御信号生成回路（２）１５５０はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路（１）１５２０におけるシフトレジスタ１５２１は高周波クロックＶＣＬＫの立上がりで動作し、制御信号生成回路（２）１５５０におけるシフトレジスタ１５５１は高周波クロックＶＣＬＫの立下がりで動作する。シフトレジスタ１５２１、シフトレジスタ１５５１は入力された検出信号１、検出信号２をシフトさせていく。そして、それぞれレジスタ出力Ｓ１２を制御信号１ａとして、レジスタ出力Ｓ２２を制御信号２ａとして出力する。また、レジスタ出力Ｓ１４〜Ｓ１８がマルチプレクサ１５２２に、レジスタ出力Ｓ２４〜Ｓ２８がマルチプレクサ１５５２に与えられる。マルチプレクサ１５２２では、与えられる制御データ１に従ってレジスタ出力Ｓ１４〜Ｓ１８のいずれかを選択し、制御信号１ｂとして出力する。同様に、マルチプレクサ１５５２では、与えられる制御データ２に従ってレジスタ出力Ｓ２４〜Ｓ２８のいずれかを選択し、制御信号２ｂとして出力する。マルチプレクサ１５２２、マルチプレクサ１５５２の真理値表を図８に示す。

次に、図４における制御データ生成回路１５８０について説明する。制御データ生成回路１５８０は、位相データ生成回路１４０から与えられる位相データとステータス信号生成回路１５９０が出力するステータス信号をデコードして、制御データ１、制御データ２を出力する。この制御データ生成回路１５８０の動作は制御信号生成回路（１）１５２０、制御信号生成回路（２）１５５０と関係している。つまり、図７における制御信号生成回路（１）１５２０、制御信号生成回路（２）１５５０のシフトレジスタ１５２１、シフトレジスタ１５５１の出力とマルチプレクサ１５２２、マルチプレクサ１５５２の入力の順番によって、制御データ生成回路１５８０のデコードの動作が決まる。

本実施例における位相シフト量と位相データの対応を図９に、制御データ生成回路１５８０の真理値表を図１０に示す。

以下、図４の画素クロック生成回路１５０の全体の動作について、図１１のタイミング図を用いて説明する。図１１では、位相シフトが０の時、高周波クロックＶＣＬＫの８分周に相当する画素クロックＰＣＬＫを生成し、それに対し、高周波クロックの半周期の精度で、位相を＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫシフトさせた画素クロックＰＣＬＫを生成している様子を示している。

まず、位相シフト０の画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト０を示す位相データ“０００”が与えられる（図１１のａ）。その位相データとステータス信号回路１５９０のステータス信号（最初は０としている）が制御データ生成回路１５８０に入力され、図８の真理値表に従って、制御データ１（０１０）、制御データ２（０１０）が出力される。

（クロック１生成について）
図１１のａにおいて、クロック１の立上がりを遷移検出回路（１）１５１０で検出し、図１１に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１５２０のシフトレジスタ１５２１に与えられ、図１１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図１１のｂのタイミングで“Ｈ”となり、図１１のｃのクロックのタイミングにおいて、制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１５３０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号生成回路（１）１５２０のマルチプレクサ１５２２の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、図１１のｄのタイミングで“Ｈ”となり、図１１のｅのクロックのタイミングにおいて、制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１５３０はクロック１を“Ｈ”に遷移させ出力する。

（クロック２生成について）
図１１のａ’において、クロック２の立上がりを遷移検出回路（２）１５４０で検出し、図１１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１５５０のシフトレジスタ１５５１に与えられ、図１１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図１１のｂ’のタイミングで“Ｈ”となり、図１１のｃ’のクロックのタイミングにおいて制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１５６０はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１０”であるので、制御信号生成回路（２）１５５０のマルチプレクサ１５５２の出力である制御信号２ｂにはレジスタ出力Ｓ２６が現れ、図１１のｄ’のタイミングで“Ｈ”となり、図１１のｅ’のクロックのタイミングにおいて、制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１５５０はクロック２を“Ｈ”に遷移させ出力する。

（画素クロックＰＣＬＫの生成について）
ここでは、図１１に示すように、セレクト信号生成回路１５０１のセレクト信号が“Ｌ”であるので、画素クロックＰＣＬＫとしてクロック１がマルチプレクサ１５７０から出力される。

次に、位相シフト＋１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト＋１を示す位相データ“００１”が与えられる（図１１のｅ）。ステータス信号生成回路１５９０のステータス信号は、その前の位相データのｂｉｔ０が“０”であるのでトグルせず“０”のままである。その位相データとステータス信号が制御データ生成回路１５８０に入力され、図８の真理値表に従って、制御データ１（０１０）、制御データ２（００１）が出力される。

（クロック１生成について）
図１１のｅにおいて、クロック１の立上がりを遷移検出回路１５１０で検出し、図１１に示すように、検出信号１は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１５２０のシフトレジスタ１５２１に与えられ、図１１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図１１のｆのタイミングで“Ｈ”となり、図１１のｇのクロックのタイミングにおいて、制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１５３０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号生成回路（１）１５２０のマルチプレクサ１５２２の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、図１１のｈのタイミングで“Ｈ”となり、図１１のｉのクロックのタイミングにおいて、制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１５２０はクロック１を“Ｈ”に遷移させ出力する。

（クロック２生成について）
図１１のｅ’において、クロック２の立上がりを遷移検出回路（２）１５４０で検出し、図１１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１５５０のシフトレジスタ１５５１に与えられ、図１１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図１１のｆ’のタイミングで“Ｈ”となり、図１１のｇ’のクロックのタイミングにおいて、制御信号２ａが“Ｈ”になっていることから、クロック２生成回路はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“００１”であるので、制御信号回路（２）１５５０のマルチプレクサ１５８５２の出力である制御信号２ｂにはレジスタ出力Ｓ２７が現れ、図１１のｈ’のタイミングで“Ｈ”となり、図１１のｉ’のクロックのタイミングにおいて、制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１５６０はクロック２を“Ｈ”に遷移させ出力する。

（画素クロックＰＣＬＫの生成について）
ここでは、図１１に示すように、セレクト信号生成回路１５０１のセレクト信号は、位相データのｂｉｔ０が“１”であるので、図１１のｇの画素クロックＰＣＬＫの立下りのタイミングでトグルし、“１”となる。よって、マルチプレクサ１５７０からは、はじめはクロック１が画素クロックＰＣＬＫとして出力され（図１１のｅからｇの期間）、図１１のｇでセレクト信号が“１”になってからは、クロック２が画素クロックＰＣＬＫとして出力される（図１１ｇからｉ’の期間）。

次に、位相シフト−１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト−１を示す位相データ“１０１”が与えられる（図１１のｉ’）。ステータス信号生成回路１５９０のステータス信号は、その前の位相データのｂｉｔ０が“１”であるのでトグルし“１”となる（図１１のｉ’）。その位相データとステータス信号が制御データ生成回路１５８０に入力され、図８の真理値表に従って、制御データ１（０１０）、制御データ２（０１１）が出力される。

（クロック１生成について）
図１１のｉにおいて、クロック１の立上がりを遷移検出回路（１）１５１０で検出し、図１１に示すように、検出信号１は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号回路（１）１５２０のシフトレジスタ１５２１に与えられ、図１１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図１１のｋのタイミングで“Ｈ”となり、図１１のｋのクロックのタイミングにおいて、制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１５３０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号回路（１）１５２０のマルチプレクサ１５２２の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、図１１のｌのタイミングで“Ｈ”となり、図１１のｍのクロックのタイミングにおいて、制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１５３０はクロック１を“Ｈ”に遷移させ出力する。

（クロック２生成について）
図１１のｉ’において、クロック２の立上がりを遷移検出回路（２）１５４０で検出し、図１１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号回路（２）１５５０のシフトレジスタ１５５１に与えられ、図１１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図１１のｊ’のタイミングで“Ｈ”となり、図１１のｊ’のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路１５６０はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１１”であるので、制御信号生成回路（２）のマルチプレクサ１５５２の出力である制御信号２ｂにはレジスタ出力Ｓ２５が現れ、図１１のｌ’のタイミングで“Ｈ”となり、図１１のｍ’のクロックのタイミングにおいて、制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１５６０はクロック２を“Ｈ”に遷移させ出力する。

（画素クロックＰＣＬＫの生成について）
ここでは、セレクト信号生成回路１５０１のセレクト信号は、位相データのｂｉｔ０が“１”であるので、図１１のｋ’の画素クロックＰＣＬＫの立下りのタイミングでトグルし、“０”となる。よって、マルチプレクサ１５７０からは、はじめはクロック２が画素クロックＰＣＬＫとして出力され（図１１のｉ’からｋ’の期間）、図１１のｋ’でセレクト信号が“０”になってからは、クロック１が画素クロックＰＣＬＫとして出力される（図１１ｋ’からｍの期間）。

ここでは、位相シフト０、＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫについてのみ説明したが、＋２／１６ＰＣＬＫ、＋３／１６ＰＣＬＫ、−２／１６ＰＣＬＫ、−３／１６ＰＣＬＫなどについても同様に行うことができる。

以上のように、図４の画素クロック生成回路１５０の構成により、１クロックずつ、±１／１６ＰＣＬＫステップで、即ち、高周波クロックＶＣＬＫの半ピッチステップで位相シフトされた画素クロックＰＣＬＫを得ることができる。

なお、図４において、遷移検出回路（２）１５４０、制御信号生成回路（２）１５５０、クロック２生成回路１５６０に高周波クロックＶＣＬＫを反転させたクロックを与えるようにすれば、これら遷移検出回路（２）１５４０、制御信号生成回路（２）１５５０、クロック２生成回路１５６０を遷移検出回路（１）１５１０、制御信号生成回路（１）１５２０、クロック２生成回路１５３０と同じ部品で構成することができコストが安くなる。

図１２に、図２における位相データ生成回路１４０の構成図を示す。図１２において、位相データ生成回路１４０は補正回路１４１０、及びデータ生成回路１４２０からなる。補正回路１４１０は比較結果に基づいて補正信号を出力する。データ生成回路１４２０は補正信号に基づいて位相データを出力する。ここで、補正回路１４１０は例えば積分器で構成される。

図１２のデータ生成回路１４２０の動作について、その一例を図１３を用いて説明する。データ生成回路１４２０に与えられる補正信号ｅの値が「０」の時、全て「０００ｂ」の位相データが生成される。また、ｅの値が正の時、お互いの間隔がほぼ等しくなるように画素クロックＰＣＬＫｅ個分の位相データに「００１ｂ」が与えられ、その他の位相データに「０００ｂ」が与えられる。また、ｅの値が負の時、お互いの間隔がほぼ等しくなるように画素クロックＰＣＬＫ｜ｅ｜個分の位相データに「１０１ｂ」が与えられ、その他の位相データに「０００ｂ」が与えられる。このようにすることにより、位相をシフトさせる画素クロックＰＣＬＫを分散させることにより、画像への影響を少なくしながらライン毎の走査幅を揃えることが出来る。

図１４に、図２における検出回路１２０の第１の実施例の構成図を示す。図１４において、検出回路１２０は、水平同期信号１を基準に高周波クロックＶＣＬＫの立ち上がりでカウントするカウンタ（１）１２１１と高周波クロックＶＣＬＫの立下りでカウントするカウンタ（２）１２１２、カウンタ（１）１２１１及びカウンタ（２）１２１２の出力値と水平同期信号２から検出データを生成する検出データ生成回路１２１３からなる。

以下に、図１５乃至図１８を用いて図１４における検出回路１２０の動作について説明する。
図１５、図１６は水平同期信号１がＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合を示している。水平同期信号１が立ち下がった（図１５のａ、図１６のａ）ことにより、先にカウンタ（２）１２１２が０にリセットされ（図１５のｂ、図１６のｂ）、次にカウンタ（１）１２１１が０にリセットされ（図１５のｃ、図１６のｃ）、カウントがされていく。そして、水平同期信号２がＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合（図１５のｄ）、カウンタ（１）１２１１とカウンタ（２）１２１２のカウント値は同じで、検出データ生成回路１２１３では２（ｎ＋１）の計算をすることにより、水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。また、水平同期信号２がＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合（図１６のｄ）、カウンタ（１）１２１１よりカウンタ（２）１２１２の値が大きく、この場合、検出データ生成回路１２１３では、カウンタ（１）１２１１の値を使って２（ｎ＋１）＋１の計算をすることにより、水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。

図１７、図１８は水平同期信号１がＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合を示している。水平同期信号１が立ち下がった（図１７のａ、図１８のａ）ことにより、先にカウンタ（１）１２１１が０にリセットされ（図１７のｂ、図１８のｂ）、次ぎにカウンタ（２）１２１２が０にリセットされ（図１７のｃ、図１８のｃ）、カウントがされていく。そして、水平同期信号２がＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合（図１７のｄ）、カウンタ（１）１２１１の値の方がカウンタ（２）１２１２より大きく、この場合、検出データ生成回路１２１３ではカウンタ（１）１２１１の値を使って２（ｎ＋１）−１の計算をすることにより、水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。また、水平同期信号２がＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合（図１８のｄ）、カウンタ（１）１２１１とカウンタ（２）１２１２のカウント値は同じで、検出データ生成回路１２１３では２（ｎ＋１）の計算をすることにより、水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。

以上より、検出データ生成回路１２１３では、水平同期信号２が立ち下がった時のカウンタ（１）１２１１のカウント（１）、カウンタ（２）１２１２のカウント（２）の値から以下のようにして検出データを出力する。
（ｉ） カウンタ（１）＝＝カウンタ（２）の場合
検出データ＝２×（カウンタ（１）の値＋１）
（ii） カウンタ（１）＞カウンタ（２）の場合
検出データ＝２×（カウンタ（１）の値＋１）−１
（iii） カウンタ（１）＜カウンタ（２）の場合
検出データ＝２×（カウンタ（１）の値＋１）＋１

図１９に、図２における検出回路１２０の第２の実施例の構成図を示す。図１９において、検出回路１２０は、高周波クロックＶＣＬＫの立ち上がりでカウントするカウンタ１２２１と、水平同期信号１が立ち下がった時のＶＣＬＫの状態を示す状態信号１を生成する状態生成回路（１）１２２２と、水平同期信号２が立ち下がった時のＶＣＬＫの状態示す状態信号２を生成する状態生成回路（２）１２２３と、カウンタ１２２１のカウント値と状態信号１、状態信号２から検出データを生成する検出データ生成回路１２２４で構成されている。

図２０に状態信号生成回路（１）１２２２の構成例を示す。状態信号生成回路（２）１２２３の構成も同様となる。図２１、図２２に図２０の状態信号生成回路（１）１２２２の動作タイミング図を示す。

図２１は水平同期信号１がＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合を示す。水平同期信号１が立ち下がる前にリセット信号を“Ｌ”にして図２０のフリップフロップＴ−ＦＦをリセットすることにより、状態信号１を“Ｈ”にしておく。水平同期信号１が立ち下がったら、リセット信号を“Ｈ”にする（図２１のａ）。水平同期信号１はＶＣＬＫを立上がり、立下りでラッチし、シフトレジスタでシフトすることにより、図２１に示すような、Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２２といった信号が生成される。そして、Ｓ３１は図２１のｂのタイミングで“Ｈ”になり１ＶＣＬＫ幅の信号を出力し、Ｓ３０は図２１のｃのタイミングで“Ｈ”になり１ＶＣＬＫ幅の信号を出力する。Ｓ３２の出力は、Ｓ３０とＳ３１が同時に“Ｈ”になることがないので“Ｌ”のままである。そのため、Ｔ−ＦＦはトグルせず、状態信号１は初期の“Ｈ”のままである。

図２２は水平同期信号１がＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合を示す。水平同期信号１が立ち下がる前にリセット信号を“Ｌ”にして図２０のＴ−ＦＦをリセットすることにより、状態信号１を“Ｈ”にしておく。水平同期信号１が立ち下がったら、リセット信号を“Ｈ”にする（図２２のａ）。水平同期信号１はＶＣＬＫを立上がり、立下りでラッチし、シフトレジスタでシフトすることにより、図２２に示すような、Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２２といった信号が生成される。そして、Ｓ３１は図２２のｂのタイミングで“Ｈ”になり１ＶＣＬＫ幅の信号を出力し、Ｓ３０は図２２のｃのタイミングで“Ｈ”になり１ＶＣＬＫ幅の信号を出力する。Ｓ３２の出力は、図２２のｃのタイミングでＳ３０とＳ３１が同時に“Ｈ”になるので、図２２のｃのタイミングで“Ｈ”になり、ＶＣＬＫの半分のクロック幅だけ“Ｈ”を出力する。これによりＴ−ＦＦがトグルし、図２２のｃのタイミングで状態信号１が“Ｌ”となる。

以上のようにして、水平同期信号が立ち下がったときのＶＣＬＫの状態を示す状態信号を生成することができる。

検出データ生成回路１２２４では状態信号１、状態信号２、水平同期信号２が立ち下がった時のカウンタの値ｎから以下のように検出データを生成する。
状態信号１＝“Ｌ”、状態信号２＝“Ｌ”の場合 … ２（ｎ＋１）
状態信号１＝“Ｈ”、状態信号２＝“Ｈ”の場合 … ２（ｎ＋１）
状態信号１＝“Ｈ”、状態信号２＝“Ｌ”の場合 … ２（ｎ＋１）＋１
状態信号１＝“Ｌ”、状態信号２＝“Ｈ”の場合 … ２（ｎ＋１）−１

図２３に図１９の検出回路１２０の全体の動作タイミング図を示す。ここでは水平同期信号１はＶＣＬＫの“Ｌ”の時に、水平同期信号２はＶＣＬＫの“Ｈ”の時に立ち下がった場合について示している。水平同期信号１が図２３のａのタイミングで立下ったとする。これにより、図２３のｂのタイミングでカウンタ１２２１がリセットされカウントが始まる。状態信号生成回路（１）１２２２の状態信号１は、水平同期信号１がＶＣＬＫの“Ｌ”の状態の時に立ち下がったので、図２３のｃのタイミングで“Ｌ”となる。次に、水平同期信号２が図２３のｄのタイミングで立ち下がったとする。水平同期信号２が立ち下がったことにより、カウンタ１２２１のカウント動作はストップし、そのときのカウント値ｎが保持される。また、水平同期信号２はＶＣＬＫの“Ｈ”の時に立ち下がったので、状態信号生成回路（２）１２２３の状態信号２は“Ｈ”のままである。検出データ生成回路１２２４では、状態信号１、状態信号２、カウント値ｎから検出データを生成し出力する。

以上、図１９の構成によれば、より簡単な構成で水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。また、高周波であるＶＣＬＫで動作するカウンタが少なくて済むので消費電流の削減にもなる。

図２４に、図２における検出回路の第３の実施例の構成図を示す。図２４において、画素クロックＰＣＬＫは画素クロック生成回路１５０から水平同期信号１の立下りに同期して与えられる。カウンタ（１）１２３１は水平同期信号１の立下りをもとにリセットされ、ＰＣＬＫでカウントされるカウンタである。カウンタ（２）１２３２はＰＣＬＫの立上がりをもとにしてリセットされ、高周波クロックＶＣＬＫの立上がりでカウントするカウンタである。カウンタ（３）１２３３はＰＣＬＫの立上がりをもとにしてリセットされ、ＶＣＬＫの立下りでカウントするカウンタである。検出データ生成回路１２３４は、水平同期信号２が立ち下がったときの、カウンタ（１）１２３１、カウンタ（２）１２３２、カウンタ（３）１２３３の値から検出データを生成する回路である。

図２４のカウンタ（１）１２３１、カウンタ（２）１２３２、カウンタ（３）１２３３の動作タイミングを図２５、図２６、図２７に示す。図２５、図２６、図２７ともＰＣＬＫはＶＣＬＫの８分周クロックとしている。

図２５はカウンタ（１）１２３１の動作を示したものである。水平同期信号１が図２５のａで立ち下がったとする。カウンタ（１）１２３１はここでリセットされる。ＰＣＬＫは水平同期信号１の立下りを基準にある固定ＶＣＬＫ数（ここでは７ＶＣＬＫ）後に出力され始める（図２５のｂ）。この時、水平同期信号１がＶＣＬＫの“Ｈ”の時に立ち下がった場合は、ＰＣＬＫはＶＣＬＫの立上がりに同期して、水平同期信号１がＶＣＬＫの“Ｌ”の時に立ち下がった場合は、ＰＣＬＫはＶＣＬＫの立下がりに同期して出力される。カウンタ（１）１２３１は、このＰＣＬＫでカウント動作を行う。そして、水平同期信号２が立ち下がった時（図２５のｃ）のカウンタの値を保持し、検出データ生成回路１２３４に出力する。

図２６はＰＣＬＫがＶＣＬＫの立上がりに同期している場合のカウンタ（２）１２３２、カウンタ（３）１２３３の動作を示している。カウンタ（２）１２３２、カウンタ（３）１２３３は、ＰＣＬＫの立上がりでもって図２６のａ、ｂのタイミングでリセットされながらカウントを行っている。そして、水平同期信号２が立ち下がったらその時のカウント値を保持し、検出データ生成回路１２３４に出力する。

図２７はＰＣＬＫがＶＣＬＫの立下がりに同期している場合のカウンタ（２）１２３２、カウンタ（３）１２３３の動作を示している。カウンタ（２）１２３２、カウンタ（３）１２３３はＰＣＬＫの立上がりでもって図２７のａ、ｂのタイミングでリセットされながらカウントを行っている。そして、水平同期信号２が立ち下がったらその時のカウント値を保持し、検出データ生成回路１２３４に出力する。

次に、検出データ生成回路１２３４での動作について説明する。検出データ生成回路１２３４ではまず、ＰＣＬＫの立ち上がりから水平同期信号２の立下りまでの間隔（図２６のｄ、図２７のｄ）となる、カウンタ（２）１２３２とカウンタ（３）１２３３のカウント（２）、カウント（３）の値から、ＶＣＬＫの半クロック単位で以下のようにして求める。
（ｉ） カウンタ（２）＞カウンタ（３）の場合
（ただし、カウンタ（２）の０値は８とみなす）
間隔データ＝２×カウント（２）
（ii） カウント（２）＜カウント（３）の場合
（ただし、カウンタ（３）の０値は８とみなす）
間隔データ＝２×カウント（３）
（iii） カウント（２）＝＝カウント（３）の場合
間隔データ＝２×カウント（２）＋１
ここで、検出データはＰＣＬＫはＶＣＬＫの８分周であることから、
検出データ＝カウンタ（１）×１６＋間隔データ
で求めることができる。

以上、図２４の構成によれば、より簡単な構成で水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。詳しくは、走査時間を高周波クロックと画素クロックを組み合わせて計測することにより、高周波クロックで動作させるカウンタのbit数を少なくすることができ、また高周波クロックより低い周波数の画素クロックでカウンタを動作させていることにより、消費電流を少なくすることができる。

図２８に、図２における検出回路１２０の第４の実施例の構成図を示す。図２８において、カウンタ（１）１２４１、カウンタ（２）１２４２は図２４の第３の実施例で示したものと同じものである。また、状態信号生成回路１２４３は図１９の第２の実施例で示したものと同じで、水平同期信号２が立ち下がった時のＶＣＬＫの状態を示す状態信号を生成する。ステータス信号はＰＣＬＫがＶＣＬＫの立上がりに同期しているか、立下りに同期しているかを示す信号で、図４に示した画素クロック生成回路１５０のステータス信号生成回路１５９０から検出データ生成回路１２４４に入力される。

検出データ生成回路１２４４ではカウント（１）、カウント（２）、状態信号、ステータス信号から以下のようにして検出データを生成する。ここでも、ＰＣＬＫはＶＣＬＫを８分周した信号とする。また、状態信号は、水平同期信号２がＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合は“Ｈ”で、ＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合は“Ｌ”とする。ステータス信号はＰＣＬＫがＶＣＬＫの立上がりに同期している時は“Ｈ”、ＶＣＬＫの立下りに同期している場合は“Ｌ”とする。
（ｉ） 状態信号＝“Ｈ”かつステータス信号＝“Ｈ”の場合
検出データ＝カウント（１）×１６＋カウンタ（２）×２
（ii） 状態信号＝“Ｌ”かつステータス信号＝“Ｈ”の場合
検出データ＝カウント（１）×１６＋カウンタ（２）×２＋１
（iii） 状態信号＝“Ｈ”かつステータス信号＝“Ｌ”の場合
検出データ＝カウント（１）×１６＋（カウンタ（２）＋１）×２
（iv） 状態信号＝“Ｌ”かつステータス信号＝“Ｌ”の場合
検出データ＝カウント（１）×１６＋（カウンタ（２）＋１）×２−１

図２９に水平同期信号２が立ち下がった時の各信号の様子を示す。ここではＰＣＬＫはＶＣＬＫの立上がりに同期しており、そのためステータス信号は“Ｈ”となっている。水平同期信号２は図２９のｃのタイミングで、ＶＣＬＫが“Ｌ”の状態の時に立ち下がっており、そのため、図２９のｄのタイミングで状態信号生成回路１２４３の状態信号が“Ｌ”となっている。また、水平同期信号２が立ち下がった時のカウンタ（２）１２４２の値は“２”となっており、ＰＣＬＫの立上がりから水平同期信号２の立下りまでの間隔（図２９のｅ）は、２×２＋１＝５となる。そして、水平同期信号２が立ち下がった時のカウンタ（１）の値がｎであるので、検出データは１６×ｎ＋５となる。

以上、図２８の構成によれば、より簡単な構成で水平同期信号１の立下りから水平同期信号２の立下りの間隔をＶＣＬＫの１／２クロックステップでのクロック数で求めることができる。詳しくは走査時間を高周波クロックと画素クロックを組み合わせて計測することにより、高周波クロックで動作させるカウンタのbit数を少なくすることができ、また高周波クロックで動作させるカウンタの数を減らすことができ、更に高周波クロックより低い周波数の画素クロックでカウンタを動作させていることにより、消費電流を少なくすることができる。

以上説明したように、図２の第１の実施例の画素クロック生成装置１００においては、検出回路１２０で水平同期信号１と水平同期信号２の間隔（検出データ）を求め、比較結果生成回路１３０で予め設定された目標値と該検出データを比較してずれ量を求め、そのずれ量からそのずれを補正するための位相データを位相データ生成回路１４０で生成し、該位相データを画素クロック生成回路１５０に与えることにより、画素クロックＰＬＫの周期を調整し、ドットの位置ずれを高精度に補正することができる。

図３０は、本発明における画素クロック生成装置の第２の実施例の全体構成図を示す。図３０において、本画素クロック生成装置２００は高周波クロック生成回路２１０、画素クロック生成回路２２０、差分検出回路２３０、走査間隔データ生成回路２４０、位相データ生成回路２５０からなる。高周波クロック生成生成回路２１０は、先の第１の実施例と同様に、画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。

画素クロック生成回路２２０では、高周波クロックＶＣＬＫ、第１の水平同期信号１、位相データから画素クロックＰＣＬＫ及び第１の基準信号１を生成する。すなわち、画素クロック生成回路２２０は、画素クロック生成手段とともに第１基準信号生成手段を備える。図３１に高周波ＶＣＬＫと水平同期信号１と画素クロックＰＣＬＫと基準信号１の関係を示す。ここでは、画素クロックＰＣＬＫは高周波クロックＶＣＬＫを８分周したクロックとして示している。水平同期信号１が立ち下がった（図３１のａ）ことにより、画素クロックＰＣＬＫが一時“Ｈ”固定の状態となる（図３のｂ）。そして、水平同期信号が立ち下がってからある設定した回数（ここでは２０回）のＶＣＬＫの変化のところ（図３１のｃ）で、画素クロックＰＣＬＫが“Ｌ”となりクロックが再び出力され始める。これにより、図３１のａとｃの間隔は、ＶＣＬＫ半周期の精度で一定となる。また、例えば図３１に示すような基準信号１をｄのタイミングで出力することにより、ライン走査のスタートを示すことができる。

更に、画素クロック生成回路２２０では、１周期ごとに位相データに従って画素クロックＰＣＬＫの周期を長くしたり、短くしたりして画素クロックＰＣＬＫを出力する。一例として、以下の位相データと画素クロックＰＣＬＫの関係の様子を図３２に示す。
位相データ “０”の場合 ： ＶＣＬＫの８分周
位相データ “１”の場合 ： ＶＣＬＫの８分周＋ＶＣＬＫの半周期
位相データ “２”の場合 ： ＶＣＬＫの８分周−ＶＣＬＫの半周期

差分検出回路２３０は、高周波クロックＶＣＬＫ、第２の水平同期信号２、画素クロックＰＣＬＫから、画素クロックＰＣＬＫの立上がりと水平同期信号２の立下りの間隔をＶＣＬＫステップあるいはＶＣＬＫの半周期ステップで示す差分データと水平同期信号２が立ち下がった時の画素クロックＰＣＬＫを示すための第２の基準信号２を生成する。図３３に高周波クロックＶＣＬＫ、水平同期信号２、画素クロックＰＣＬＫ、差分データ、基準信号２の様子を示す。図３３はＶＣＬＫステップで差分データを検出した場合を示している。画素クロックＰＣＬＫの１周期をＶＣＬＫステップで区切り、各区間にデータを対応づけ（ここでは０〜７を対応付けている）、水平同期信号２が立ち下がった区間のデータを差分データとして出力する。図３３では、ａのタイミングで水平同期信号２が立ち下がっているので“２”というデータが第２水平同期信号の立下りからある遅延をもって、差分データとして出力されている（図３３のｃ）。また、水平同期信号２が立ち下がった画素クロックＰＣＬＫから例えば２クロック目の立ち上がり（図３３のｄ）で、図３３に示すような基準信号２を生成することにより、水平同期信号２が立ち下がったのは２つ前の画素クロックＰＣＬＫであることが分かる。なお、この差分検出回路２３０の詳細構成については後述する。

走査間隔データ生成回路２４０は、画素クロックＰＣＬＫ、基準信号１、基準信号２、差分データから水平同期信号１と水平同期信号２の間隔データ（時間間隔）を求める。図３４に走査間隔データ生成回路の構成例を、図３５に各信号の様子について示す。

図３４において、カウンタ部２４１０は画素クロックＰＣＬＫでカウント動作し、基準信号１が“Ｌ”でカウント値を０にリセットし（図３５のｂ）、基準信号２が“Ｌ”になったところでカウント動作をストップし、そのときのカウント値を保持する（図３５のｅ）。間隔データ計算部２４２０では、基準信号２が“Ｌ”になったところで、カウンタ部２４１０のカウント値と差分データから、図３５のｂからｄの間隔データを計算する。
差分データがＶＣＬＫステップの場合、間隔データは以下の計算式となる。
間隔データ＝カウント値×８＋差分データ
もし差分データがＶＣＬＫの半周期ステップの場合は以下の計算式となる。
間隔データ＝カウント値×１６＋差分データ
実際には、図３５のａとｄの間隔を求めるのだが、図３５ａとｂの間隔は画素クロック生成回路２２０にて、水平同期信号１に同期して画素クロックＰＣＬＫが生成されるので、毎ライン常に一定であるので、図３５のｂとｄの間隔を求めればよい。

位相データ生成回路２５０は、間隔データとあらかじめ設定した目標値を比較し、間隔データと目標値の差に従って位相データを生成する。例えば、間隔データをＶＣＬＫの半周期ステップで求めており、目標値より“４”大きかったとすると、次の走査にて、図３５のｂからｄの間のいずれか４つの画素クロックＰＣＬＫに対して位相データ“１”を与えるようにする。このようにすることにより、４つの画素クロックＰＣＬＫの周期がＶＣＬＫの半周期ずつ伸び、図３５ｂからｄの間隔が目標値と一致する。そして、水平同期信号１と水平同期信号２の間には常に同じ数のドットを打つことができ、ドットの位置ずれをなくすことができる。逆に間隔データが目標値より小さい場合は、画素クロックＰＣＬＫに対して位相データ“２”を与え、画素クロックＰＣＬＫの周期を短くしていく。

以上、説明したように、画素クロックＰＣＬＫと基準信号１、２と差分データとに基づいて、走査間隔データ生成回路２４０で水平同期信号１と水平同期信号２の間隔を求め、位相データ異性セ回路２５０にて、予め設定された目標値とを比較しずれ量を求め、そのずれ量からそのずれを補正するための位相データを生成し、この位相データを画素クロック生成回路２２０に与えることにより、画素クロックＰＣＬＫの周期を調整しドットの位置ずれを補正する。

図３６に、図３０における差分検出回路２３０の第１の実施例の構成図を示す。本差分検出回路２３０はカウンタ２３１１、リセット信号生成回路２３１２、検出信号生成回路２３１３、差分データ保持回路２３１４、基準信号生成回路２３１５、基準信号選択回路２３１６からなる。図３７に、この実施例における動作タイミング図を示す。

カウンタ２３１１はＶＣＬＫの立上がりで動作するカウンタで、リセット信号生成回路２３１２から出力されるリセット信号に従ってリセットされる。リセット信号生成回路２３１２は画素クロックＰＣＬＫの立上がり（図３７のａ，ａ’）を検出し、そこから例えば３つめのＶＣＬＫの立上がり（図３７のｂ，ｂ’）において、図３７に示すようなリセット信号を生成しカウンタへ出力する。これが毎画素クロックに行われ、カウンタは毎画素クロックごとにリセットされる。検出信号生成回路２３１３では、水平同期信号２の立ち下がり（図３７のｃ）を検出して、その立ち下がりから例えば４つ目のＶＣＬＫの立上がり（図３７のｄ）で、図３７に示すような検出信号を生成する。差分データ保持回路２３１４では、検出信号が“Ｈ”におけるカウンタ２３１１のカウンタ値を保持して（図３７では“１”という値）、差分データとして出力する。

基準信号生成回路２３１５では、ＶＣＬＫ、画素クロックＰＣＬＫ、水平同期信号２から基準信号２ａ、基準信号２ｂ、基準信号２ｃを生成する。図３７にしめすように基準信号２ａは水平同期信号２をＶＣＬＫで３シフトさせた（図３７のｅ）信号で、基準信号２ｂは基準信号２ａを画素クロックＰＣＬＫでラッチした（図３７のｆ）信号で、基準信号２ｃは水平同期信号２を画素クロックＰＣＬＫでラッチした（図３７の同じくｆ）信号である。基準信号選択回路２３１６では、基準信号２ａ、基準信号２ｂ、基準信号２ｃのいずれかを差分データに従って選択し、選択した信号を画素クロックＰＣＬＫでラッチして、そのラッチした信号（図３７の基準信号２ｄ）から基準信号２を生成する。図３７にいては基準信号２ｂを選択し、ラッチし（図３７のｇ）、基準信号２を出力している。

以上、図３６の構成によれば、画素クロックＰＣＬＫ立上がりから水平同期信号２の立ち下がりの間隔である差分データをＶＣＬＫステップで求めることができ、水平同期信号２の立ち下がり変化が画素クロックＰＣＬＫの立上がり変化近くに生じても、正確に基準信号２を生成することができる。
なお、図３７においてはＶＣＬＫの立ち上がりでの動作を説明したが、ＶＣＬＫの立ち下がりを使っても同様に可能である。

図３８に、図３０における差分検出回路２３０の第２の実施例の構成図を示す。本差分検出回路２３０はカウンタ２３２１、リセット信号生成回路２３２２、検出信号生成回路２３２３、状態信号１生成回路２３２４、状態信号２生成回路２３２５、差分データ保持回路２３２６、基準信号生成回路２３２７、基準信号選択回路２３２８からなる。図３９、図４０にこの実施例における動作タイミング図を示す。

図３８において、カウンタ２３２１、リセット信号生成回路２３２２、検出信号生成回路２３２３の動作は、図３５におけるカウンタ２３１１、リセット信号生成回路２３１２、検出信号生成回路２３１３の場合と同じである。

状態信号１生成回路２３２４は、画素クロックＰＣＬＫがＶＣＬＫの立上がりに同期しているのか、ＶＣＬＫの立ち下がりに同期しているのかを示す。信号の状態信号１を生成する。例えば、ＶＣＬＫの立ち上がりに同期している場合は“Ｈ”、ＶＣＬＫの立ち下がりに同期している場合には“Ｌ”とする。図３９においては、画素クロックＰＣＬＫはどれもＶＣＬＫの立ち上がりに同期しているので、状態信号１はずっと“Ｈ”となっている。図４０においては、画素クロックＰＣＬＫはどれもＶＣＬＫの立ち下がりに同期しているので、状態信号１はずっと“Ｌ”となっている。

状態信号２生成回路２３２５は、水平同期信号２がＶＣＬＫの“Ｈ”の状態の時に立ち下がったのか、ＶＣＬＫの“Ｌ”の状態の時に立ち下がったのかを示す信号の状態信号２を生成する。例えば、ＶＣＬＫの“Ｈ”の状態の時に立ち下がった場合を“Ｈ”、ＶＣＬＫの“Ｌ”の状態の時に立ち下がった場合を“Ｌ”とする。図３９、図４０においては、水平同期信号２はＶＣＬＫの“Ｈ”の状態の時に立ち下がっている（図３９のｃ、図４０のｃ）ので、状態信号２は水平同期信号２の立ち下がりからある遅延後に“Ｈ”となっている（図３９のｂ’、図４０のｂ’）。

差分データ保持回路２３２６では、検出信号が“Ｈ”におけるカウンタ値、状態信号１、状態信号２から以下のように差分データを求めて保持し出力する。
（ｉ） 状態信号１＝“Ｌ”、状態信号２＝“Ｌ”の場合 … ２×カウント値
（ii） 状態信号１＝“Ｈ”、状態信号２＝“Ｈ”の場合 … ２×カウント値
（iii） 状態信号１＝“Ｈ”、状態信号２＝“Ｌ”の場合 … ２×カウント値＋１
（iv） 状態信号１＝“Ｌ”、状態信号２＝“Ｈ”の場合 … ２×カウント値−１

図３９では、状態信号１＝“Ｈ”、状態信号２＝“Ｈ”でカウント値が“１”であるので、差分データは“２”となる。また、図４０では、状態信号１＝“Ｌ”、状態信号２＝“Ｈ”でカウント値が“１”であるので、差分データは“１”となる。

基準信号生成回路２３２７、基準信号選択回路２３２８の動作は図３６におけるものと同様で、基準信号２ａ、基準信号２ｂ、基準信号２ｃを生成し、それらを差分データに従って選択し、選択した信号をＰＣＬＫでラッチし、そのラッチした信号（基準信号２ｄ）から基準信号２を生成し出力する。

以上、図３８の構成によれば、画素クロックＰＣＬＫ立上がりから水平同期信号２の立ち下がりの間隔である差分データをＶＣＬＫの半周期ステップで求めることができ、また、水平同期信号２の立ち下がり変化が画素クロックＰＣＬＫの立上がり変化近くに生じても、正確に基準信号２を生成することができる。

なお、図３９、図４０においてはＶＣＬＫの立ち上がりでの動作を説明したが、ＶＣＬＫの立ち下がりを使っても同様に可能である。

図４１に、本発明の画素クロック生成装置を搭載した光走査装置の構成例を示す。
図４１において、光源ユニット３０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック生成装置が形成されたプリント基板３０２が装着され、光軸と直交する光学ハウジング３０４の壁面にスプリングにより当接され、調節ネジ３０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ３０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、シリンダレンズ３０５、ポリゴンミラーを回転するポリゴンモータ３０８、ｆθレンズ３０６、トロイダルレンズ、および折り返しミラー３０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板３０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジング３０４、カバー３１１により上部を封止し、壁面から突出した複数の取付部３１０にて画像形成装置本体のフレーム部材にネジ固定される。

図４２に、図４１の光走査装置を搭載した画像形成装置の構成例を示す。図４２において、４００が光走査装置を示している。被走査面である感光体ドラム４０１の周囲には、感光体を高圧に帯電する帯電チャージャ４０２、光走査装置４００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ４０３、現像ローラにトナーを供給するトナーカートリッジ４０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース４０５が配置される。感光体ドラム４０１へは１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ４０６から給紙コロ４０７により供給され、レジストローラ対４０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム４０１を通過する際に転写チャージャ４０９によってトナーが転写され、定着ローラ４１０で定着して排紙ローラ４１１により排紙トレイ４１２に排出される。

本発明の画素ブロック生成装置を適用した画像形成装置の一実施例を示す全体構成図である。 本発明の画素ブロック生成装置の第１の実施例の全体構成図である。 画素クロックの出力イメージの概念図である。 図２における画素クロック生成回路の一実施例の構成図である。 図４におけるクロック１生成回路、クロック２生成回路の具体的な構成例である。 図４におけるクロック１生成回路、クロック２生成回路の別の具体的な構成例である。 図４における制御生成回路（１）、制御信号生成回路（２）の具体的な構成例である。 図７のマルチプレクサの真理値表である。 位相シフト量と位相データの対応表である。 図４の制御データ生成回路の真理値表である。 図４の画素クロック回路の動作タイミング図である。 図２における位相データ生成回路の一実施例の構成図である。 図１２の位相データ生成回路の動作説明図である。 図２における検出回路の第１の実施例の構成図である。 図１４の検出回路の動作説明図である。 同じく図１４の検出回路の動作説明図である。 同じく図１４の検出回路の動作説明図である。 同じく図１４の検出回路の動作説明図である。 図２における検出回路の第２の実施例の構成図である。 図１９における状態信号生成回路（１）の具体的構成例である。 図２０の状態信号生成回路（１）の動作タイミング図である。 同じく図２０の状態信号生成回路（１）の動作タイミング図である。 図１９の検出回路の全体的動作タイミング図である。 図２における検出回路の第３の実施例の構成図である。 図２４におけるカウンタ（１）の動作タイミング図である。 図２４におけるカウンタ（２）、（３）の動作タイミング図である。 同じく図２４におけるカウンタ（２）、（３）の動作タイミング図である。 図２における検出回路の第４の実施例の構成図である。 図２８の検出回路の動作タイミング図である。 本発明の画素クロツク生成装置の第２の実施例の全体構成図である。 図３０における画素クロック生成回路の動作タイミング図である。 同じく図３０における画素クロック生成回路の動作タイミング図である。 図３０における差分検出回路の動作タイミング図である。 図３０における走査間隔データ生成回路の一実施例の構成図である。 図３４の走査間隔データ生成回路の動作タイミング図である。 図３０における差分検出回路の第１の実施例の構成図である。 図３６の差分検出回路の動作タイミング図である。 図３０における差分検出回路の第２の実施例の構成図である。 図３８の差分検出回路の動作タイミング図である。 同じく図３８の差分検出回路の動作タイミング図である。 画素クロック生成装置を搭載した光走査装置の一実施例の構造図である。 光走査装置を搭載した画像形成装置の一実施例の構造図である。 従来の画像形成装置の一例を示す全体構成図である。

符号の説明

１１ 半導体レーザ
１４ ポリゴンミラー
１５ 感光体
１８、１９ フォトディテクタ
２１ 画素クロック生成装置
２２ 画像処理装置
２３ レーザ駆動データ生成装置
２４ 画素クロック生成装置
１００ 画素クロック生成装置
１１０ 高周波クロック生成回路
１２０ 検出回路
１３０ 比較結果生成回路
１４０ 位相データ生成回路
１５０ 画素クロック生成回路
２００ 画素クロック生成装置
２１０ 高周波クロック生成回路
２２０ 画素クロック生成回路
２３０ 差分検出回路
２４０ 走査間隔データ生成回路
２５０ 位相データ生成回路

Claims (14)

1. 高周波クロックを生成する高周波クロック生成手段と、
   前記高周波クロックの半周期の精度で所定長さを走査するのに要した走査時間を検出し、検出値を出力する検出手段と、
   前記検出値と予め設定された目標値とを比較し比較結果を出力する比較結果生成手段と、
   前記比較結果に基づいて位相データを生成する位相データ生成手段と、
   前記高周波クロックと前記位相データに基づいて位相制御された画素クロックを生成する画素クロック生成手段と、
   を有することを特徴とする画素クロック生成装置。
2. 請求項１記載の画素クロック生成装置において、
   前記検出手段は、前記高周波クロックの立上がりでカウントする第１計数手段と、前記高周波クロックの立下りでカウントする第２計数手段と、前記第１および第２の計数手段の各カウント値と、走査の終点に対応した第２水平同期信号から検出値を生成する検出データ生成手段と、
   を有することを特徴とする画素クロック生成装置。
3. 請求項１記載の画素クロック生成装置において、
   前記検出手段は、前記高周波クロックの立上がりでカウントする計数手段と、走査の始点に対応した第１水平同期信号の変化時の前記高周波クロックの状態を検出する第１状態検出手段と、第２水平同期信号の変化時の前記高周波クロックの状態を検出する第２状態検出手段と、前記計数手段のカウント値と前記第１及び第２状態検出手段の状態信号から検出値を生成する検出データ生成手段と、
   を有することを特徴とする画素クロック生成装置。
4. 請求項１記載の画素クロック生成装置において、
   前記検出手段は前記画素クロックでカウントする第１計数手段と、前記高周波クロックの立上がりでカウントする第２計数手段と、前記高周波クロックの立下りでカウントする第３計数手段と、前記第１、第２及び第３計数手段の各カウント値と第２水平同期信号から検出値を生成する検出データ生成手段と、
   を有することを特徴とする画素クロック生成装置。
5. 請求項１記載の画素クロック生成装置において、
   前記検出手段は、前記画素クロックでカウントする第１計数手段と、前記高周波クロックでカウントする第２計数手段と、第２水平同期信号の変化時の前記高周波クロックの状態を検出する状態検出手段と、前記第１及び第２計数手段のカウント値と前記状態検出手段の状態信号とから検出値を生成する検出データ生成手段と、
   を有することを特徴とする画素クロック生成装置。
6. 高周波クロックを生成する高周波クロック生成手段と、
   前記高周波クロックと画素クロックの遷移タイミングを指示する位相データと第１水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、
   前記高周波クロックと前記画素クロックと第１水平同期信号とに基づいて第１基準信号を生成する第１基準信号生成手段と、
   前記高周波クロックと前記画素クロックと第２水平同期信号とに基づいて、前記画素クロックの遷移タイミングと第２水平同期信号の遷移タイミングの差である差分データと第２基準信号を生成する差分検出手段と、
   前記画素クロックと前記第１基準信号と前記第２基準信号と前記差分データとに基づいて第１水平同期信号と第２水平同期信号との走査間隔データを求める走査間隔データ生成手段と、
   前記走査間隔データと予め設定された目標値とを比較し、比較結果に基づいて前記画素クロックの遷移タイミングを指示する前記位相データを生成する位相データ生成手段と、
   を有することを特徴とする画素クロック生成装置。
7. 請求項６記載の画素クロック生成装置において、
   前記差分検出手段は、高周波クロックでカウントする計数手段と、第２水平同期信号の遷移タイミングにしたがって、前記計数手段の計数値を保持する計数値保持手段と、計数値保持手段の保持データから差分データを求めて出力する差分データ出力手段と、前記高周波クロックと前記画素クロックと第２水平同期信号から第２基準信号を生成する第２基準信号生成手段と、
   を有することを特徴とする画素クロック生成装置。
8. 請求項７記載の画素クロック生成装置において、前記計数手段は、高周波クロックの立ち上がりまたは立ち下がりでカウントすることを特徴とする画素クロック生成装置。
9. 請求項７または８記載の画素クロック生成装置において、前記第２基準信号生成手段は、前記高周波クロックと第２水平同期信号から基準信号２ａ、前記画素クロックと前記基準信号２ａから基準信号２ｂ、画素クロックと第２水平同期信号から基準信号２ｃをそれぞれ生成する基準信号生成手段と、前記基準信号２ａ、２ｂ、２ｃのいずれかを前記計数値保持手段のデータに基づいて選択し、前記画素クロックに同期させて出力する基準信号選択手段と、
   を有する特徴とする画素クロック生成装置。
10. 請求項６記載の画素クロック生成装置において、
    前記差分検出手段は、高周波クロックでカウントする計数手段と、第２水平同期信号が遷移したときの前記高周波クロックの状態を検出する第１検出手段と、前記画素クロックが遷移したときの前記高周波クロックの状態を検出する第２検出手段と、第２水平同期信号の遷移タイミングにしたがって、前記計数手段の計数値を保持する計数値保持手段と、第２水平同期信号の遷移タイミングにしたがって、前記第１検出手段の出力を保持する第１検出データ保持手段と、第２水平同期信号の遷移タイミングにしたがって、前記第２検出手段の出力を保持する第２検出データ保持手段と、前記計数値保持手段と前記第１検出データ保持手段と前記第２検出データ保持手段のデータから差分データを求めて出力する差分データ出力手段と、前記高周波クロックと前記画素クロックと第２水平同期信号から第２基準信号を生成する第２基準信号生成手段と、
    を有することを特徴とする画素クロック生成装置。
11. 請求項１０記載の画素クロック生成装置において、
    前記計数手段は、高周波クロックの立ち上がりまたは立ち下がりでカウントすることを特徴とする画素クロック生成装置。
12. 請求項１０または１１記載の画素クロック生成装置において、
    前記第２基準信号生成手段は、前記高周波クロックと第２水平同期信号から基準信号２ａ、前記画素クロックと前記基準信号２ａから基準信号２ｂ、前記画素クロックと第２水平同期信号から基準信号２ｃをそれぞれ生成する基準信号生成手段と、前記基準信号２ａ、２ｂ、２ｃのいずれかを前記計数値保持手段のデータと前記第１検出データ保持手段のデータと前記第２検出データ保持手段のデータに基づいて選択し、前記画素クロックに同期させて出力すること基準信号選択手段と、
    を有する特徴とする画素クロック生成装置。
13. 光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させる光走査装置において、
    請求項１乃至１２のいずれか１項に記載の画素クロック装置を有することを特徴とする光走査装置。
14. 請求項１３記載の光走査装置を露光手段として用い画像形成することを特徴とする画像形成装置。

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