JP2005231328A - 画素クロック生成装置、光走査装置及び画像形成装置 - Google Patents

Abstract

【課題】 簡単な構成で画素クロックの位相制御を可能にすると共に、画素クロックの監視をできるようにする。
【解決手段】 高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと、画素クロックの遷移タイミングを指示する位相データとに基づいて位相制御された画素クロックを生成する画素クロック生成手段と、前記画素クロックが出力されているかどうか監視する画素クロック監視手段とを備える。
【選択図】図２

Description

本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関する。

レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図１２に示す。図１２において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、フォトディテクタ１００５で１ライン毎に走査光を検出し、位相同期回路１００９において、クロック生成回路１００８のクロックとフォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画素クロックを生成して画像処理ユニット１００６へ供給する。画像処理ユニット１００６は、位相同期回路１００９から与えられる画素クロックを基準に画像データを生成し、画素クロックとともにレーザ駆動回路１００７へ出力する。レーザ駆動回路１００７は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画素クロックに従い、半導体レーザの発光時間をコントロールする。これにより、被走査媒体１００４上の静電潜像がコントロールされる。

このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。

さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。

従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が一般的であった（例えば、特許文献１、特許文献２参照）。
特開平１１−１６７０８１号公報 特開平２００１−２２８４１５号公報

しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。

本発明の目的は、簡単な構成で画素クロックの位相制御を可能にし、画素クロックの監視ができる画素クロック生成装置及びそれを備えた光走査装置さらには画像形成装置を提供することにある。

また、本発明の目的は、簡単な構成で画素クロックの位相制御を可能にし、画素クロックの監視ができるとともに、画素クロックが停止していた場合は画素クロックを復帰できる画素クロック生成装置及びそれを備えた光走査装置さらには画像形成装置を提供することにある。

本発明の画素クロック生成装置は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと、画素クロックの遷移タイミングを指示する位相データとに基づいて位相制御された画素クロックを生成する画素クロック生成手段と、前記画素クロックが出力されているかどうか監視する画素クロック監視手段と、を有することを基本とする。

また、本発明の画素クロック生成装置は、画素クロックが停止していた場合、画素クロックを復帰させる画素クロック復帰手段を更に備えることを特徴とする。この画素クロック復帰手段は、画素クロックの出力スタートタイミングを示す水平同期信号を与えることで画素クロックを復帰させる。

本発明の画素クロック生成装置によれば、比較的簡単な構成で画素クロックの位相を制御することができるとともに、画素クロックの監視を行うことができ、さらには、画素クロックが停止していた場合には複帰させることもできる。また、構成が比較的簡単なため、容易にＡＳＩＣ化することができ、省資源化を図ることができる。そして、このような画素クロック生成装置を使用することで、高性能、省資源化の図られた光走査装置を提供でき、さらには、該光走査装置を搭載した高性能で省資源の画像形成装置を提供できる。

図１に本発明の画素クロック生成装置を使用した画像形成装置の一実施形態の全体構成を示す。本画像形成装置は、レーザ駆動部２５で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ１１を有している。図１では、半導レーザ１１をシングルビーム構成としたが、マルチビーム構成とすることでもよい。半導体レーザ１１から出力されたレーザ光は、コリメータレンズ１２及びシリンダレンズ１３を介することで整形され、その後、ポリゴンミラー１４に入射することで、周期性をもって感光体１８上を走査するように反射される。ポリゴンミラー１４で反射されたレーザ光は、感光体１８に照射される前にｆθレンズ１５及びミラー１６及びトロイダルレンズ１７を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が、感光体１８に照射され、光スポットを形成する。これにより、感光体１８上には半導体レーザ１０１の出力に応じた画像（静電潜像）が形成される。

また、ミラー１６の両端には、それぞれフォトディテクタ１９，２０が設けられており、走査の開始と終了とが検出されるように構成されている。即ち、ポリゴンミラー１４により所定方向へ反射されたレーザ光は、感光体１８を１ライン走査する前に開始側のフォトディテクタ１９に入射され、走査後にフォトディテクタ２０に入射される。フォトディテクタ１９，２０は、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部２１に入力する。このようにドット位置ずれ検出・制御部２１には、１ライン毎の走査開始のタイミング信号（第１水平同期信号）と走査終了のタイミング信号（第２水平同期信号）とが入力される。また、フォトディテクタ１９から走査開始のタイミング信号として出力される第１水平同期信号は、ライン同期信号として画素クロック生成部２２にも入力される。

ドット位置ずれ検出・制御部２１では、フォトディテクタ１９と２０とから入力される２つの電気信号の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。また、ドット位置ずれ検出・制御部２１は、求めたずれ量を補正するための位相データを生成する。ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラー１４の回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。生成された位相データは画素クロック生成部２２に入力される。

画素クロック生成部２２では、フォトディテクタ１９から出力される第１水平同期信号（ライン同期信号）に位相同期させ、また、ドット位置ずれ検出・制御部２１から与えられた位相データに基づいて半導体レーザ１１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。本発明の画素クロック生成装置は、このクロック生成部２２として使用されるもので、その構成及び動作については図２以降で詳述する。画素クロック生成部２２で生成された画素クロック（ＰＣＬＫ）は画像処理部２３及びレーザ駆動データ生成部２４に与えられる。

画像処理部２３は、画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部２４に入力する。レーザ駆動データ生成部２４は、入力された画像データから画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部２５に入力する。レーザ駆動部２５は、レーザ駆動データ生成部２４から出力されたレーザ駆動データに従って半導体レーザ１１を駆動する。これにより、感光体１８には、走査幅揺らぎの解消された画像が形成される。

以下、上記したような画像形成装置における画素クロック生成部として使用される本発明の画素クロック生成装置の詳細について、図面を用いて説明する。

図２は、本発明の第１の実施例の画素クロック生成装置の構成例を示すブロック図である。図２において、本画素クロック生成装置１００は、高周波クロック生成回路１１０、画素クロック生成手段としての遷移検出回路１２０と制御信号生成回路１３０と画素クロック制御回路１４０と位相同期信号生成回路１５０、及び、画素クロック監視手段としてのカウンタ１６０と比較回路１７０などから構成される。

高周波クロック生成回路１１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路１２０は、画素クロックＰＣＬＫの立上がりまたは立下りを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。また、遷移検出回路１２０は、位相同期信号生成回路１５０からの位相同期信号の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。この遷移検出回路１２０の出力信号を検出信号と称す。制御信号生成回路１３０は、遷移検出回路１２０の出力信号（検出信号）と外部から与えられる画素クロックの位相シフト量を指示する位相データに基づき、制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４０は、制御信号生成回路１３０から出力される制御信号ａ、制御信号ｂに基づき、位相制御された画素クロックＰＣＬＫを生成する。該画素クロック制御回路１４０では、例えば、制御信号ａが“Ｈ”のとき画素クロックＰＣＬＫを“Ｈ”に遷移させ、制御信号ｂが“Ｈ”のときに画素クロックＰＣＬＫを“Ｌ”に遷移させるといった、画素クロックＰＣＬＫの遷移を制御する。位相同期信号生成回路１５０は、外部から入力される画素クロックの出力スタートタイミングを示す水平同期信号を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。カウンタ１６０は高周波クロックＶＣＬＫでカウント動作し、制御信号生成回路１３０からの制御信号ａが入力されるとリセットされるカウンタである。比較回路１７０は、カウンタ１６０の出力値と、あらかじめ決められた比較値と比較しその結果を出力する。

図１で述べたように、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。

図３に、図２の位相同期信号生成回路１５０の構成例を示す。本実施例では、位相同期信号生成回路１５０は３段のシフトレジスタ１５２で構成されているとする。シフトレジスタ１５２は高周波クロックＶＣＬＫでシフト動作し、入力される水平同期信号を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。このシフトレジスタの段数により水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔を決めることになる。

図４に、図２の制御信号生成回路１３０の構成例を示す。本実施例では、制御信号生成回路１３０は１０段のシフトレジスタ１３２とマルチプレクサ１３４で構成されているとする。シフトレジスタ１３２は高周波クロックＶＣＬＫでシフト動作し、検出信号をシフトさせていく。そして、出力Ｓ２を制御信号ａとして出力する。その後、シフト動作を続けて、出力Ｓ３〜Ｓ９をマルチプレクサ１３４の入力とする。マルチプレクサ１３４のｓｅｌｅｃｔには位相データが与えられており、マルチプレクサ１３４は、位相データの値に応じて、Ｓ９〜Ｓ３すなわちＤ０〜Ｄ６のいずれかを選択し、制御信号ｂとして出力する。本実施例では、位相データと出力される信号Ｄ０〜Ｄ６の対応は図５の通りであるとする。

以下、図２〜図４における全体の動作について、図６に示す動作シーケンス例により説明する。図６では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子と、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成する様子（位相シフト量０）とＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を進めたＰＣＬＫを生成する様子（位相シフト量＋１）とＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫを生成する様子（位相シフト量−１）を示している。なお、位相シフト量と位相データの対応は図７の通りとする。

まず、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子について説明する。位相データは初期値として位相シフト量０の「３」が与えられているとする。図６の（ａ）のタイミングで水平同期信号が位相同期信号生成回路１５０に入力されたとすると、位相同期信号は図６の（ｂ）のタイミングで高周波クロックＶＣＬＫに同期して出力される。図６の（ｂ）における位相同期信号の立下りを遷移検出回路１２０で検出し、検出信号を出力する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタの出力の様子が図６のＳ０〜Ｓ９である。制御信号ａはＳ２であるので図６の（ｃ）のタイミングで“Ｈ”となる。図６の（ｄ）のクロックのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、マルチプレクサ１３４から制御信号ｂとしてＳ６の信号が出力され、図６の（ｅ）のタイミングで“Ｈ”となる。図６の（ｆ）のクロックのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにして水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を高周波クロック１周期以下の誤差内で出力することができる。

次に、その後の画素クロックＰＣＬＫの生成の様子について説明する。まず、位相シフト量０におけるＰＣＬＫの生成の様子について説明する。位相シフト量０のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「３」を与える（図６のｆ）。図６の（ｆ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタの出力の様子が図６のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、図６の（ｇ）のタイミングで“Ｈ”となる。図６の（ｈ）のクロックのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、マルチプレクサ１３４から制御信号ｂとしてＳ６の信号が出力され、図６の（ｉ）タイミングで“Ｈ”となる。図６の（ｊ）のクロックのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにして、位相シフト量０の画素クロックＰＣＬＫを生成することができる。

次に、位相シフト量−１におけるＰＣＬＫの生成の様子について説明する。位相シフト量−１のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「２」を与える（図６のｊ）。また、図６の（ｊ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。制御信号ａはＳ２であるので図６の（ｋ）のタイミングで“Ｈ”となる。図６の（ｌ）のクロックのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、位相データとして「２」が与えられているので、マルチプレクサ１３４から制御信号ｂとしてＳ５の信号が出力され、図６の（ｍ）のタイミングで“Ｈ”となる。図６の（ｎ）のクロックのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにして、位相シフト量−１の画素クロックＰＣＬＫを生成することができる。

次に、位相シフト量＋１におけるＰＣＬＫの生成の様子について説明する。位相シフト量＋１のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「４」を与える（図５のｎ）。図６の（ｎ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。制御信号ａはＳ２であるので、図６の（ｏ）のタイミングで“Ｈ”となる。図６の（ｐ）のクロックのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、位相データとして「４」が与えられているので、マルチプレクサ１３４から制御信号ｂとしてＳ７の信号が出力され、図６の（ｑ）のタイミングで“Ｈ”となる。図６の（ｒ）のクロックのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにして、位相シフト量＋１の画素クロックＰＣＬＫを生成することができる。

以上のように、位相データを画素クロックＰＣＬＫに同期させて与えることにより、画素クロックＰＣＬＫの位相を高周波クロック１クロックごとに変化させることができる。

次に、図２におけるカウンタ１６０、比較回路１７０を用いて画素クロックが停止しているかどうかを監視するための動作について説明する。カウンタ１６０は高周波クロックＶＣＬＫで動作し、０からカウントアップし、制御信号生成回路１３０の制御信号ａが“Ｈ”になると０にリセットされ、再び０からカウントアップを行う。画素クロック制御回路１４０では上述したように制御信号ａ、制御信号ｂによって画素クロックＰＣＬＫが生成されるので、画素クロックが出力されているときは、ある間隔で制御信号ａが“Ｈ”になっている。これにより、カウンタ１６０はある間隔ごとにリセットされ、あるカウント値以上になることはない。しかし、制御信号ａが“Ｈ”にならず、画素クロックＰＣＬＫが出力されていない時はカウンタ１６０はリセットされること無くカウントアップしていく。比較回路１７０は、カウンタ１６０のカウント値とあらかじめ定めた比較値を比較する。比較値には画素クロックが出力されているときにはカウンタ値が超えることのない値以上の値とする。これにより、画素クロックが出力されずカウント値がアップしていき比較値を超えたら、比較回路１７０からＥＲＲ信号（エラー信号）を“Ｈ”とすることにより、画素クロックが出力されていないことが検出できる。

なお、比較信号１７０の比較値は固定の値としてもよいし、外部から変更可能にしてもよい。また、カウンタ値と比較値を比較するのではなく、カウンタのあるビット、例えば最上位ビットを用いてＥＲＲ信号を生成することも可能である。更には、あらかじめカウンタ値を決めて、複数ビットの値が一致したときにのみＥＲＲ信号を生成することも可能である。

図８は、本発明の第２の実施例の画素クロック生成装置の構成例を示すブロック図である。本画素クロック生成装置は、先の図２の構成に復帰回路１８０を付加したもので、それ以外は図２と同様である。回路１１０〜１８０の動作は、実施例１の場合とまったく同様であるので説明は省略する。以下、復帰回路１８０の働きについて説明する。

比較回路１７０で検出されたＥＲＲ信号を復帰回路１８０に入力する。復帰回路１８０は、通常、“Ｈ”を出力しているが、画素クロックが停止した場合、カウンタ１６０のカウンタ値が比較値を越えたときに比較回路１７０から出力されるＥＲＲ信号のタイミングに合わせて一定時間、“Ｌ”を出力する。この復帰回路１８０の出力を復帰信号として位相同期信号生成回路１５０に入力する。

図９に、本実施例における位相同期信号生成回路１５０の構成例を示す。図９は、図３の構成に水平同期信号と復帰信号を入力とするゲート回路１５１を追加したものである。これにより、水平同期信号が入力しないタイミングの場合においても、クロックが停止した場合には、比較回路１７０で得られるＥＲＲ信号に基づいて位相同期信号のＬ信号が得られ、先に説明したように、遷移検出回路１２０、制御信号生成回路１３０、画素クロック制御回路１４０と共に、クロック生成部を構成することができる。

図１０に、上記した本発明の画素クロック生成装置を搭載した光走査装置を示す。図１０において、光源ユニット３０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック生成装置が形成されたプリント基板３０２が装着され、光軸と直交する光学ハウジング３０４の壁面にスプリングにより当接され、調節ネジ３０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ３０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング３０４内部には、シリンダレンズ３０５、ポリゴンミラーを回転するポリゴンモータ３０８、ｆθレンズ３０６、トロイダルレンズ、および折り返しミラー３０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板３０９は、ハウジング３０４壁面に光源ユニットと同様、外側より装着される。光学ハウジング３０４は、カバー３１１により上部を封止し、壁面から突出した複数の取付部３１０にて画像形成装置本体のフレーム部材にネジ固定される。

次に、図１１に上記の光走査装置を搭載した画像形成装置の構成例を示す。図１１において、４００が光走査装置を示している。被走査面である感光体ドラム４０１の周囲には、該感光体ドラム４０１を高圧に帯電する帯電チャージャ４０２、光走査装置４００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ４０３、該現像ローラ４０３にトナーを供給するトナーカートリッジ４０４、感光体ドラム４０１に残ったトナーを掻き取り備蓄するクリーニングケース４０５が配置される。感光体ドラム４０１へは１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ４０６から給紙コロ４０７により供給され、レジストローラ対４０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム４０１を通過する際に転写チャージャ４０９によってトナーが転写され、定着ローラ４１０で定着して排紙ローラ４１１により排紙トレイ４１１に排出される。

本発明の画素クロック生成装置を適用した画像形成装置の一実施例を示す全体構成図である。 本発明の画素クロック生成装置の第１の実施例の構成図である。 図２の位相同期信号生成回路の構成例を示す図である。 図２の制御信号生成回路の構成例を示す図である。 図４のマルチプレクサの出力と位相データとの対応例を示す表である。 図２乃至図４の動作を説明するためのシーケンス図である。 位相シタト量と位相データの対応例を示す表である。 本発明の画素クロック生成装置の第２の実施例の構成図である。 図８の位相同期信号生成回路の構成例を示す図である。 画素クロック生成装置を搭載した光走査装置の一実施例の構造図である。 光走査装置を搭載した画像形成装置の一実施例の構造図である。 従来の画像形成装置の一例を示す全体構成図である。

符号の説明

１１ 半導体レーザ
１４ ポリゴンミラー
１８ 感光体
１９，２０ フォトディティタ
２１ ドット位置ずれ検出・制御部
２２ 画素クロック生成部
２３ 画像処理部
２４ レーザ駆動データ生成部
２５ レーザ駆動部
１００ 画素クロック生成装置
１１０ 高周波クロック生成回路
１２０ 遷移検出回路
１３０ 制御信号生成回路
１４０ 画素クロック制御回路
１５０ 位相同期信号生成回路
１６０ カウンタ
１７０ 比較回路
１８０ 復帰回路

Claims (10)

1. 高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと、画素クロックの遷移タイミングを指示する位相データとに基づいて位相制御された画素クロックを生成する画素クロック生成手段と、前記画素クロックが出力されているかどうか監視する画素クロック監視手段とを有することを特徴とする画素クロック生成装置。
2. 請求項１記載の画素クロック生成装置において、画素クロック監視手段は、画素クロックの遷移制御信号を用いて監視することを特徴とする画素クロック生成装置。
3. 請求項２記載の画素クロック生成装置において、画素クロック監視手段は、前記画素クロックの遷移制御信号でリセットされるカウンタと前記カウンタのカウンタ値と比較値を比較する比較手段を有することを特徴とする画素クロック生成装置。
4. 請求項３記載の画素クロック生成装置において、前記比較値は変更可能であることを
   特徴とする画素クロック生成装置。
5. 請求項２記載の画素クロック生成装置において、画素クロック監視手段は、前記画素クロックの遷移制御信号でリセットされるカウンタと前記カウンタのある１ビットあるいは複数ビットを用いて信号を生成する手段を有することを特徴とする画素クロック生成装置。
6. 請求項５記載の画素クロック生成装置において、前記カウンタのある１ビットあるいは複数ビットは変更可能であることを特徴とする画素クロック生成装置。
7. 請求項１乃至６のいずれか１項に記載のクロック生成装置において、前記画素クロック監視手段で画素クロックの停止が検出された場合、画素クロックを復帰させる画素クロック復帰手段を更に有することを特徴とする画素クロック生成装置。
8. 請求項７記載の画素クロック生成装置において、前記画素クロック復帰手段は、画素クロックの出力スタートタイミングを示す水平同期信号を画素クロツク生成手段に与えることにより復帰させることを特徴とする画素クロック生成装置。
9. 光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させる光走査装置において、請求項１乃至８のいずれか１項に記載の画素クロック生成装置を有することを特徴とする光走査装置。
10. 請求項９記載の光走査装置を露光手段として用いて画像形成することを特徴とする画像形成装置。

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