JP2004363126A - 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】キャリア基板11上に設けられたランド12cに突出電極26を接合させることにより、キャリア基板21がキャリア基板11から食み出すようにして、キャリア基板11よりもサイズの大きなキャリア基板21をキャリア基板11上に実装する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【0002】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献1に開示されているように、同一サイズのキャリア基板に搭載された半導体チップを積層する方法がある。
【0003】
【特許文献1】
特開平10−284683号公報
【0004】
【発明が解決しようとする課題】
しかしながら、同一サイズのキャリア基板に搭載された半導体チップを積層する方法では、チップ数が多くなると、キャリア基板の積層数が増加し、積層構造全体の厚みが増加するという問題があった。
そこで、本発明の目的は、厚みの増加を抑制しつつ、半導体パッケージの積層構造を実現することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【0005】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第1半導体チップが搭載された第1半導体パッケージと、第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージとを備えることを特徴とする。
【0006】
これにより、第1半導体パッケージよりもサイズの大きな第2半導体パッケージを第1半導体パッケージ上に積層することが可能となる。このため、第1半導体パッケージの実装面積の増加を抑制しつつ、第1半導体パッケージ上に実装されるチップ数を増加させることが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【0007】
また、本発明の一態様に係る半導体装置によれば、前記第2半導体チップは、前記第2半導体パッケージに複数搭載されていることを特徴とする。
これにより、第1半導体パッケージのサイズを増大させることなく、第1半導体パッケージ上に複数の第2半導体チップを並べて配置することが可能となる。このため、複数の半導体チップを実装する場合においても、高さの増大を抑制しつつ、第1半導体パッケージの実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【0008】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップが搭載された第1半導体パッケージと、第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージと、第3半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第3半導体パッケージとを備えることを特徴とする。
【0009】
これにより、第1半導体パッケージよりもサイズの大きな第2半導体パッケージを第1半導体パッケージ上に複数積層することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、第1半導体パッケージ上に実装されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【0010】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップと、第2半導体チップが搭載され、前記第1半導体チップ上に実装された第1半導体パッケージとを備えることを特徴とする。
これにより、第1半導体チップよりもサイズの大きな第1半導体パッケージを第1半導体チップ上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、第1半導体チップ上に複数の第2半導体チップを積層することが可能となるとともに、第1半導体チップ実装時の実装面積の増加を抑制することが可能となり、複数の半導体チップを実装する際の省スペース化を図ることが可能となる。
【0011】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップが実装された第1キャリア基板と、第2半導体チップが実装された第2キャリア基板と、前記第1キャリア基板上に接合され、前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記第2キャリア基板を前記第1半導体チップ上に保持する突出電極とを備えることを特徴とする。
【0012】
これにより、第1キャリア基板よりもサイズの大きな第2キャリア基板が第1半導体チップ上に配置されるようにして、第2キャリア基板を第1キャリア基板上に積層することが可能となる。このため、第1キャリア基板の実装面積の増加を抑制しつつ、第1半導体チップ上に実装されるチップ数を増加させることが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【0013】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップが実装された第1キャリア基板と、第2半導体チップが実装された第2キャリア基板と、第3半導体チップが実装された第3キャリア基板と、前記第1キャリア基板上に接合され、前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記第2キャリア基板を前記第1半導体チップ上に保持する第1突出電極と、前記第1キャリア基板上に接合され、前記第3キャリア基板が前記第1キャリア基板から食み出すように、前記第3キャリア基板を前記第1半導体チップ上に保持する第2突出電極とを備えることを特徴とする。
【0014】
これにより、第1キャリア基板よりもサイズの大きな複数のキャリア基板が第1半導体チップ上に配置されるようにして、複数のキャリア基板を第1キャリア基板上に積層することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、第1半導体チップ上に配置されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【0015】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップが実装された第1キャリア基板と、応力緩和層を介して再配置配線層が形成された第2半導体チップと、前記再配置配線層に接続され、前記第2半導体チップが前記第1キャリア基板から食み出すように、前記第2半導体チップを前記第1キャリア基板上に保持する突出電極とを備えることを特徴とする。
【0016】
これにより、第1キャリア基板のサイズの増大を抑制しつつ、第1キャリア基板上に実装可能なチップ数を増加させることが可能となるとともに、第1半導体チップ上に第2半導体チップが配置された場合においても、第1半導体チップと第2半導体チップとの間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップを実装する場合においても、高さの増大を抑制しつつ、第1キャリア基板の実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【0017】
また、本発明の一態様に係る半導体装置によれば、第1半導体チップが実装された第1キャリア基板と、前記第1キャリア基板から食み出すように、前記第1キャリア基板に実装された第2半導体チップとを備えることを特徴とする。
これにより、第2半導体チップ同士を積層させることなく、第1キャリア基板上に実装可能なチップ数を増加させることが可能となる。このため、半導体チップの実装数が増加した場合においても、高さの増大を抑制しつつ、第1キャリア基板の実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【0018】
また、本発明の一態様に係る半導体装置によれば、貫通電極が形成された第1半導体チップと、第2半導体チップが実装された第1キャリア基板と、前記第1半導体チップ上に前記第1キャリア基板が配置されるようにして、前記貫通電極を前記第1キャリア基板に接続する接続端子とを備えることを特徴とする。
これにより、第1半導体チップよりもサイズの大きな第1キャリア基板を第1半導体チップ上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、第1半導体チップ上に複数の第2半導体チップを積層することが可能となるとともに、第1半導体チップ実装時の実装面積の増加を抑制することが可能となり、複数の半導体チップを実装する際の省スペース化を図ることが可能となる。
【0019】
また、本発明の一態様に係る電子デバイスによれば、第1電子部品が搭載された第1パッケージと、第2電子部品が搭載され、前記第1パッケージから食み出すようにして前記第1パッケージ上に支持された第2パッケージとを備えることを特徴とする。
これにより、第1パッケージよりもサイズの大きな第2パッケージを第1パッケージ上に積層することが可能となる。このため、第1パッケージの実装面積の増加を抑制しつつ、第1パッケージ上に実装される部品数を増加させることが可能となり、電子部品実装時の省スペース化を図ることが可能となる。
【0020】
また、本発明の一態様に係る電子機器によれば、第1半導体チップが搭載された第1半導体パッケージと、第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージと、前記第1半導体パッケージが実装されたマザー基板と、前記マザー基板を介して前記第1半導体チップおよび前記第2半導体チップに接続された電子部品とを備えることを特徴とする。
【0021】
これにより、高さの増大を抑制することを可能としつつ、半導体パッケージの3次元実装構造を実現することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1キャリア基板上に第1半導体チップを実装する工程と、第2キャリア基板上に第2半導体チップを実装する工程と、前記第2キャリア基板に突出電極を形成する工程と、前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記突出電極を第1キャリア基板上に接合する工程とを備えることを特徴とする。
【0022】
これにより、第1キャリア基板のサイズよりも第2キャリア基板のサイズの方が大きい場合においても、突出電極を第1キャリア基板に接合することで、第1半導体チップが実装された第1キャリア基板上に第2キャリア基板を積層させることが可能となり、製造工程の煩雑化を抑制しつつ、半導体パッケージの積層構造の高さの増大を抑制することが可能となる。
【0023】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
【0024】
図1において、半導体パッケージPK1にはキャリア基板11が設けられ、キャリア基板11の両面にはランド12a、12cがそれぞれ形成されるとともに、キャリア基板11内には内部配線12bが形成されている。そして、キャリア基板11上には半導体チップ13がフリップチップ実装され、半導体チップ13には、フリップチップ実装するための突出電極14が設けられている。そして、半導体チップ13に設けられた突出電極14は、異方性導電フィルム15を介してランド12c上にACF(Anisotropic Conductive Film)接合されている。また、キャリア基板11の裏面に設けられたランド12a上には、キャリア基板11をマザー基板上に実装するための突出電極16が設けられている。
【0025】
一方、半導体パッケージPK2にはキャリア基板21が設けられ、キャリア基板21の両面にはランド22a、22cがそれぞれ形成されるとともに、キャリア基板21内には内部配線22bが形成されている。そして、キャリア基板21上には、複数の半導体チップ23a、23cがそれぞれフリップチップ実装され、半導体チップ23a、23cには、フリップチップ実装するための突出電極25a、25cがそれぞれ設けられている。そして、半導体チップ23a、23cに設けられた突出電極25a、25cは、異方性導電フィルム24a、24cをそれぞれ介してランド22c上にそれぞれACF接合されている。さらに、半導体チップ23a、23c上には、半導体チップ23b、23dがそれぞれフェースアップ実装され、半導体チップ23b、23dは、接着層24b、24dをそれぞれ介して半導体チップ23a、23c上にそれぞれ固定されるとともに、導電性ワイヤ25b、25dをそれぞれ介してランド22cにそれぞれワイヤボンド接続されている。なお、半導体パッケージPK2は、フリップチップとワイヤボンディングの双方を用いた積層構造以外にも、ワイヤボンディングのみを用いた積層構造でもよい。
【0026】
また、半導体チップ23a〜23dの実装面側のキャリア基板21の一面全体には封止樹脂27が設けられ、この封止樹脂27により半導体チップ23a〜23dが封止されている。なお、封止樹脂27で半導体チップ23a〜23dを封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【0027】
また、キャリア基板21の裏面に設けられたランド22a上には、キャリア基板21が半導体チップ13上に保持されるようにして、キャリア基板21をキャリア基板21上に実装するための突出電極26が設けられている。ここで、突出電極26は、半導体チップ13の搭載領域を避けるようにして配置され、例えば、キャリア基板21の裏面の周囲に突出電極26を配置することができる。そして、キャリア基板11上に設けられたランド12cに突出電極26を接合させることにより、キャリア基板21が半導体チップ13上に配置されるようにして、キャリア基板21がキャリア基板11上に実装されている。
【0028】
ここで、キャリア基板21のサイズはキャリア基板11のサイズよりも大きくすることができる。そして、キャリア基板21をキャリア基板11上に実装する場合、キャリア基板21の少なくとも一端が横方向に食み出すように、キャリア基板21をキャリア基板11上に配置することができる。
これにより、半導体パッケージPK1よりもサイズの大きな半導体パッケージPK2などを半導体パッケージPK1上に積層することが可能となり、半導体パッケージPK1上に半導体チップ23a〜23dを実装する場合においても、半導体チップ23a、23b上に半導体チップ23c、23dを積層する必要がなくなる。このため、半導体パッケージPK1の実装面積の増加を抑制しつつ、半導体パッケージPK2の高さの増大を抑制することが可能となり、半導体チップ13、23a〜23dの実装時の省スペース化を図ることが可能となる。
【0029】
なお、キャリア基板21をキャリア基板11上に実装する場合、キャリア基板21の裏面は半導体チップ13上に密着していてもよいし、キャリア基板21の裏面は半導体チップ13から離れていてもよい。また、突出電極16、26としては、例えば、半田ボールを用いることができる。これにより、汎用のBGAを用いることで、サイズの異なるパッケージPK1、PK2同士を積層することができ、製造ラインを流用することができる。
【0030】
また、キャリア基板11、21としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板11、21の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、BTレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極14、16、26としては、半田ボールの他、例えば、Auバンプ、半田材などで被覆されたCuバンプやNiバンプなどを用いることができる。また、導電性ワイヤ25b、25dとしては、例えば、AuワイヤやAlワイヤなどを用いることができる。また、キャリア基板21をキャリア基板11上に実装するために、突出電極26をキャリア基板21のランド22a上に設ける方法について説明したが、突出電極26をキャリア基板1のランド12c上に設けるようにしてもよい。
【0031】
また、上述した実施形態では、ACF接合により半導体チップ13をキャリア基板11上に実装する方法について説明したが、例えば、NCF(Nonconductive Film)接合、ACP(Anisotropic Conductive Paste)接合、NCP(Nonconductive Paste)接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。さらに、上述した実施形態では、キャリア基板11上に半導体チップ13を1個だけ実装する方法を例にとって説明したが、キャリア基板11上に複数の半導体チップを実装するようにしてもよい。また、キャリア基板11とキャリア基板21との間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【0032】
また、上述した実施形態では、半導体パッケージPK2が半導体パッケージPK1の両側に食み出した積層構造について説明したが、半導体パッケージPK2は半導体パッケージPK1の方側に食み出してもよい。また、半導体パッケージPK2は半導体パッケージPK1の左右方向および前後方向の2方向に食み出してもよいし、半導体パッケージPK2は半導体パッケージPK1の左右方向または前後方向の1方向にのみ食み出してもよい。
【0033】
また、上述した実施形態では、半導体パッケージPK1として、フリップチップ実装された構造を例にとって説明したが、モールド構造でもよい。また、半導体パッケージPK2は、半導体チップの積層構造以外にも半導体チップの単層構造でもよく、モールド構造以外にもフリップチップ構造でもよい。
図2は、本発明の第2実施形態に係る半導体装置の概略構成を示す断面図である。
【0034】
図2において、半導体パッケージPK11にはキャリア基板31が設けられ、キャリア基板31の両面にはランド32a、32cがそれぞれ形成されるとともに、キャリア基板31内には内部配線32bが形成されている。そして、キャリア基板31上には半導体チップ33がフリップチップ実装され、半導体チップ33には、フリップチップ実装するための突出電極34が設けられている。そして、半導体チップ33に設けられた突出電極34は、異方性導電シート35を介してランド32c上にACF接合されている。また、キャリア基板31の裏面に設けられたランド32a上には、キャリア基板31をマザー基板上に実装するための突出電極36が設けられている。
【0035】
一方、半導体パッケージPK12、PK13にはキャリア基板41、51がそれぞれ設けられている。そして、キャリア基板41、51の裏面にはランド42a、52aがそれぞれ形成されるとともに、キャリア基板41、51の表面にはランド42c、52cがそれぞれ形成され、キャリア基板41、51内には内部配線42b、52bがそれぞれ形成されている。
【0036】
そして、キャリア基板41、51上には、接着層44a、54aをそれぞれ介し半導体チップ43a、53aがそれぞれフェースアップ実装され、半導体チップ43a、53aは、導電性ワイヤ45a、55aをそれぞれ介してランド42c、52cにそれぞれワイヤボンド接続されている。さらに、半導体チップ43a、53a上には、導電性ワイヤ45a、55aを避けるようにして、半導体チップ43b、53bがそれぞれフェースアップ実装され、半導体チップ43b、53bは、接着層44b、54bをそれぞれ介して半導体チップ43a、53a上にそれぞれ固定されるとともに、導電性ワイヤ45b、55bをそれぞれ介してランド42c、52cにそれぞれワイヤボンド接続されている。さらに、半導体チップ43b、53b上には、導電性ワイヤ45b、55bを避けるようにして、半導体チップ43c、53cがそれぞれフェースアップ実装され、半導体チップ43c、53cは、接着層44c、54cをそれぞれ介して半導体チップ43b、53b上にそれぞれ固定されるとともに、導電性ワイヤ45c、55cをそれぞれ介してランド42c、52cにそれぞれワイヤボンド接続されている。
【0037】
また、半導体チップ43a〜43c、53a〜53cの実装面側のキャリア基板41、51の一面全体に封止樹脂47、57がそれぞれ設けられ、この封止樹脂47、57により半導体チップ43a〜43c、53a〜53cがそれぞれ封止されている。なお、封止樹脂47、57で半導体チップ43a〜43c、53a〜53cをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【0038】
また、キャリア基板41、51の裏面にそれぞれ設けられたランド42a、52a上には、キャリア基板41、51が半導体チップ33上にそれぞれ保持されるようにして、キャリア基板41、51をキャリア基板31上にそれぞれ実装するための突出電極46、56がそれぞれ設けられている。
そして、キャリア基板31上に設けられたランド32cに突出電極46、56をそれぞれ接合させることにより、キャリア基板41、51の端部がそれぞれ半導体チップ33上に配置されるようにして、キャリア基板41、51をキャリア基板31上にそれぞれ実装することができる。
【0039】
ここで、キャリア基板41、51をキャリア基板31上に実装する場合、キャリア基板41、51の少なくとも一端が横方向に食み出すように、キャリア基板41、51をキャリア基板31上に配置することができる。
これにより、半導体パッケージPK11のサイズを増大させることなく、半導体パッケージPK11上に複数の半導体パッケージPK12、PK13を並べて配置することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、半導体パッケージPK11上に実装されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ33、43a〜43c、53a〜53cの実装時の省スペース化を図ることが可能となる。
【0040】
なお、上述した実施形態では、2個の半導体パッケージPK12、PK13を半導体パッケージPK11上に実装する方法について説明したが、3個以上の半導体パッケージを半導体パッケージPK11上に実装するようにしてもよい。また、種類またはサイズの異なる複数の半導体パッケージを半導体パッケージPK11上に実装するようにしてもよい。
【0041】
図3は、本発明の第3実施形態に係る半導体装置の突出電極の配置方法を示す平面図である。
図3において、キャリア基板62、64には、突出電極63、65がそれぞれコ字状に配置され、キャリア基板62、64の少なくとも1辺に沿って、突出電極63、65の未配置領域がそれぞれ設けられている。
【0042】
そして、突出電極63、65の未配置領域が半導体チップ61上に重なるようにして、キャリア基板62、64に設けられた突出電極63、65が、半導体チップ61が搭載された下層基板上に接合されている。これにより、キャリア基板62、64の端部が半導体チップ61上に配置されるようにして、キャリア基板62、64を実装した場合においても、キャリア基板62、64の安定性を維持することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップの実装時の省スペース化を図ることが可能となる。
【0043】
図4は、本発明の第4実施形態に係る半導体装置の概略構成を示す断面図である。
図4において、半導体パッケージPK21にはキャリア基板71が設けられ、キャリア基板71の両面にはランド72a、72cがそれぞれ形成されるとともに、キャリア基板71内には内部配線72bが形成されている。そして、キャリア基板71上には半導体チップ73がフリップチップ実装され、半導体チップ73には、フリップチップ実装するための突出電極74が設けられている。そして、半導体チップ73に設けられた突出電極74は、異方性導電シート75を介してランド72c上にACF接合されている。また、キャリア基板71の裏面に設けられたランド72a上には、キャリア基板71をマザー基板上に実装するための突出電極76が設けられている。
【0044】
一方、半導体パッケージPK22、PK23には半導体チップ81、91がそれぞれ設けられ、各半導体チップ81、91には、電極パッド82、92がそれぞれ設けられるとともに、各電極パッド82、92がそれぞれ露出するようにして、絶縁膜83、93がそれぞれ設けられている。そして、各半導体チップ81、91上には、各電極パッド82、92がそれぞれ露出するようにして応力緩和層84、95がそれぞれ形成され、各電極パッド82、92上には、応力緩和層84、95上にそれぞれ延伸された再配置配線85、95がそれぞれ形成されている。そして、各再配置配線85、95上にはソルダレジスト膜86、96がそれぞれ形成され、各ソルダレジスト膜86、96には、各応力緩和層84、95上において再配置配線85、95をそれぞれ露出させる開口部87、97がそれぞれ形成されている。そして、各開口部87、97を介してそれぞれ露出された再配置配線85、95上には、半導体チップ81、91の端部が半導体チップ73上にそれぞれ保持されるようにして、各半導体チップ81、91をキャリア基板71上にそれぞれフェースダウン実装するための突出電極88、98がそれぞれ設けられている。
【0045】
ここで、突出電極88、98は、半導体チップ73の搭載領域を避けるようにして配置することができ、例えば、突出電極88、98をコ字状にそれぞれ配列することができる。そして、キャリア基板71上に設けられたランド72c上に突出電極88、98がそれぞれ接合され、半導体チップ81、91の端部が半導体チップ73上にそれぞれ配置されるようにして、半導体パッケージPK22、PK23が半導体パッケージPK21上にそれぞれ実装されている。
【0046】
ここで、半導体チップ81、91をキャリア基板71上に実装する場合、半導体チップ81、91の少なくとも一端が横方向に食み出すように、半導体チップ81、91をキャリア基板71上に配置することができる。
これにより、半導体チップ73がフリップチップ実装されたキャリア基板71上に、複数のW−CSP(ウエハレベル−チップサイズパッケージ)を並べて配置することができ、キャリア基板71のサイズの増大を抑制しつつ、キャリア基板71上に実装可能なチップ数を増加させることが可能となるとともに、半導体チップ73上に半導体チップ81、91が配置された場合においても、半導体チップ73と半導体チップ81、91との間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップ73、81、91をキャリア基板71上に実装する場合においても、高さの増大を抑制しつつ、キャリア基板71の実装面積の増加を抑制することが可能となり、半導体チップ73、81、91の実装時の省スペース化を図ることが可能となる。
【0047】
なお、突出電極74、88、98としては、半田ボールの他、例えば、Auバンプ、半田材などで被覆されたCuバンプやNiバンプなどを用いることができる。また、上述した実施形態では、2個の半導体チップ81、91を半導体パッケージPK21上に実装する方法について説明したが、3個以上の半導体チップを半導体パッケージPK21上に実装するようにしてもよい。また、機能またはサイズの異なる複数の半導体チップを半導体パッケージPK21上に実装するようにしてもよい。
【0048】
また、上述した実施形態では、半導体パッケージPK22、PK23としてウエハレベル−チップサイズパッケージを例にとって説明したが、ウエハレベル−チップサイズパッケージ以外にも、例えば、T−CSP(テープハレベル−チップサイズパッケージ)などのその他のチップサイズパッケージまたはBGA(ボールグリッドアレイ)などでもよい。
【0049】
図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す断面図である。
図5において、半導体パッケージPK31にはキャリア基板101が設けられ、キャリア基板101の両面にはランド102a、102cがそれぞれ形成されるとともに、キャリア基板101内には内部配線102bが形成されている。そして、キャリア基板101上には半導体チップ103がフリップチップ実装され、半導体チップ103には、フリップチップ実装するための突出電極104が設けられている。そして、半導体チップ103に設けられた突出電極104は、異方性導電フィルム105を介してランド102c上にACF接合されている。また、キャリア基板101の裏面に設けられたランド102a上には、キャリア基板101をマザー基板上に実装するための突出電極106が設けられている。
【0050】
一方、半導体チップ111、121には、半導体チップ111、121をそれぞれフリップチップ実装するための突出電極112、122がそれぞれ設けられている。ここで、突出電極112、122は、半導体チップ111、121の片側にそれぞれ寄せて配置することができ、例えば、突出電極112、122をL字状またはコ字状にそれぞれ配置することができる。そして、半導体チップ111、121にそれぞれ設けられた突出電極112、122は、異方性導電フィルム113、123をそれぞれ介してランド102c上にそれぞれACF接合されている。
【0051】
ここで、半導体チップ111、121をキャリア基板101上に実装する場合、半導体チップ111、121の少なくとも一端が横方向に食み出すように、半導体チップ111、121をキャリア基板101上に配置することができる。
これにより、半導体チップ103がフリップチップ実装されたキャリア基板101上に、複数の半導体チップ111、121を並べて配置することができ、キャリア基板101のサイズの増大を抑制しつつ、キャリア基板101上に実装可能なチップ数を増加させることが可能となるとともに、キャリア基板101上に半導体チップ111、121を実装する場合においても、半導体チップ103と半導体チップ111、121との間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップ103、111、121をキャリア基板101上に実装する場合においても、高さの増大を抑制しつつ、キャリア基板101の実装面積の増加を抑制することが可能となり、半導体チップ103、111、121の実装時の省スペース化を図ることが可能となる。
【0052】
なお、突出電極104、112、122としては、半田ボールの他、例えば、Auバンプ、半田材などで被覆されたCuバンプやNiバンプなどを用いることができる。また、上述した実施形態では、3個の半導体チップ103、111、121をキャリア基板101上に実装する方法について説明したが、3個以上の半導体チップをキャリア基板101上に実装するようにしてもよい。また、機能またはサイズの異なる複数の半導体チップをキャリア基板101上に実装するようにしてもよい。
【0053】
また、上述した実施形態では、ACF接合により半導体チップ103、111、121をキャリア基板101上に実装する方法について説明したが、例えば、NCF接合、ACP接合、NCP接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。キャリア基板101から半導体チップが食み出すようにしてキャリア基板101上に半導体チップをフェースアップ実装し、フェースアップ実装された半導体チップをワイヤボンド接続するようにしてもよい。
【0054】
図6は、本発明の第6実施形態に係る半導体装置の突出電極の配置方法を示す平面図である。
図6において、半導体チップ211、221、231、241には、突出電極212、222、232、242がそれぞれL字状に配置され、突出電極212、222、232、242が半導体チップ211、221、231、241の片側にそれぞれ寄せて配置されている。また、キャリア基板201上には、半導体チップ202がフェースダウン実装されている。
【0055】
そして、半導体チップ211、221、231、241にそれぞれ設けられた突出電極212、222、232、242がキャリア基板201上にそれぞれ接合されることで、半導体チップ211、221、231、241がキャリア基板201からそれぞれ食み出すようにして、半導体チップ211、221、231、241がキャリア基板201上にそれぞれ実装されている。
【0056】
これにより、半導体チップ211、221、231、241がキャリア基板201からそれぞれ食み出すようにして、半導体チップ211、221、231、241をキャリア基板201上にそれぞれ実装した場合においても、半導体チップ211、221、231、241の安定性をそれぞれ維持することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップ201、211、221、231、241の実装時の省スペース化を図ることが可能となる。
【0057】
図7は、本発明の第7実施形態に係る半導体装置の概略構成を示す断面図である。
図7において、半導体パッケージPK41にはキャリア基板301が設けられ、キャリア基板301の両面にはランド302a、302cがそれぞれ形成されるとともに、キャリア基板301内には内部配線302bが形成されている。そして、キャリア基板301上には半導体チップ303がフリップチップ実装され、半導体チップ303には、フリップチップ実装するための突出電極304が設けられている。そして、半導体チップ303に設けられた突出電極304は、異方性導電フィルム305を介してランド302c上にACF接合されている。また、キャリア基板301の裏面に設けられたランド302a上には、キャリア基板301をマザー基板上に実装するための突出電極306が設けられている。
【0058】
一方、半導体チップ311a〜311cには、電極パッド312a〜312cがそれぞれ設けられるとともに、各電極パッド312a〜312cが露出するようにして、絶縁膜313a〜313cがそれぞれ設けられている。そして、半導体チップ311a〜311cには、例えば、各電極パッド312a〜312cの位置に対応して、貫通孔314a〜314cがそれぞれ形成され、貫通孔314a〜314c内には、絶縁膜315a〜315cおよび導電膜316a〜316cをそれぞれ介して、貫通電極317a〜317cがそれぞれ形成されている。そして、貫通電極317a〜317cが形成された半導体チップ311a〜311cは、貫通電極317a〜317cをそれぞれ介して積層されている。
【0059】
また、半導体チップ311aに形成された貫通電極317aには、半導体チップ311a〜311cの積層構造をマザー基板上に実装するための突出電極319が設けられている。そして、半導体チップ311cに形成された貫通電極317c上には、キャリア基板301が半導体チップ311c上に保持されるようにして、突出電極306が接合されている。
【0060】
ここで、キャリア基板301を半導体チップ311c上に実装する場合、キャリア基板301の少なくとも一端が横方向に食み出すように、キャリア基板301を半導体チップ311c上に配置することができる。
これにより、半導体チップ311a〜311cよりもサイズの大きなキャリア基板301を半導体チップ311c上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、サイズまたは種類の異なる半導体チップ303を半導体チップ311a〜311c上に積層することが可能となるとともに、半導体チップ311a〜311cの実装時の実装面積の増加を抑制することが可能となり、サイズまたは種類の異なる複数の半導体チップ301、311a〜311cを実装する際の省スペース化を図ることが可能となる。
【0061】
なお、キャリア基板301を半導体チップ311c上に実装する場合、例えば、ACF接合、NCF接合、ACP接合、NCP接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極304、306、319としては、例えば、Auバンプ、半田材などで被覆されたCuバンプやNiバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ311a〜311cの3層構造上にキャリア基板301上に実装する方法について説明したが、キャリア基板301が実装される半導体チップは、1層、2層または4層以上であってもよい。
【0062】
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波(SAW)素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【0063】
また、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、MD(Mini Disc)プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の概略構成を示す断面図である。
【図2】第2実施形態に係る突出電極の配置方法を示す平面図である。
【図3】第3実施形態に係る半導体装置の概略構成を示す断面図である。
【図4】第4実施形態に係る半導体装置の概略構成を示す断面図である。
【図5】第5実施形態に係る半導体装置の概略構成を示す断面図である。
【図6】第6実施形態に係る突出電極の配置方法を示す平面図である。
【図7】第7実施形態に係る半導体装置の概略構成を示す断面図である。
【符号の説明】
11、21、31、41、51、62、64、71、101、201、301キャリア基板、12a、12c、22a、22c、32a、32c、42a、42c、52a、52c、72a、72c、102a、102c、302a、302c ランド、12b、22b、32b、42b、52b、72b、102b、302b 内部配線、13、23a、23b、23c、23d、33、43a〜43c、53a〜53c、61、73、81、91、103、111、121202、211、221、231、241、311a〜311c、303 半導体チップ、14、16、25a、25c、26、34、36、46、56、63、65、74、76、88、98、104、106、112、122、212、222、232、242、304、306、319 突出電極、15、24a、24c、35、75、105、113、123、305、異方性導電フィルム 24b、24d、44a〜44c、54a〜54c 接着層、25b、25d、45a〜45c、55a〜55c 導電性ワイヤ、27、47、57、318a、318b 封止樹脂、82、92、312a〜312c 電極パッド、83、93、313a〜313c、315a〜315c 絶縁膜、84、94 応力緩和層、85、95 再配置配線、86、96 ソルダレジスト層、87、97 開口部、314a〜314c 貫通孔、316a〜316c 導電膜、317a〜317c 貫通電極、PK1、PK2、PK11、PK12、PK13、PK21、PK22、PK23、PK31、PK41 半導体パッケージ
Claims (12)
- 第1半導体チップが搭載された第1半導体パッケージと、
第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージとを備えることを特徴とする半導体装置。 - 前記第2半導体チップは、前記第2半導体パッケージに複数搭載されていることを特徴とする請求項1記載の半導体装置。
- 第1半導体チップが搭載された第1半導体パッケージと、
第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージと、
第3半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第3半導体パッケージとを備えることを特徴とする半導体装置。 - 第1半導体チップと、
第2半導体チップが搭載され、前記第1半導体チップ上に実装された第1半導体パッケージとを備えることを特徴とする半導体装置。 - 第1半導体チップが実装された第1キャリア基板と、
第2半導体チップが実装された第2キャリア基板と、
前記第1キャリア基板上に接合され、前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記第2キャリア基板を前記第1半導体チップ上に保持する突出電極とを備えることを特徴とする半導体装置。 - 第1半導体チップが実装された第1キャリア基板と、
第2半導体チップが実装された第2キャリア基板と、
第3半導体チップが実装された第3キャリア基板と、
前記第1キャリア基板上に接合され、前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記第2キャリア基板を前記第1半導体チップ上に保持する第1突出電極と、
前記第1キャリア基板上に接合され、前記第3キャリア基板が前記第1キャリア基板から食み出すように、前記第3キャリア基板を前記第1半導体チップ上に保持する第2突出電極とを備えることを特徴とする半導体装置。 - 第1半導体チップが実装された第1キャリア基板と、
応力緩和層を介して再配置配線層が形成された第2半導体チップと、
前記再配置配線層に接続され、前記第2半導体チップが前記第1キャリア基板から食み出すように、前記第2半導体チップを前記第1キャリア基板上に保持する突出電極とを備えることを特徴とする半導体装置。 - 第1半導体チップが実装された第1キャリア基板と、
前記第1キャリア基板から食み出すように、前記第1キャリア基板に実装された第2半導体チップとを備えることを特徴とする半導体装置。 - 貫通電極が形成された第1半導体チップと、
第2半導体チップが実装された第1キャリア基板と、
前記第1半導体チップ上に前記第1キャリア基板が配置されるようにして、前記貫通電極を前記第1キャリア基板に接続する接続端子とを備えることを特徴とする半導体装置。 - 第1電子部品が搭載された第1パッケージと、
第2電子部品が搭載され、前記第1パッケージから食み出すようにして前記第1パッケージ上に支持された第2パッケージとを備えることを特徴とする電子デバイス。 - 第1半導体チップが搭載された第1半導体パッケージと、第2半導体チップが搭載され、前記第1半導体パッケージから食み出すようにして前記第1半導体パッケージ上に支持された第2半導体パッケージと、
前記第1半導体パッケージが実装されたマザー基板と、
前記マザー基板を介して前記第1半導体チップおよび前記第2半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 - 第1キャリア基板上に第1半導体チップを実装する工程と、
第2キャリア基板上に第2半導体チップを実装する工程と、
前記第2キャリア基板に突出電極を形成する工程と、
前記第2キャリア基板が前記第1キャリア基板から食み出すように、前記突出電極を第1キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。
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