JP2003523632A - ブートストラップ増幅を備え、かつ、読み出し期間中のリークを低下させたアクティブピクセルセンサー - Google Patents
ブートストラップ増幅を備え、かつ、読み出し期間中のリークを低下させたアクティブピクセルセンサーInfo
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Abstract
Description
4号の優先権を主張するものである。
感度を向上させるために、ノイズを低下させるために、電荷対電圧(charge-to-
voltage)利得における圧縮的(compressive)非線形性(non-linearity)をも
たらすために、かつ、読み出し(readout)中におけるピクセル内のリーク(lea
kage)電流を低下させるために、アクティブピクセルセンサー内の幾つかのトラ
ンジスタを可変バイアシング(variable biasing)することに関する。
ンサーの感度、ノイズ、および、利得の性質は、重大な問題を呈している。アク
ティブピクセルセンサーに衝突する光子(photon)により生成される電荷の測定
におけるアクティブピクセルセンサーの感度は、一般的には、アクティブピクセ
ルセンサーに衝突する光の光子毎に生成されるボルト数(volts)を決定するこ
とにより特徴づけられ、かつ、電荷対電圧利得と称される。アクティブピクセル
センサー内の読出増幅器(readout amplifier)は、従来技術においてピクセル
センサーが設計上のトレードオフを必要としている実質的なノイズ源となってい
る。従来技術のアクティブピクセルセンサーにおける利得については、圧縮的(
compressive)であることが好ましいが、しばしば、非常に拡張的(expansive)
である。
る。第1の要因は、光子を電子に変換するために有効なアクティブピクセルセン
サー内の領域のパーセンテージに関連している。これは、充填率(fill factor
)として知られている。領域の増加は、生成された電荷量の増加につながる。ア
クティブピクセルセンサーの感度に影響を及ぼす第2の要因は、アクティブピク
セルセンサーにより感知された電荷の集積(integration)のために有効なキャ
パシタンス(capacitance)に関連している。所定量の電荷に対するキャパシタ
(capacitor)上の電圧はキャパシタのサイズに反比例することが理解される。
したがって、キャパシタンスが増加すると、電圧は、同じ量の電荷に対して減少
する。第3の要因は、アクティブピクセルセンサーのための読出増幅器の利得で
ある。従来技術の読出増幅器は一般的にはソースフォロワ(source follower)
として構成されたトランジスタであるので、利得は1未満である。
内の閾値の変動により引き起こされる。閾値の変動量は、読出トランジスタのサ
イズに関連する。読出トランジスタのサイズが増加する際に、閾値の変動量(す
なわち、ノイズの量)は減少する。
得よりも小さい。当業者であれば、より高い光レベルよりは、むしろ、より低い
光レベルにおいて、光子対電圧(photons-to-voltage)変換における感度をより
高めることが一般的には望ましいことを理解する。その理由は、このことが、よ
り低い光レベルでの信号対雑音比(signal-to-noise ratio)を増加させ、これ
により、アクティブピクセルセンサーの使用可能なダイナミックレンジが増加す
るためである。
ed storage)を備えてもよく、または、備えなくてもよいアクティブピクセルセ
ンサーを含む。図1および図3は、それぞれ、埋め込み型貯蔵装置を備えない、
または、備えた一般的なCMOSアクティブピクセルセンサーを示している。
れるフォトダイオード12は、アースとして示されている一定の電位に連結され
た陽極と、Nチャンネル型リセットMOSトランジスタ(MOS N-channel Reset
transistor)14のソースとNチャンネル型ソースフォロワMOSトランジスタ
(MOS N-channel Source-Follower transistor)16のゲートとに連結された陰
極とを有する。Nチャンネル型リセットMOSトランジスタ14のゲートはRE
SETラインに連結され、かつ、Nチャンネル型リセットMOSトランジスタ1
4のドレインは基準電圧Vrefに連結されている。Nチャンネル型ソースフォロ
ワMOSトランジスタ16のドレインは一定の電位Vccに連結され、かつ、Nチ
ャンネル型ソースフォロワMOSトランジスタ16のドレインはNチャンネル型
行選択MOSトランジスタ(MOS N-channel Row-select transistor)18に連
結されている。Nチャンネル型行選択MOSトランジスタ18は、アクティブピ
クセルセンサー10を、アクティブピクセルセンサーアレイの行選択ライン(ro
w select line)20と列出力ライン(column output line)22とに連結させ
ている。一般的には、電圧Vrefと電圧Vccとは同じである。アクティブピクセ
ルセンサー10において、該アクティブピクセルセンサー10により感知された
電荷の集積のために有効なキャパシタンスは、フォトダイオード12のキャパシ
タンスと、Nチャンネル型ソースフォロワMOSトランジスタ16のゲートキャ
パシタンスとを含む。
当業者にはよく理解されている。図2は、アクティブピクセルセンサー10の動
作を示すタイミング図である。アクティブピクセルセンサー10は、最初に、リ
セット段階中において、Nチャンネル型リセットMOSトランジスタ14をター
ンオンするRESET信号によりリセットされて、電圧Vrefがフォトダイオー
ド12の陰極上に配される。集積段階は、RESET(リセット)信号をデアサ
ート(de-assert)する(ハイ状態からロー状態へ移行させる)ときに始まり、
この後に、光誘起(photo-generated)電子がフォトダイオード12の陰極上に
集められ、かつ、該陰極の電圧を、リセット段階中に該陰極上に配された値Vre
vから低下させる。その後の読み出し段階中において、ROW SELECT(行
選択)信号が行選択ライン20上にアサート(assert)され、これにより、Nチ
ャンネル型行選択MOSトランジスタ18がターンオンされて、Nチャンネル型
ソースフォロワMOSトランジスタ16のソース電圧が、感知用の列出力ライン
22上に配される。読み出し期間中において、フォトダイオード12の陰極上に
蓄積された電荷により形成されるNチャンネル型ソースフォロワMOSトランジ
スタ16のゲート電圧は、Nチャンネル型ソースフォロワMOSトランジスタ1
6のソースへ続いて行くことを理解すべきである。
0の概略図である。図1のアクティブピクセルセンサー10のように、図3のア
クティブピクセルセンサー30は、アースに連結された陽極と、Nチャンネル型
リセットMOSトランジスタ14のソースに連結された陰極とを有する。Nチャ
ンネル型リセットMOSトランジスタ14のゲートはRESETラインに連結さ
れ、かつ、Nチャンネル型リセットMOSトランジスタ14のドレインは基準電
圧Vrefに連結されている。フォトダイオード12の陰極は、Nチャンネル型ソ
ースフォロワMOSトランジスタ16のゲートにも連結されている。Nチャンネ
ル型ソースフォロワMOSトランジスタ16のドレインはVccに連結され、かつ
、Nチャンネル型ソースフォロワMOSトランジスタ16のソースはNチャンネ
ル型行選択MOSトランジスタ18に連結されている。一般的には、電圧Vref
と電圧Vccとは互いに等しい。図1のアクティブピクセルセンサー10のように
、Nチャンネル型行選択MOSトランジスタ18は、アクティブピクセルセンサ
ー10を、アクティブピクセルセンサーアレイの行選択ライン20と列出力ライ
ン22とに連結させている。図3のアクティブピクセルセンサー30において、
フォトダイオード12の陰極は、Nチャンネル型転送MOSトランジスタ(MOS
N-channel Transfer transistor)32を通して、Nチャンネル型ソースフォロ
ワMOSトランジスタ16に連結されている。Nチャンネル型転送MOSトラン
ジスタ32のゲートはXFRラインに連結され、かつ、Nチャンネル型転送MO
Sトランジスタ32のドレインは、キャパシタ34の第1プレートと、Nチャン
ネル型ソースフォロワMOSトランジスタ16のゲートとに連結されている。
サー30により感知された電荷の集積のために有効なキャパシタンスは、フォト
ダイオード12のキャパシタンスと、貯蔵キャパシタ(storage capacitor)3
4のキャパシタンスと、Nチャンネル型ソースフォロワMOSトランジスタ16
のゲートキャパシタンスとを含む。しかしながら、Nチャンネル型ソースフォロ
ワMOSトランジスタ16のドレイン電圧は高いので、Nチャンネル型ソースフ
ォロワMOSトランジスタ16のゲートキャパシタンスは小さく、したがって、
一般的には好ましい電荷貯蔵素子ではないことを理解すべきである。
る。アクティブピクセルセンサー30を動作させるために、Nチャンネル型リセ
ットMOSトランジスタ14は、最初に、RESET信号によりターンオンされ
て、ちょうど図1のアクティブピクセルセンサーのように、電圧Vrefがフォト
ダイオード12の陰極に配される。このときに、Nチャンネル型転送MOSトラ
ンジスタ32もまた、XFRライン上にアサートされたXFR信号によりターン
オンされて、電圧Vrefが貯蔵キャパシタ34上に配される。次に、Nチャンネ
ル型リセットMOSトランジスタ14がターンオフされる一方で、Nチャンネル
型転送MOSトランジスタ32は依然としてオン状態のままとなり、かつ、フォ
トダイオード12に衝突する光子の集積が始まる。Nチャンネル型転送MOSト
ランジスタ32はなおもターンオンされた状態にあるので、集積中において、貯
蔵キャパシタ34は、フォトダイオード12のキャパシタンスに加えられる。こ
のことは、電荷のキャパシタンスを、すなわち、貯蔵(storage)ピクセルセン
サー30の強度(ダイナミック)レンジを増加させる。集積期間とは、RESE
T信号の立ち下がりエッジとXFR信号の立ち下がりエッジとの間の期間である
。集積期間の終わりに、Nチャンネル型転送MOSトランジスタ36はターンオ
フされる。動作に関するその後の読み出し段階中において、Nチャンネル型行選
択MOSトランジスタ18がターンオンされ、これにより、Nチャンネル型ソー
スフォロワMOSトランジスタ16のゲート電圧は、そのソースへ続いて行って
、列出力ライン22上に配される。
ことにより、かつ、Nチャンネル型ソースフォロワMOSトランジスタ16のゲ
ート領域を最小にすることによりキャパシタンス用領域を縮小させることにより
、フォトダイオード12へもたらされる領域をより広くすることができ、これに
より、感度が向上する。残念なことに、アクティブピクセルセンサー10,30
内のNチャンネル型ソースフォロワMOSトランジスタ16のゲートキャパシタ
ンスが低下すると、両方の実施形態におけるNチャンネル型ソースフォロワMO
Sトランジスタ18におけるノイズが、Nチャンネル型ソースフォロワMOSト
ランジスタ16のゲート領域にほぼ反比例する量だけ増加する。したがって、ノ
イズは、両方のNチャンネル型ソースフォロワMOSトランジスタ16のゲート
領域が減少する場合には増加し、これらのNチャンネル型ソースフォロワMOS
トランジスタ16のゲート領域が増加する場合には減少する。
ー30の場合には、感度およびノイズの問題はより深刻なものとなる。貯蔵キャ
パシタ34の存在が充填率をさらに低下させるので、感度は低下する。貯蔵キャ
パシタ34の存在が、Nチャンネル型ソースフォロワMOSトランジスタ16の
ために有効な空間を縮小させるので、ノイズは増加する。したがって、貯蔵キャ
パシタ34については、より小型である必要がある。
な要因である。ピクセルセンサーのサイズを小さくする方向にスケーリングする
際には、電界が、接合点のリークにおける重大な要因となる。本発明と同じ譲受
人へ譲渡され、1998年6月17日に出願された同時係属中出願第09/09
9,116号(現在は、米国特許第x,xxx,xxx号)において、電界は、
アレイ内の全てのアクティブピクセルセンサーを包括的にクロッキング(clocki
ng)することにより低下させられており、これにより、これらのセンサーの貯蔵
ノードは読み出し中にのみハイ状態になる。このことが幾つかの利点をもたらす
一方で、貯蔵ピクセルセンサーの動作には、依然として改善の余地がある。
ることである。
したノイズを減少させることである。
セルセンサーにおける利得を圧縮することである。
を有するピクセルセンサーを提供することにより、アクティブピクセルセンサー
の感度が増加し、かつ、ノイズが低下する。ノイズは、接合点のリーク電流の電
界成分を最小にするように設計される様式でピクセルセンサーを動作させること
によっても低下する。アクティブピクセルセンサーの利得は、該アクティブピク
セルセンサーにおける相対的な光の強度が増加する際に圧縮的である。本発明に
よるアクティブピクセルセンサーアレイの動作様式において、該アレイのうちの
一行におけるソースフォロワトランジスタのドレインは、該行が読み出されてい
るときにのみハイ状態にパルス化される。
のソースと基準電圧との間において、リセットトランジスタと直列に接続された
フォトダイオードを具備し、これにより、該フォトダイオードが逆バイアス(re
verse bias)される。リセットトランジスタのゲートは、リセットラインに連結
される。ソースフォロワトランジスタは、フォトダイオードの陰極に連結された
ゲートと、ソース出力ノードと、スイッチ可能な(switchable)電位に連結され
たドレインとを有する。
のソースと基準電圧との間において、リセットトランジスタと直列に接続された
フォトダイオードを具備し、これにより、該フォトダイオードが逆バイアスされ
る。リセットトランジスタのゲートは、リセットラインに連結される。転送トラ
ンジスタは、フォトダイオードの陰極とソースフォロワトランジスタのゲートと
の間に連結される。転送トランジスタのゲートは、転送ラインに連結される。ソ
ースフォロワトランジスタは、ソース出力ノードと、スイッチ可能な電位に連結
されたドレインとを有する。
おいて、アクティブピクセルセンサーのうちの一行におけるソースフォロワトラ
ンジスタのドレイン電圧は、該アクティブピクセルセンサーの集積期間中にはロ
ーレベルに保持され、かつ、その一行のための読み出し期間中には、行選択信号
と同期してハイレベルにされるか、または、ハイレベルにパルス化される。本発
明において好ましいように、行選択信号は、駆動された列ライン上の電圧のdV
/dtを制限するように、かつ、これにより、ソースフォロワのドレインにおけ
るハイレベルの電圧降下に従属する任意のイメージを制限するように制御された
立ち上がり時間を有する。
制限的なものではないことを理解する。本発明に関する他の実施形態についても
、このような当業者にとっては容易に想到されるものである。
ンサー50が、行選択ラインと列出力ラインとに連結された状態で概略的に示さ
れている。図5におけるアクティブピクセルセンサー50は、図1のアクティブ
ピクセルセンサー10に類似したものであるので、2つの図において対応する素
子に対しては同じ参照番号が用いられている。したがって、アクティブピクセル
センサー50は、一定のアース電位と電圧Vrefとの間において、Nチャンネル
型リセットMOSトランジスタ14と直列に接続されたフォトダイオード12を
有し、これにより、該フォトダイオード12が逆バイアスされる。図3のアクテ
ィブピクセルセンサー50は、Nチャンネル型ソースフォロワMOSトランジス
タ18のドレインが一定のドレイン供給電圧(図1のVcc)の代わりにスイッチ
可能な供給電圧Vdに接続されているという重要な特徴において、図1のアクテ
ィブピクセルセンサー10とは異なる。さらに、電圧Vrefは、従来技術に出て
きた電圧よりも低い電圧であってもよい。
ンサー60が、行選択ラインと列出力ラインとに連結された状態で概略的に示さ
れている。図6の実施形態は、Nチャンネル型転送MOSトランジスタ32がフ
ォトダイオード12の陰極とNチャンネル型ソースフォロワMOSトランジスタ
16のゲートとの間に連結されていることを除いては、図5の実施形態と非常に
類似している。Nチャンネル型転送MOSトランジスタ32のゲートは、XFR
信号ラインに連結されている。
般に遭遇するアレイ環境において、改善された性能をもたらす。本発明に関する
この特徴については、図5のアクティブピクセルセンサーを複数行含むアレイの
一部のブロック図である図7と、ピクセルセンサー50のアレイの動作を示すタ
イミング図である図6とを参照して、最も容易に理解することができる。
。当業者であれば、本発明に関する実際の実施形態のためのアレイサイズは自由
裁量的なものであることを認識する。アレイ部は、図5のアクティブピクセルセ
ンサー50または図6のアクティブピクセルセンサー60のいずれかを用いるこ
とができる。アレイ部の第1行は、アクティブピクセルセンサー50/60−1
,50/60−2を有する。アレイ部の第2行は、アクティブピクセルセンサー
50/60−3,50/60−4を有する。アレイ部の第1列は、アクティブピ
クセルセンサー50−1,50/60−3を有する。アレイ部の第2列は、アク
ティブピクセルセンサー50/60−2,50/60−4を有する。
ィブピクセルセンサーのために用いられる。さらに、共通のRESETライン6
4が、アレイ内の全てのアクティブピクセルセンサーのために用いられる。さら
に、共通のXFRライン66が、アレイ内の全てのアクティブピクセルセンサー
のために用いられる。第1の行選択ライン20−1は、アレイの第1行における
全てのアクティブピクセルセンサーを駆動させる。第2の行選択ライン20−2
は、アレイの第2行における全てのアクティブピクセルセンサーを駆動させる。
アレイの第1列における全てのアクティブピクセルセンサーの出力は、第1の列
出力ライン22−1上に駆動される。アレイの第2列における全てのアクティブ
ピクセルセンサーの出力は、第1の列出力ライン22−2上に駆動される。第1
Vdライン68−1は、アレイの第1行における全てのアクティブピクセルセン
サーを駆動させる。別の第2Vd選択ライン68−2は、アレイの第2行におけ
る全てのアクティブピクセルセンサーを駆動させる。アレイ部が図6のアクティ
ブピクセルセンサー60を有する場合には、さらなる包括的なXFR信号ライン
が、アレイ内の全てのアクティブピクセルセンサーに連結される。
するために用いられる。当業者には容易に理解されるように、制御回路70は、
図8に示される全ての信号を生成するために、クロックや、タイマーや、パルス
生成器や、行デコーダや、他の従来的な論理回路のような、よく知られた機能ブ
ロックを有している。この回路は、アレイのサイズに応じて異なる。この回路に
関する特定の構成については、全体として、本発明の一部としては考慮せず、か
つ、本発明の特定の実施形態とともに用いるための特定の回路の構成は、当業者
にとっては些細なタスクである。
からなるアレイ70の動作を示すタイミング図である。アクティブピクセルセン
サー50の動作において、最初に、リセット期間中において、RESET信号が
ハイレベルにアサートされて、アレイ60内の全てのNチャンネル型リセットM
OSトランジスタ14(図5)がターンオンされ、これにより、アレイ内の全て
のフォトダイオード12(図5)の陰極がVrefに設定される。RESET信号
がデアサートされると、光電荷(photocharge)の集積が始まり、この場合に、
光誘起電子がアレイ内の全てのフォトダイオードの陰極上に集められる。光電荷
の集積は、アレイ内のフォトダイオードの陰極上における電圧を、アレイ内の各
々のピクセル位置における光レベルに応じた割合で、Vref値から低下させる。
アクティブピクセルセンサー60の動作は、アクティブピクセルセンサー50の
動作と同じであるが、包括的なXFRラインをRESET信号がアサートされる
前にアサートし、かつ、光集積(photointegration)期間の終わりにデアサート
する、という特徴をさらに備えている。
SET信号は、包括的なXFRラインがデアサートされた後に再びハイ状態にア
サートされる。読み出し中に、ROW SELECT信号は、一度に1つずつ、
各々の行選択ライン上にアサートされ、該行における全てのNチャンネル型選択
MOSトランジスタがターンオンされ、各々のNチャンネル型ソースフォロワM
OSトランジスタのソース電圧が、感知用の列出力ライン22−1,22−2上
に配される。図7の考察から、各々の行が読み出される際に、該行のためのVd
ラインが最初にハイ状態にパルス化され、これに続いて、該行のための行選択ラ
インがアサートされることが分かる。次に、行選択ラインがデアサートされ、こ
れに続いて、Vdライン上のVdパルスが終わる。関連したフォトダイオードの陰
極上に蓄積された電荷から結果的に生じた各々のNチャンネル型ソースフォロワ
MOSトランジスタのゲート電圧は、読み出し期間中に、これらのトランジスタ
のソース電圧へ続いて行くことが、当業者により理解される。
しい。このことは、列ラインへ流れ込む電流の量を制御し、かつ、アレイから読
み出されているイメージ内にラインストライプ(line stripe)アーティファク
トが引き起こされることを防ぐ。以下、図9を参照すると、この概略図は、Vd
および行選択信号をアレイのうちの一行にもたらすための例示的なデコーダ回路
を示しており、かつ、本発明によるピクセルセンサーアレイ内の行選択ラインの
立ち上がり時間を制御するために用いることができる回路の一例を含んでいる。
なわち、行デコーダライン72上の行デコーダ出力信号は、読み出しのための個
々の行を選択するためにアレイ内で用いられる行デコーダ回路からの出力である
。SFDイネーブルライン74上の第2信号は、ANDゲート76においてライ
ン72上の行デコーダ出力信号とAND演算されるイネーブル信号をもたらし、
図8のタイミング図による信号Vd−1,Vd−2のうちの1つを出力ライン78
上に生成する。行イネーブルライン78上の第3信号は、NANDゲート82に
おいて、ライン72上の行デコーダ出力信号とAND演算される。NANDゲー
ト82の出力は、電流欠乏(current-starved)インバータ84を駆動させるた
めに用いられる。電流欠乏インバータ84は、Pチャンネル型MOSトランジス
タ86とNチャンネル型MOSトランジスタ88とから形成されている。インバ
ータ84は、バイアスソース電圧Vpbiasにゲートを連結させているPチャンネ
ル型バイアスMOSトランジスタ(P-Channel MOS bias transistor)90を通
して、Pチャンネル型MOSトランジスタ86のためのソース電圧をもたらすこ
とにより電流欠乏状態となっている。電流欠乏インバータ84の出力は、図8の
タイミング図による信号ROW SELECT−1,ROW SELECT−2の
うちの1つを生成する。Pチャンネル型MOSトランジスタ84がターンオンさ
れると、インバータは、Ipbiasに等しい定電流を送出する。この定電流は、R
OW SELECTライン92のキャパシタンスを充電する際に、直線ランプ(l
inear ramp)電圧出力をもたらす。
のキャパシタンスの合計に等しい総計キャパシタンスを充電する必要がある。極
値な場合において、行内の全てのピクセルセンサーが高い光レベルにさらされた
場合には、各々の列を低い電圧まで充電する必要があるが、行内の全てのピクセ
ルセンサーが低い光レベルにさらされた場合には、各々の列をより高い電圧まで
充電する必要がある。低い光レベルにさらされた場合には、Vdライン上に引き
出される総計電流は高くなる。実際の集積回路アレイにおいては、Vd電圧を搬
送する金属ラインは一般的には1,000Ωの抵抗を有しており、かつ、AND
ゲート76の出力インピーダンスはさらにいっそう高い可能性があるので、この
ことは、アレイが駆動させるべき2,000の列ラインを安易に有する可能性が
あることを特に考慮した場合に、Vdラインの電圧がソースフォロワのドレイン
において垂下する潜在的な原因となる可能性があり、かつ、出力信号レベルエラ
ーの潜在的な原因となる可能性がある。本発明の特徴によれば、総計電流は、列
ラインに連結された読み出しトランジスタをターンオンする信号の立ち上がり時
間を制御することにより制限される。
キャパシタンスCrowは列ラインのキャパシタンスCcolにほぼに等しいので、
動電流Ipbiasは、Itot(無視できる電圧降下に対応するVSED駆動電流)よ
りも2,000倍小さくなる。
ランジスタ16のドレインは、集積期間中において第1電圧レベル(ほぼアース
であることが好ましい)に設定され、次に、読み出し期間中において第2電圧レ
ベル(Vrefよりも大きいことが好ましい)に設定される。これらのバイアシン
グ状態の下で、アクティブピクセルセンサー50内のNチャンネル型ソースフォ
ロワMOSトランジスタ16のゲートは、電荷集積期間中においては大きな非線
形キャパシタとして動作し、かつ、読み出し期間中においては小さくかつほぼ線
形のキャパシタとして動作する。
に設定されると、該Nチャンネル型ソースフォロワMOSトランジスタ16がタ
ーンオンされる。これらの装置がターンオンされると、これらの装置のゲートは
、大きなキャパシタンスをもたらす。集積中に、Nチャンネル型ソースフォロワ
MOSトランジスタ16内においてオン状態になっている大きなゲートキャパシ
タンスは、フォトダイオード12のキャパシタンスと並列に接続され、これによ
り、該フォトダイオード12のキャパシタンスに加えられる。この増加したキャ
パシタンスは、集積期間中における電荷対電圧利得を減少させる。
インが読み出し期間中にハイ状態にされると、可変供給電圧Vdの変化は、当業
者にはよく知られている“ブートストラップ(bootstrap)”容量結合(capacit
ive coupling)効果によって、ゲート電圧を押し上げ、かつ、前述の集積期間中
に実現された電荷対電圧利得の減少は、一般的には、Nチャンネル型ソースフォ
ロワMOSトランジスタ16のドレインがハイ状態にされた場合にブートストラ
ップのダイナミクスから生じる読み出し利得の増加により補償される。このブー
トストラップ効果は、出力信号電圧の広範なオペレーティングレンジをもたらす
。したがって、本発明によるバイアシングの概要は、アクティブピクセルセンサ
ーの感度を増加させる。
にさらに高いレベルまで押し上げられるので、従来技術において利用される電圧
よりも低い電圧Vrefが好ましい。この結果、RESET信号ライン上における
論理ハイ状態の電圧レベルについても、本発明によるアクティブピクセルセンサ
ーを用いた場合に、低下させることができる。
アクティブピクセルセンサー60から除去したので、Nチャンネル型ソースフォ
ロワMOSトランジスタ16内においてオン状態となっている大きなゲートキャ
パシタンスに起因して、生成される光電荷を損失することなく、フォトダイオー
ド32の領域を拡大することにより、アクティブピクセルセンサー60の感度を
増加させることができる。
変供給電圧Vdを上昇させ、かつ、これらのトランジスタ16のソースをより高
い状態に安定させることは、Nチャンネル型ソースフォロワMOSトランジスタ
16のゲートキャパシタンスが高いキャパシタンスから低いキャパシタンスへ変
化する原因となるので、これに対応して、アクティブピクセルセンサー50,6
0内における電荷値および電圧値を再分配することになることが理解される。
光誘起電荷をNチャンネル型ソースフォロワMOSトランジスタ16のゲート上
に保持することができないので、光誘起電荷は、代わりにフォトダイオード12
のキャパシタンス上に保持される。正味のキャパシタンスはより低いので、電荷
対電圧利得はより高くなる。ブートストラップ作用については、キャパシタンス
を低下させてフォトダイオード12上にもっと高い電圧信号を得て、次に、この
信号を、ソースフォロワとして動作するNチャンネル型ソースフォロワMOSト
ランジスタ16の利得にしたがって読み出す際に見ることができる。
プ作用の効果は、有益かつ驚異的なものである。集積期間中に電荷を蓄積した後
に、Nチャンネル型転送MOSトランジスタ32は、XFRライン上の制御信号
によりターンオフされる。Nチャンネル型ソースフォロワMOSトランジスタ1
6のゲートキャパシタンスが読み出し中に小さくなると、光誘起電荷を再分配で
きる領域は小さくなる。すなわち、Nチャンネル型転送MOSトランジスタ32
のドレイン端末とNチャンネル型ソースフォロワMOSトランジスタ16のゲー
ト端末とを有する回路ノードと関連した浮遊容量(stray capacitance)は、フ
ォトダイオード12のキャパシタンスと比較して非常に小さい。この著しく低下
したキャパシタンスは、電荷対電圧利得の増加につながる。
ンネル型ソースフォロワMOSトランジスタ16のゲート電圧と、Nチャンネル
型ソースフォロワMOSトランジスタ16を閾値に配するために必要とされるN
チャンネル型ソースフォロワMOSトランジスタ16のバックゲート電圧または
基板電圧との線形結合により決定される。結果的に生じる変換は、Nチャンネル
型ソースフォロワMOSトランジスタ16のゲートにおける貯蔵ノード上で捕捉
された電荷信号の線形関数にほぼ近いものである。
6のソースが安定している場合に、Nチャンネル型読み出しMOSトランジスタ
18がほぼ閾値となることを理解すべきである。人体効果(body effect)κを
考慮に入れたソース電圧は、以下の関係により表現される:
ランジスタ16のソース電圧およびゲート電圧は、線形的に関連づけられている
。
16のゲートにおける電荷保存の式は、以下の通りである:
ースフォロワMOSトランジスタ16,40のドレインがハイ状態にされる際に
、Nチャンネル型ソースフォロワMOSトランジスタ16のゲートキャパシタン
スは、主としてソースに連結され、これにより、ゲート対ソース(gate to sour
ce)キャパシタンスCGSがゲート対ドレイン(gate to drain)キャパシタン
スCGDを支配する。浮遊貯蔵ノード(stray storage node)キャパシタンスは
、CSにより表される。このキャパシタンスは適切なものであるが、アクティブ
ピクセルセンサー60においては小さい可能性がある。
、VG=VGO+ΔVGとなるように定義し、かつ、VD,VSを、最初に、V
S=ΔVS,VD=ΔVDとなるようにアースすると仮定すると、Nチャンネル
型ソースフォロワMOSトランジスタ16のブートストラップされたゲート電圧
については、以下のように表現することができる:
とができる:
ジスタ16のゲートに貯蔵された信号から列出力への利得が、以下の関係により
表現されることを意味している:
、2つの有益な結果を有する。第一に、このことは、Nチャンネル型ソースフォ
ロワMOSトランジスタ16のゲートにおける大きなキャパシタンス値が、全体
的な利得に対して有害というよりはむしろ有益な効果を有することを意味する。
その理由は、Nチャンネル型転送MOSトランジスタ32側のキャパシタンスが
より大きいことが、フォトダイオード12自体の充電に浪費されるのとは対照的
に、より大きな割合の光電荷が捕捉されることを意味するためである。全体的な
利得は、一般的には、さらなる容量ローディングを伴わない場合のフォトダイオ
ード12の利得さえも上回る。したがって、ノイズを低下させるためにNチャン
ネル型ソースフォロワMOSトランジスタ40のサイズを増加させることは、実
質的に、利得を低下させることにはならない。
縮的非線形性につながり得る。光電荷が蓄積される際に、Nチャンネル型ソース
フォロワMOSトランジスタ16のゲート電圧は、閾値電圧以下に降下する地点
まで降下し、この地点において、ゲートキャパシタンスは、ハイ状態からロー状
態へ変化する。さらに、光電荷は、主として、フォトダイオード12のキャパシ
タンス上のみに蓄積されるので、Nチャンネル型ソースフォロワMOSトランジ
スタ16のゲート電圧は、より急速に降下する。集積中におけるこの電荷対電圧
ブレイクポイント(break-point)の非線形性は、圧縮的ではなく拡張的である
が、それにも拘わらず、驚異的に、全体的な利得における圧縮的ブレイクポイン
トの非線形性につながる。Nチャンネル型転送MOSトランジスタ32がターン
オフされると、高い光レベルにおいてNチャンネル型転送MOSトランジスタ3
2の貯蔵側に貯蔵された電荷の比率は低下する。その理由は、より多くの電荷が
、代わりにフォトダイオード12上に保持されるためである。したがって、集積
されたイメージ信号電圧は、集積中には拡張的に(expansively)応答し、さら
に、貯蔵された電荷の線形的読み出しは、圧縮的に(compressively)応答する
。
集積期間および読み出し期間中において、Nチャンネル型ソースフォロワMOS
トランジスタ上に見られる電圧の例が示されている。図10、図11、および、
図12において、これらの電圧は、光がより暗い状態からより明るい状態へ変化
する際に、増加する強度状態に対応している。
ースフォロワトランジスタのドレイン電圧およびソース電圧の両方は、アースさ
れており、かつ、慣例により、基板またはバックゲートの電位についても、アー
スであるものとする。図10、図11、および、図12において、集積期間の終
わりにおけるソースフォロワトランジスタのゲート電圧は、それぞれ、1.5ボ
ルト、0.6ボルト、および、0.2ボルトである。この例においては、フォト
ダイオードが最初に設定されるVrefが1.5ボルトであるので、図10のソー
スフォロワトランジスタのゲートにおける1.5ボルトは、図11のソースフォ
ロワトランジスタのゲートにおける0.6ボルトよりも暗い状態に対応し、かつ
、図12のソースフォロワトランジスタのゲートにおける0.2ボルトは、図1
1のソースフォロワトランジスタのゲートにおける0.6ボルトよりも明るい状
態に対応する。
フォロワトランジスタのドレイン電圧は、2ボルトだけ上げられている。この結
果、3つの例の各々において、ソースフォロワトランジスタのゲート電圧が増加
していることが認められる。図10において、集積期間の終わりにおけるゲート
電圧と、読み出し期間中におけるゲート電圧との比較は、ゲート電圧が約1.5
Vから約3.15Vへ変化したことを表している。図11において、集積期間の
終わりにおけるゲート電圧と、読み出し期間中におけるゲート電圧との比較は、
ゲート電圧が約0.6Vから約0.9Vへ変化したことを表している。図12に
おいて、集積期間の終わりにおけるゲート電圧と、読み出し期間中におけるゲー
ト電圧との比較は、ゲート電圧が約0.2Vから約0.6Vへ変化したことを表
している。これらの例のゲートにおける増加は、ソースフォロワトランジスタの
ドレインとゲートとの間における容量結合に起因して発生するブートストラップ
増幅の結果である。この増加は、概略的には、ゲート−ドレインのオーバーラッ
プ容量(overlap capacitance)が著しいものでなければ、ソースフォロワトラ
ンジスタのソースの増加量よりも少ない量である。
)値は2/3であり、かつ、VThは0.6ボルトである。前述の説明によれば、
出力ソース電圧は、バルク対ソース(bulk to source)電圧VBSの1/3に加
えられたゲート対ソース(gate to source)電圧VGSの2/3が、約.4ボル
トに等しくなるように安定する。このことにより、図10、図11、および、図
12において、読み出し期間中に、それぞれ、1.7ボルト、0.2ボルト、お
よび、ほぼ0ボルトのソース電圧がもたらされる。
み出し期間中の両方におけるゲートと、読み出し期間中におけるソースに関して
、様々な光の状態に関して示された電圧が、グラフによって示されている。図1
3から、当業者であれば、本発明によって、光の相対的強度が増加する際に利得
が圧縮されることを容易に理解する。このことについては、読み出し中における
ゲート電圧グラフVgから、該グラフ内の領域Aと領域Bとを比較することによ
り認められる。グラフVgの領域Bの傾斜の絶対値が領域Aの傾斜の絶対値より
も小さくなるように、領域Aは第1の傾斜を有し、かつ、領域Bは第2の傾斜を
有している。相対的な光の強度が増加する際の、グラフVgの傾斜におけるこの
変化は、利得の圧縮に対応している。
に劣化させ得る電荷のリークは、転送トランジスタ32のドレインにおける接合
点のリークにより支配される。このリークは電圧の非常に拡張的な関数である傾
向があるので、この電圧を可能な限り長時間ロー状態に保持することが好都合で
ある。したがって、本発明は、ただ1つの行が所定時刻に読み出されることを除
いては、ブートストラップにより電圧の上昇を回避する。
、前述したよりもさらに多くの修正形態が本明細書における本発明の概念から逸
脱することなく可能であることが当業者には明白である。したがって、本発明は
、添付された請求項の真意以外には制約されるべきではない。
である。
ング図である。
である。
ング図である。
略化された概略図である。
略化された概略図である。
ルセンサーを含むアレイの一部のブロック図である。
ーアレイの動作を示すタイミング図である。
上がり時間を制御するために用いることができる回路の一例の概略図である。
ースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲー
ト電圧を示す概略図である。
ースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲー
ト電圧を示す概略図である。
ースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲー
ト電圧を示す概略図である。
セルセンサーの利得の圧縮を示すグラフである。
な要因である。ピクセルセンサーのサイズを小さくする方向にスケーリングする
際には、電界が、接合点のリークにおける重大な要因となる。本発明と同じ譲受
人へ譲渡され、1998年6月17日に出願された同時係属中特許出願第09/
099,116号(現在は、米国特許出願第6,097,022号)において、
電界は、アレイ内の全てのアクティブピクセルセンサーを包括的にクロッキング
(clocking)することにより低下させられており、これにより、これらのセンサ
ーの貯蔵ノードは読み出し中にのみハイ状態になる。このことが幾つかの利点を
もたらす一方で、貯蔵ピクセルセンサーの動作には、依然として改善の余地があ
る。
般に遭遇するアレイ環境において、改善された性能をもたらす。本発明に関する
この特徴については、図5のアクティブピクセルセンサーを複数行含むアレイの
一部のブロック図である図7と、ピクセルセンサー50のアレイの動作を示すタ
イミング図である図8とを参照して、最も容易に理解することができる。
。当業者であれば、本発明に関する実際の実施形態のためのアレイサイズは自由
裁量的なものであることを認識する。アレイ部は、図5のアクティブピクセルセ
ンサー50または図6のアクティブピクセルセンサー60のいずれかを用いるこ
とができる。アレイ部の第1行は、アクティブピクセルセンサー50/60−1
,50/60−2を有する。アレイ部の第2行は、アクティブピクセルセンサー
50/60−3,50/60−4を有する。アレイ部の第1列は、アクティブピ
クセルセンサー50/60−1,50/60−3を有する。アレイ部の第2列は
、アクティブピクセルセンサー50/60−2,50/60−4を有する。
ィブピクセルセンサーのために用いられる。さらに、共通のRESETライン6
4が、アレイ内の全てのアクティブピクセルセンサーのために用いられる。さら
に、共通のXFRライン66が、アレイ内の全てのアクティブピクセルセンサー
のために用いられる。第1の行選択ライン20−1は、アレイの第1行における
全てのアクティブピクセルセンサーを駆動させる。第2の行選択ライン20−2
は、アレイの第2行における全てのアクティブピクセルセンサーを駆動させる。
アレイの第1列における全てのアクティブピクセルセンサーの出力は、第1の列
出力ライン22−1上に駆動される。アレイの第2列における全てのアクティブ
ピクセルセンサーの出力は、第2の列出力ライン22−2上に駆動される。第1
Vdライン68−1は、アレイの第1行における全てのアクティブピクセルセン
サーを駆動させる。別の第2Vd選択ライン68−2は、アレイの第2行におけ
る全てのアクティブピクセルセンサーを駆動させる。アレイ部が図6のアクティ
ブピクセルセンサー60を有する場合には、さらなる包括的なXFR信号ライン
が、アレイ内の全てのアクティブピクセルセンサーに連結される。
Claims (6)
- 【請求項1】 複数の行および列の形で配列された集積型アクティブピクセ
ルセンサーアレイであって、 各々が、前記アレイ内の一行と関連づけられ、かつ、行選択信号のソースに連
結された複数の行選択ラインと、 各々が、前記アレイ内の一行と関連づけられ、かつ、ソースフォロワドレイン
行信号のソースに連結された複数のソースフォロワドレイン行ラインと、 各々が、前記アレイ内の一列と関連づけられた複数の列出力ラインと、 リセット信号のソースに連結されたリセットラインと、 リセット電位のソースと、 複数のアクティブピクセルセンサーと を具備し、 各々のピクセルセンサーは、前記アレイ内ののうち一行および一列と関連づけ
られ、かつ、 各々のピクセルセンサーは、 第1基準電位に連結された第1端末と、第2端末とを有するフォトダイオー
ドと、 前記リセットラインに連結されたゲートと、前記フォトダイオードを逆バイ
アスする前記リセット電位に連結されたドレインと、前記フォトダイオードの前
記第2端末に連結されたソースとを有するリセットトランジスタと、 前記フォトダイオードの前記第2端末に連結されたゲートと、前記複数のソ
ースフォロワドレイン行ラインのうちの1つであってそのアクティブピクセルセ
ンサーが関連づけられているラインに接続されたドレインと、ソースとを有する
ソースフォロワトランジスタと、 前記複数の行選択ラインのうちの1つであってそのアクティブピクセルセン
サーが関連づけられているラインに接続されたゲートと、前記ソースフォロワト
ランジスタの前記ソースに連結されたドレインと、前記複数の列出力ラインのう
ちの1つであってそのアクティブピクセルセンサーが関連づけられているライン
に連結されたソースとを有する行選択トランジスタと を有することを特徴とする集積型アクティブピクセルセンサーアレイ。 - 【請求項2】 複数の行および列の形で配列された集積型アクティブピクセ
ルセンサーアレイであって、 各々が、前記アレイ内の一行と関連づけられ、かつ、行選択信号のソースに連
結された複数の行選択ラインと、 各々が、前記アレイ内の一行と関連づけられ、かつ、ソースフォロワドレイン
行信号のソースに連結された複数のソースフォロワドレイン行ラインと、 各々が、前記アレイ内の一列と関連づけられた複数の列出力ラインと、 リセット信号のソースに連結されたリセットラインと、 転送信号のソースに連結された転送ラインと、 リセット電位のソースと、 複数のアクティブピクセルセンサーと を具備し、 各々のピクセルセンサーは、前記アレイ内のうちの一行および一列と関連づけ
られ、かつ、 各々のピクセルセンサーは、 第1基準電位に連結された第1端末と、第2端末とを有するフォトダイオー
ドと、 前記リセットラインに連結されたゲートと、前記フォトダイオードを逆バイ
アスする前記リセット電位に連結されたドレインと、前記フォトダイオードの前
記第2端末に連結されたソースとを有するリセットトランジスタと、 前記転送ラインに連結されたゲートと、前記フォトダイオードの前記第2端
末に連結されたソースと、ドレインとを有する転送トランジスタと、 前記転送トランジスタの前記ソースに連結されたゲートと、前記複数のソー
スフォロワドレイン行ラインのうちの1つであってそのアクティブピクセルセン
サーが関連づけられているラインに連結されたドレインと、ソースとを有するソ
ースフォロワトランジスタと、 前記複数の行選択ラインのうちの1つであってそのアクティブピクセルセン
サーが関連づけられているラインに接続されたゲートと、前記ソースフォロワト
ランジスタの前記ソースに連結されたドレインと、前記複数の列出力ラインのう
ちの1つであってそのアクティブピクセルセンサーが関連づけられているライン
に連結されたソースとを有する行選択トランジスタと を有することを特徴とする集積型アクティブピクセルセンサーアレイ。 - 【請求項3】 請求項1に記載の集積型アクティブピクセルセンサーアレイ
を動作させるための方法であって、 リセット期間中に、前記リセットライン上のRESET信号をアサートする段
階と、 集積期間中に、前記複数のアクティブピクセルセンサー上の光電荷を集積する
段階と、 読み出し用の行を選択することにより、選択された行と関連づけられた前記ソ
ースフォロワドレイン行ラインのうちの1つをアサートすることにより、かつ、
前記選択された行と関連づけられた前記ソースフォロワドレイン行ラインのうち
の1つがアサートされている間に、選択された行と関連づけられた前記行選択ラ
インのうちの1つをアサートすることにより、集積された光電荷を表す信号を、
前記複数のアクティブピクセルセンサーから一度に一行ずつ読み出す段階と を具備することを特徴とする方法。 - 【請求項4】 前記選択された行と関連づけられた前記行選択ラインのうち
の1つをアサートする段階は、制御された立ち上がり時間によって、前記選択さ
れた行と関連づけられた前記行選択ラインのうちの1つにおける電圧を上げる段
階を具備することを特徴とする請求項3に記載の方法。 - 【請求項5】 請求項2に記載の集積型アクティブピクセルセンサーアレイ
を動作させるための方法であって、 リセット期間中に、前記リセットライン上のリセット信号をアサートする段階
と、 前記リセット期間中および集積期間中に、前記転送ライン上の転送信号をアサ
ートする段階と、 前記集積期間中に、前記複数のアクティブピクセルセンサー上の光電荷を集積
する段階と、 前記転送ライン上の前記転送信号をデアサートする段階と、 読み出し用の行を選択することにより、選択された行と関連づけられた前記ソ
ースフォロワドレイン行ラインのうちの1つをアサートすることにより、かつ、
前記選択された行と関連づけられた前記ソースフォロワドレイン行ラインのうち
の1つがアサートされている間に、選択された行と関連づけられた前記行選択ラ
インのうちの1つをアサートすることにより、集積された光電荷を表す信号を、
前記複数のアクティブピクセルセンサーから一度に一行ずつ読み出す段階と を具備することを特徴とする方法。 - 【請求項6】 前記選択された行と関連づけられた前記行選択ラインのうち
の1つをアサートする段階は、制御された立ち上がり時間によって、前記選択さ
れた行と関連づけられた前記行選択ラインのうちの1つにおける電圧を上げる段
階を具備することを特徴とする請求項5に記載の方法。
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