JP2003506866A - エッチングプロセス用側壁ポリマー形成ガス添加物 - Google Patents

エッチングプロセス用側壁ポリマー形成ガス添加物

Info

Publication number
JP2003506866A
JP2003506866A JP2001514466A JP2001514466A JP2003506866A JP 2003506866 A JP2003506866 A JP 2003506866A JP 2001514466 A JP2001514466 A JP 2001514466A JP 2001514466 A JP2001514466 A JP 2001514466A JP 2003506866 A JP2003506866 A JP 2003506866A
Authority
JP
Japan
Prior art keywords
gas
substrate
etching
silicon
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001514466A
Other languages
English (en)
Inventor
レイニー ウィリアムズ
ジェフリー チン
ジッケ トレヴァー
ソーステン ビー リル
パドマパミ ナラン
タマス ヴァーガ
エルヴェ マセイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2003506866A publication Critical patent/JP2003506866A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 基板上のシリコン含有材料のエッチングされたフィーチャの密集領域と離れた領域において、臨界寸法(CD)マイクロローディングを減らす方法。この方法は、エッチングガスと添加ガスのプラズマを使用する。1つのバージョンでは、エッチングガスは、フッ素のないハロゲン核種を含み、添加ガスは、フッ素核種、炭素核種、又はハロゲン核種と炭素核種を含む。

Description

【発明の詳細な説明】
【0001】 (発明の分野) 本発明は、半導体基板をエッチングするプロセスに関する。
【0002】 (従来の技術) 集積回路の製造では、基板上のシリコン含有層がエッチングされて、ゲート、
ビア、コンタクトホール、トレンチ、及び/又は相互接続ラインを形成する。エ
ッチングされた領域は、後に導電性材料で充填されて導電性相互接続を形成する
か、又はゲート構造の場合は絶縁材料で充填される。このようなシリコン含有材
料の例には、酸化珪素、窒化珪素、ポリシリコン、金属珪化物、及び単結晶シリ
コン等がある。基板はまた、金属導電性層、絶縁層、反射防止層、拡散層等の他
の材料層を含んでも良い。
【0003】 典型的なエッチングプロセスでは、フォトレジスト等のエッチングに感度が低
い材料からなるパターン化されたマスク、又は二酸化珪素又は窒化珪素等のハー
ドマスク層が、基板上に形成される。その後、基板は処理チャンバ内に置かれ、
チャンバ内でエッチングガスのプラズマによりエッチングされる。次に、基板上
に堆積した材料の残留物が、エッチングされる。残留物の組成は、使用されるエ
ッチングガス、基板材料、マスク又はレジスト層の組成による。エッチングプロ
セスを、図1aから1dに概略的に示す。これらの図は基板の例として示したも
のであり、本発明の範囲を限定する意図はない。図1aに示す典型的な構成では
、基板25は、ドープした又はドープしないポリシリコン層24上に金属珪素化物層
22が形成され、このポリシリコン層は二酸化珪素層等の誘電体層26上に形成され
ている。パターン化したレジストフィーチャ28が、基板上に形成されて、エッチ
ングする領域を定義する。図1bは、エッチング後の同じ基板を示す。他の例と
して、図1cは、薄い二酸化珪素層34上に形成されたマスク層32を有するシリコ
ン基板36を示す。図1dは、エッチング後の同じ基板を示す。基板の層は、次の
ようなものがあるがこれらには限定されない。金属珪素化物、シリコン、ポリシ
リコン、窒化珪素、又は二酸化珪素層;Ti、TiN、Ta、TaN、W、WN
の拡散バリヤー及び/又は接着促進層;アルミニウム、銅、タングステン、及び
それらの合金からなる金属層;TiN、酸窒化シリコン、又は有機反射防止材料
からなる反射防止層;二酸化珪素、シリケートガラス、PSG、BPSG、Si 34、及びTEOS堆積ガラスの誘電性層;又は基板自体である。
【0004】 このような基板をエッチングする上での1つの問題は、臨界寸法のマイクロロ
ーディング(microloading)が起こることである。臨界寸法(Critical dimension)
(CD)とは、フィーチャの電気的特性に影響するエッチングされたフィーチャ
の事前に決めた寸法である。例えば、金属相互接続ラインの電気抵抗は、高さと
幅の関数である断面積に比例する。エッチング技術の進歩により、エッチングさ
れたフィーチャの寸法が小さくなると、相互接続ラインの断面積は臨界寸法であ
り、所望の寸法に出来るだけ近く保持し、要求される電気抵抗レベルを与えるよ
うにする必要がある。特に電気導電性のフィーチャでは、テーパのある断面、フ
ィーチャの間隔の関数として変化する断面プロファイル、又はフィーチャのプロ
ファイルの他の変化は好ましくない。臨界寸法(CD)測定は、エッチング前後
に基板を上から(top-down)走査電子顕微鏡を使用して、又は好適な電気的測定に
より行われる。臨界寸法マイクロローディングは、基板の密集領域と孤立領域の
間の臨界寸法の変化の程度である。密集領域は、エッチングされたフィーチャの
密度が高く、孤立領域はエッチングされたフィーチャの密度が低い。基板のCD
マイクロローディング効果を減少させ、全てのエッチングされたフィーチャにつ
いて均一な臨界寸法を保持することが重要である。
【0005】 基板上のシリコン含有層が従来の方法でエッチングされるとき、エッチングさ
れた又はスパッタされたシリコン核種はガス状核種と結合して、エッチングされ
たフィーチャの側壁上に側壁パッシベーション層40を形成する。シリコン核種が
酸素と結合するとき、二酸化珪素を含む側壁パッシベーション層40が形成され、
この側壁パッシベーション層40がシリコン含有層のエッチングの速度を制御する
。しかし、従来のプロセスはエッチングされたフィーチャのプロファイルにテー
パがつき、また基板上の密集と孤立領域にあるエッチングされたフィーチャのC
Dマイクロローディングが起こる。これが起こるのは、エッチングされたフィー
チャの密集領域(単位面積当たりエッチングされたフィーチャがより多い)より
、孤立領域(単位面積当たりエッチングされたフィーチャが少ない)で、エッチ
ングされたフィーチャ上により厚い側壁パッシベーション層が堆積する傾向があ
るからである。
【0006】 HBr、Cl2、He−O2を含むエッチングガスを使用する現在のエッチング
技術では、プロファイルのテーパと、CDマイクロローディングは、図2aと2
bに示すように、主にエッチングされたシリコンのバックスパッタリングにより
起こる。図2aはシリコン含有基板25の密集したフィーチャ部分を表し、図2b
はエッチングされたフィーチャが比較的孤立している基板25の部分を表す。基板
25がエッチングされると、基板上のプラズマ核種のエネルギーボンバートにより
、シリコンのバックスパッタリングが起こる。バックスパッタされたシリコン(
矢印42で示す)は、O2と結合してSiO2を形成し、それがエッチングされたフ
ィーチャの側壁上に二酸化珪素含有パッシベーション層40aと40bとして堆積する
。図2aと2bを比較すると、密集領域のエッチングされたフィーチャ上のパッ
シベーション層40aは、孤立領域のエッチングされたフィーチャ上に形成された
パッシベーション層40bより厚くない。それは主に、エッチングフィーチャの局
所的な形態と、その結果の露出したシリコン含有材料の面積が比較的低いためで
ある。これらの厚さの変化により、基板上に過度のプロファイルのテーパとCD
マイクロローディングが起こる。
【0007】 図3は、エッチングシュミレーションモデルであり、エッチングされたフィー
チャのプロファイルのテーパを最小限にし、一方基板上の密集領域と孤立領域で
CDマイクロローディングを減少させることが困難なことを示す。より等方性の
即ち「化学的」エッチングプロセスを使用することにより、テーパはゼロに減ら
すことが出来(即ち、プロファイル角度90°)、また密集と孤立領域でCDマ
イクロローディングも減少させることが出来ることが分かる。等方性のエッチン
グプロセスでは、エッチングされたフィーチャの側壁を通るエッチング速度は、
従来の非等方性即ちより化学的でないエッチングプロセスより速い。等方性エッ
チングプロセスは、基板のある領域でエッチングフィーチャ上に形成される厚い
側壁パッシベーション層の厚さを減少させる。これは、これらの層と反応し、層
の一部を除去することによる。しかし、このような化学的即ち等方性のエッチン
グを使用することの問題は、エッチングは側壁に沿ってより速い速度で進むので
、エッチングされたフィーチャはより狭い又は薄いプロファイルを有することで
ある。従って、テーパの程度を低くすること、CDマイクロローディング効果と
、基板上で望ましい高程度の非等方性エッチングをバランスさせることは難しい
【0008】 それゆえ、実質的に非等方性エッチングを与え、エッチングフィーチャのテー
パが少なく、基板上で臨界寸法マイクロローディングが少ないエッチングプロセ
スの必要性がある。さらに、このようなエッチング特性を与えることの出来る装
置の必要性がある。
【0009】 (発明の概要) 前述の問題は本発明により克服される。1態様では、本発明は基板上のシリコ
ン含有材料をエッチングする方法であり、この方法は、シリコン含有材料を有す
る基板をチャンバ内に置き、チャンバ内に導入される処理ガスからプラズマを形
成するステップを備え、処理ガスは、フッ素のないハロゲン核種を含むエッチン
グガスと、フッ素核種と炭素核種を含む添加ガスとを含む。
【0010】 他の態様では、基板上のシリコン含有材料をエッチングする方法は、シリコン
含有材料を有する基板をチャンバ内に置き、HBr、HClのうち1つ又はそれ
以上と、Cl2、HIのうち1つ又はそれ以上と、フルオロカーボンガスとを含
む処理ガスからプラズマを形成するステップを備える。
【0011】 更に他の態様では、シリコン含有材料を含む基板をエッチングする方法は、シ
リコン含有材料を有する基板をチャンバ内に置き、HBrと、Cl2と、CF4
含む処理ガスからプラズマを形成するステップを備える。
【0012】 他の態様では、基板上のシリコン含有材料をエッチングする方法は、シリコン
含有材料を有する基板をチャンバ内に置き、処理ガスからプラズマを形成するス
テップを備え、処理ガスは、フッ素のないハロゲン核種を含むエッチングガスと
、フッ素核種と炭素核種を含む添加ガスとを含む。
【0013】 別の態様では、基板上のシリコン含有材料をエッチングする方法は、シリコン
含有材料を有する基板をチャンバ内に置き、HBr、HClのうち1つ又はそれ
以上と、Cl2、HIのうち1つ又はそれ以上と、CH4とを含む処理ガスからプ
ラズマを形成するステップを備える。
【0014】 更に他の態様では、シリコン含有材料を備える基板をエッチングする装置は、
基板を支持する支持具と;ガス流制御弁を調整してチャンバ内に処理ガスを導入
する制御器とを備え、処理ガスはフッ素でないハロゲン核種を含むエッチングガ
スと、フッ素核種と炭素核種を含む添加ガスを含み;処理ガスにエネルギーを与
え、基板を処理するためプラズマを形成するプラズマ発生器とを備える。
【0015】 (好適な実施例の詳細な説明) 本発明のこれら及び他のフィーチャ、態様と利点は、次の図面、発明を例示す
る発明の詳細な説明と特許請求の範囲から理解できるであろう。発明の詳細な説
明と図面は、本発明の例示であり、各フィーチャは、特定の図面の内容のみでな
く、発明において一般的に使用することが出来、本発明はこれらのフィーチャの
任意の組合わせを含むことを理解できるであろう。
【0016】 図4に本発明により基板25をエッチングするのに適した装置20を示す。この装
置は、基板25を処理するための処理ゾーン35を画定する囲われた処理チャンバ30
を備える。基板25のカセットを保持するためのロードロック移送領域(図示せず
)は低圧に保持される。ここに示す装置20の特定の実施例は、半導体基板25を処
理するのに適するが、本発明を例示するためのものであり、本発明の範囲を制限
するものではない。囲われた処理チャンバ30は、側壁45と底壁50とを有し、これ
らの壁は金属、セラミック、ガラス、ポリマー、及び複合材料を含む色々の材料
の任意のものから製造される。エッチングチャンバ30内に画定される処理ゾーン
は、基板25の周りにあり、少なくとも約10,000cm3の容積があり、屋根55の下
にあり、この屋根は平ら又は矩形形状、弓形、円錐形、ドーム形、多重半径ドー
ム形である。
【0017】 処理ガスは、ガス分配システム65を通ってチャンバ30内に導入される。このガ
ス分配システムは、処理ガス源70と、従来のコンピュータシステム又は他の電子
ハードウェアからなる制御器75を備えるガス流量制御システムとを含み、この制
御器を使用してガス流量制御弁80を調整する。ガス分配システム65は、基板25(
図示する)の周りに位置するガス出口85を備えても良く、又はチャンバ30の天井
に取付けられた出口のあるシャワーヘッド(図示せず)を備えても良い。添加ガ
ス源200が、電気作動弁205経由でチャンバ30に添加ガスを供給する。使用した処
理ガスと、エッチング副産物とは、排気システム90を通って処理チャンバ30から
排気される。排気システムは、(典型的には1000リットル/秒の粗引きポンプを
含み、チャンバ30内の最低圧力約10-3mTorrを達成することが出来る。排気
システム90にスロットル弁95が設けられ、使用した処理ガスの流れと、チャンバ
30内の処理ガス圧力とを制御する。ポンピングチャンネル100を使用して、チャ
ンバ30からガスを排出する。
【0018】 チャンバの処理ゾーンに電界を結合するプラズマ発生器110を使用して、チャ
ンバ30内に導入された処理ガスからプラズマが発生される。好適なプラズマ発生
器110は、1つ又はそれ以上の誘導コイルからなる誘導アンテナ115を備え、これ
らの誘導コイルは、処理チャンバ30の中心を通って延びる縦方向垂直軸と一致す
る中央軸であって、基板25の面に垂直な中央軸に対して円形対称である。誘導ア
ンテナ115は、1から10巻き、より典型的には2から6巻きのソレノイドコイルを備
えるのが好ましい。ソレノイドコイルの配置と数は、天井55の近くで電流とアン
テナの巻き数の所望の積(d/dt)(N・I)を与えるように選択され、プラ
ズマに近接して結合する強い誘導磁束鎖交数を与え、それゆえ基板25に隣接する
プラズマゾーンでより大きいプラズマイオン密度を与える。これは、米国特許出
願第08/648,254号に記載されていて、この出願をここに参照する。誘導アンテ
ナ115がドーム天井55の近くに位置するとき、チャンバ30の天井は、RF磁界を
透過する二酸化珪素又はシリコン等の誘電材料を備える。処理チャンバ30の側壁
45に巻き回された誘導コイルは、「平らな」ドーム形を有する多半径誘導コイル
115で、これが基板中心60上に直接増加したイオンプラズマ密度を与えるが好ま
しい。イオン密度は、誘導コイル115の近くの局所的イオン化に影響されるから
である。又、多半径誘導コイルは、半球形コイルより基板中心60により近いのが
好ましい。
【0019】 プラズマゾーンで形成されたプラズマは、磁気強化反応器(図示せず)を使用
して強化することが出来、この反応器では永久磁石又は電磁コイル等の磁界発生
器を使用して、プラズマゾーンに磁界を適用し、プラズマの密度と均一性を増す
。磁界は、基板の面に平行な磁界回転軸を有する回転磁界が好ましい。これは、
1989年6月27日に発行された米国特許第4,842,683号に記載されていて、これをこ
こに参照する。チャンバ内の磁界は、プラズマ内で形成されたイオンの密度増加
するのに十分なだけ強く、CMOSゲート等のフィーチャのチャージアップによ
る損傷を減少させるのに十分なだけ均一である必要がある。一般に、基板の表面
で測定した磁界は、約500ガウスより小さく、より典型的には約10から約100ガウ
スであり、最も典型的には約10から約30ガウスである。
【0020】 誘導アンテナ115の代替として又はそれに加えて、1つ又はそれ以上の処理電
極(図示せず)を使用して、チャンバ30内のプラズマイオンを加速即ちエネル
ギーを与えることが出来る。典型的には、処理電極は、処理チャンバの壁を形成
する第1電極と、基板の下の第2電極とを含む。2つの電極は、相互に異なる電
位に保持されてエネルギーを与えられた磁界を形成し、この磁界は処理ガスにエ
ネルギーを容量結合してプラズマを形成し、またプラズマイオンを基板25に向か
って加速するのに役立つ。
【0021】 囲まれたチャンバ30は、異なる機能を行う1つ又はそれ以上のセラミック表面
を備える。例えば、1実施例では、処理チャンバの壁45,50,55は、炭化ホウ素、
窒化ホウ素、酸化珪素、炭化珪素、窒化珪素等のセラミック材料でコーティング
され、特定のエッチングガス組成による化学的腐食から壁を保護する。例として
、チャンバの天井は酸化アルミニウムでも良い。チャンバの表面がこのようなセ
ラミックであると、セラミック表面と反応したエッチング残留物を除去するのが
困難であるかもしれない。例えば、酸化又は窒化アルミニウムの表面は、酸素又
は水分に晒されると、AL−OH-表面官能基を形成し、これがエッチング残留
物と化学的に反応し、チャンバ又は構成部品上に堅い付着性のコーティングを形
成する。
【0022】 処理チャンバ30に有用な他のセラミック表面は、基板25を受けるセラミック表
面140と、セラミック表面140の下の電極125とを有し、静電チャック145として作
用するするモノリスセラミック135である。好適なセラミック材料には、酸化ア
ルミニウム、窒化アルミニウム、炭化ホウ素、窒化ホウ素、酸化珪素、炭化珪素
、窒化珪素、酸化チタンのうち1つ又はそれ以上がある。電極125は、タングス
テン、タンタル、モリブテン等の導電性材料から製造される。電源165からのD
Cチャッキング電圧が導体150経由で電極125にかけられるとき、静電チャック14
5は静電電荷を発生し、それが基板25をセラミック部材135のセラミック表面140
に静電的に保持する。
【0023】エッチング及びクリーニングプロセス 基板25上の1つ又はそれ以上の層をエッチングし、同時にエッチングチャンバ
をクリーニングするエッチングチャンバ30の動作を説明する。基板25は、典型的
にはシリコン又は砒化ガリウムウェハ等の半導体材料からなり、複数の層を有す
る。複数の層は、例えば、MOSトランジスタのゲート酸化層として機能する酸
化珪素の下層と、ポリサイドタングステン珪化物と下側のポリシリコン層の組合
わであるポリサイドの上層を備える。基板25上の金属珪化物層は、例えばタング
ステン、タンタル、チタン、又は珪化モリブテンを含む。ポリシリコン層が、金
属珪化物層の下で二酸化珪素層の上にある。フォトレジスト等のパターン化した
マスク層、又は二酸化珪素又は窒化珪素のハードマスクが、基板25上に形成され
る。基板25のマスク層の間の露出した部分は、エッチングされて、フィーチャを
形成する。これらのフィーチャには、MOSトランジスタ用のゲート電極を製造
するためのコンタクトホール;典型的にはゲート電極として使用されるポリサイ
ド相互接続フィーチャ;絶縁酸化/窒化珪素層により分離された2つ又はそれ以
上の導電性層を電気的に接続するのに使用される多層金属構造であるビア等があ
る。他の例では、基板は、(ドープ下、又はしない)シリコン基板上の窒化珪素
層、又は酸化珪素層を備える。
【0024】 本発明のプロセスを実行するために、基板25は、ロボットアーム170を使用し
てロードロック移送チャンバからスリット弁30を通ってチャンバ30内へ移送され
る。リフトフィンガー組立体(図示せず)は、リフトフィンガーを有し、これは
チャック145のリフトフィンガー開口部を通って延び、基板25をチャック145に受
けまたそこから上昇させる。ロボットアーム170は、基板25をリフトフィンガー
(図示せず)の先端上に置き、リフトフィンガーは空気式リフト機構180により
チャック145の表面上約2から5cmだけ上昇する。空気式リフト機構は、コンピ
ュータシステムの制御の下で、基板25を静電チャック145上に下降させ、基板25
の温度を制御するため、チャック内のアパーチャ175を通ってヘリウムが供給さ
れる。
【0025】 基板をエッチングするためのエッチングガスを含む処理ガスは、ガス出口85を
通ってチャンバ30内に導入され、チャンバ内のガスは典型的には約0.1から約400
mTorrの範囲の圧力に保持される。基板25上の層をエッチングするための好
適なエッチングガスには、例えばHCl、BCl3、HBr、Br2、Cl2、H
I、CCl4、SiCl4、SF6、F、NF3、HF、CF3、CF4、CH3F、
CHF3、C222、C246、C26、C38、C48、C2HF5、C410 、CF2Cl2、CFCl3、O2、N2、He、及びこれらの混合物頭がある。エ
ッチングガスは、エッチングされる特定の層を高エッチング速度で、高度に選択
的にエッチングするように選択される。複数の層を順にエッチングするときは、
第1、第2、第3等のエッチングガス組成が、チャンバ内に順に導入され、各特
定の層をエッチングする。図2を参照すると、プラズマ発生器110を使用して、
誘導的及び/又は容量的にチャンバ30内にエネルギーを結合することにより、プ
ラズマはエッチングガスからエネルギーを与えられる。
【0026】 シリコン含有材料をエッチングするためには、エッチングガスは、元素状態又
は化合物の形の塩素、臭素、又はヨー素核種を含むが、フッ素核種は含有しない
のが好ましい。例えば、エッチングガスは、HBr、HCl、Cl2、HI、O2 、及びHe−O2のうち1つ又はそれ以上を含むのが好ましい。このようなエッ
チングガスは、シリコン、ポリシリコン、二酸化珪素、窒化珪素等のシリコン含
有材料を優先的にエッチングする。エッチングガスは、HBr、Cl2を含み、
オプションとして、HBrの代わりにO2又はHe−O2とHClを使用し、Cl 2 の代わりにHIを使用することが出来る。
【0027】 処理ガスはさらに、フッ素核種と炭素核種を含む添加ガスを含み、エッチング
されたフィーチャの側壁上に不導体化する堆積物を形成する。フッ素と炭素核種
を含む添加ガスにより、フッ素又は炭素の元素又は化合物の形を含むガスを意味
する。炭素核種とフッ素核種を含む添加ガスを処理ガスに加えて、基板をエッチ
ングすると、シリコン含有材料のスパッタリングによるバックスパッタされた堆
積物42は減少することが分かった。添加ガスがプラズマ中で解離即ちイオン化し
、フッ素核種がスパッタされたシリコン核種(スパッタされたシリコン含有材料
からくる)と結合して、CFxとSiFy核種を生じると考えられる。SiFy
種は揮発性の核種であり、チャンバからなくなり、従って基板の側壁上に凝縮又
は再堆積することはない。添加ガス中のフッ素核種は、スパッタされたシリコン
と結合して揮発性のSiFyを形成することにより、二酸化珪素のバックスパッ
タリングを抑制する。その結果、側壁は二酸化珪素含有パッシベーション層でコ
ーティングされない。しかし、CFx核種はHBr、HCl、HI等のエッチン
グガスからのハロゲンと結合してCHFxを生じ、CHFxの薄膜は、図5aと5
bに示すように、基板上に、炭素ベース側壁パッシベーション層340の形で堆積
する。これらの効果は次のように説明される。
【0028】従来の化学作用を使用 Sisputtered+Ogas−− > Sixy sidewall SiOsputtered+Ogas−− > Sixy sidewall 添加ガス(CF 4 )の化学作用を使用 CF4 gas+ Sisurface−− > CFx gas+SiFy gas HBrgas−− > H* + Br* CFx gas+H*−− > −[CHxy]−sidewall
【0029】 本発明のプロセスで得られるこのガス相ベースのパッシベーション材料は、基
板の異なる領域の局所的な形態又はフィーチャの密度に感度が低く、その結果、
側壁パッシベーション層340は、基板の密集領域と離れた領域の両方でエッチン
グされたフィーチャ上に均一に堆積すると考えられる。このため基板上のCDマ
イクロローディング効果が減少し、基板上にエッチングされたフィーチャのより
複雑な形態を形成することが出来る。
【0030】 添加ガスは、基板上のシリコン含有材料からのシリコンのバックスパッタリン
グを抑制し、ガス相ベースの炭素ベース側壁パッシベーションでバックスパッタ
された側壁パッシベーション材料を置きかえる。添加ガスは、CF4、CHF3
又は他の炭素核種とフッ素核種を含有するガス等のフルオロカーボンガスを含む
。炭素とフッ素の他のガス状源もまた、添加ガスとして使用することが出来る。
例えば、CHF3、CHF3、CH22、CH3F、C48、C26又は他の炭素
とフッ素含有ガスである。又は、NF3、SF6、Cl2F、ClF2、又はSOF 2 等のフッ素含有ガスを、CF4の可能な代替としてCH4、C26、C24、C22等の炭素含有ガスと組合わせて使用することも出来る。これらのガスは単に
例示のガスであり、このリストに限定されるものではない。
【0031】 処理ガスにフッ素を添加することにより、フッ素がバックスパッタされたシリ
コンをエッチングして除き、エッチングされたフィーチャの側壁上に二酸化珪素
含有層が形成されるのを防止することがわかった。こうすると次に、エッチング
された側壁が二酸化珪素含有層で過度に不導体化されるのを防止する。さらに、
CFxが水素と結合してCHFxを形成し、これが炭素ベースの側壁パッシベーシ
ョン材料として役立つことがわかった。側壁パッシベーション材料は、バックス
パッタリングの結果としてではなく、ガス相にあるので、側壁パッシベーション
材料は、密集領域と離れた領域の両方で、全てのエッチングされたフィーチャに
同様に適用される。即ち、側壁パッシベーションの厚さは、局所的密度又はエッ
チングされたフィーチャによらない。それゆえ、CDマイクロローディングが減
少する。
【0032】 本発明の他の実施例では、処理ガスは、HBr(又はHCl又はHI)等のエ
ッチングガスと、CH4又は他のCxyガス等の水素と炭素核種を含む添加ガス
とを含む。このプロセスで、ハロゲンガスは、シリコン含有材料を等方的にエッ
チングする。SiO2ベースのバックスパッタされた側壁パッシベーション層は
形成されず、それゆえ処理ガスにフッ素含有ガスを添加して、スパッタされた側
壁材料の形成を抑制する必要はない。CH4等のハイドロカーボンガスは、プラ
ズマ中で部分的に電離することにより、炭素ポリマーベースの側壁パッシベーシ
ョンを与える。ハイドロカーボンガスの一般式は、Cxyでxとyの比は1:4
で、ガス中に大量の遊離炭素を与えるのが好ましい。この添加ガスは又、ガス相
ベースのパッシベーションプロセスを与える。ハイドロカーボンガスは電離して
、プラズマ中に遊離炭素と水素含有核種を形成するからである。ハイドロカーボ
ンガス核種とその反応生成物は、シリコン含有材料の新しくエッチングされたフ
ィーチャ上に、炭素ベースパッシベーション層として堆積する。パッシベーショ
ン層は、主に炭素と他の有機材料で出来ていて、従来のバックスパッタされた酸
化珪素ベース層等の無機の阻止層ではない。そのため、有機パッシベーション層
は、次の酸素プラズマの剥離プロセスにより、容易に除去することが出来る。
【0033】 図6は、従来の方法と本発明方法により処理された基板のCDマイクロローデ
ィングとデルタ(Δ)CDの結果を示す図である。従来の方法でエッチングされ
た基板のCDマイクロローディングは、ずっと高く、約5から約55nmの範囲で
あり、平均は約25nmである。これに対して、本発明方法でエッチングされた基
板のCDマイクロローディングはずっと小さく、約‐10から約20nmの範囲であ
り、平均は約0である。この従来技術に対するCDマイクロローディングの大き
な改善は、驚くべきもので予測できないものである。ΔCDバイアスはゼロに近
く、約0から25の範囲(幾つかのデータ点はこれより高い)であり、平均は約15
である。一方、従来の基板のΔCDは、約−20から約−60であり、平均は約−20
である。更に、CF4がエッチングガスに添加される、従来と比較して、CDマ
イクロローディングは、低い割合で増加するように見える。これらのデータ点は
、シリコンウェハ上に0.25ミクロンのゲートラインをエッチングすることにより
得られた。電源電力、バイアス電力、ガス圧、ガス流速等の処理パラメータを変
化させて、これらの変数の関数として臨界寸法の変化を求めた。
【0034】 図7は、エッチングガスにCF4を添加した結果のガス相パッシベーションは
、基板上のエッチングされたフィーチャの密集領域では、低CDマイクロローデ
ィングと、低CDバイアス値を与えることを示す。楕円形領域345に入る密に集
まった値は、エッチングプロセスの再現性が良いことを示す。この結果もまた、
処理パラメータマトリックスの変化に対する臨界寸法の応答を表す。
【0035】 本発明の1例では、ポリシリコン層を有する基板25は、HBr、Cl2、CF4 、オプションとしてO2又はHe−O2を備える処理ガスのプラズマによりエッチ
ングされる。ガス状組成物の体積流量と処理条件は、シリコンのバックスパッタ
リングを抑制し、ガス相炭素ベースの側壁パッシベーションを起こすように選択
される。この例では、HBrとCl2の体積流量比は約5:1から約1:6であ
り、より好ましくは約1:2から約1:6であり、最も好ましくは約1:3であ
る。He−O2とCl2の体積流量比は約0から約1:20であり、より好ましく
は約1:3から約1:13であり、最も好ましくは約1:5である。CH4と(
HBr+Cl2+He−O2)の体積流量比は約1:4から約1:20であり、よ
り好ましくは約1:5から約1:10であり、最も好ましくは約1:8である。
チャンバ圧力は、約2mTorrから約10mTorrに選択することが出来、
より好ましくは約4mTorrから約8mTorrであり、最も好ましくは約4
mTorrである。電源電力は約400Wから約3000Wとすることが出来、より好
ましくは約400Wから約700Wとすることが出来、最も好ましくは約490Wである
。バイアス電力と電源電力の比は、約1:3から約1:14の範囲であり、より好
ましくは約1:6から約1:10の範囲であり、最も好ましくは約1:7である。
【0036】 表1は、異なる処理パラメータを使用した18の異なるランでの要因マトリッ
クスを示す。パラメータを適当に選択すると、均一性(最も右の欄)が劇的に改
善されることがわかる。この表からまた、処理パラメータの小さい調整の結果と
しての変化を認識することが出来る。
【0037】 表1
【0038】 図8は、圧力とCF4の流速を変化させたとき、基板の密集領域と孤立領域の
測定したプロファイル角度と、CDマイクロローディング値と、デルタCDバイ
アス値のプロットである。これらの例において、電源電力とバイアス電力レベル
の比は7であり、HBrとCl2の体積流量比は3であった。多くの結果は良好
であったが、囲んだ領域300は、エッチングされたフィーチャの最適の結果を表
す。CDバイアスが低く、CDマイクロローディングが低いからであり、また密
集領域と離れた領域の両方でエッチングされたフィーチャのプロファイル角度は
約90°だからである。
【0039】 図9は、CF4の流速の関数としての、また電源電力レベルを上げた場合のC
Dマイクロローディングのプロットである。これらの例で、エッチング処理条件
は、4mTorr;HBr/Cl2の流速比3;RFバイアス電力70Wに設定
された。電源電力レベルは、490から700Wまで変化させた。CF4の流速が低い
とき、CDマイクロローディングは電源電力が大きくなると、増加する。CF4
の流速が高いときは逆になる。全体として、処理ガスにCF4が添加されるとき
、CDマイクロローディングの結果は、プロセスにとって優れたものである。1
8回のランのうち16回は、CDマイクロローディングが10nmより小さいとい
う要求に合う。従来のとCF4を添加した化学作用の両方で、CDバイアスが減
少すると、CDマイクロローディングは減少する。しかし、CF4を添加した化
学作用では、減少はずっと小さい。
【0040】 本発明のエッチングプロセスは、シリコン材料からなる基盤内のフィーチャの
エッチングにおいて、著しく改善されたエッチング特性と、低CDマイクロロー
ディング効果と、減少したCDバイアスを与える。基板上のシリコン含有材料の
エッチングでは、特にこれらの組み合わさった効果を得ることは困難である。
【0041】 本発明は、好適なバージョンについて詳細に説明したが、他のバージョンも可
能である。例えば、マイクロウェーブ源を使用して、プラズマを形成することが
出来る。それゆえ、特許請求の範囲は、ここに記載した好適なバージョンの記載
に限定すべきではない。
【図面の簡単な説明】
【図1a】 従来の多層基板のエッチング前の概略断面図である。
【図1b】 従来の多層基板のエッチング後の概略断面図であり、従来のエ
ッチングプロセスで形成されるシリコンベース側壁パッシベーション層を示す。
【図1c】 従来の重なるマスク層を有する基板のエッチング前の概略断面
図である。
【図1d】 従来の重なるマスク層を有する基板のエッチング後の概略断面
図であり、従来のエッチングプロセスで形成されるシリコンベース側壁パッシベ
ーション層を示す。
【図2a】 従来のエッチング方法を使用した、エッチングされたフィーチ
ャの密集領域上にシリコンベース側壁パッシベーションの堆積の概略断面図であ
る。
【図2b】 従来のエッチング方法を使用した、エッチングされたフィーチ
ャの孤立領域上にシリコンベース側壁パッシベーションの堆積の概略断面図であ
る。
【図3】 処理パラメータの関数として、基板上の密集領域と孤立領域につ
いてのCDバイアスとCDマイクロローディングを示すプロットである。
【図4】 本発明の例示のエッチング装置の概略側面断面図である。
【図5a】 本発明のプロセスで、密集領域でエッチングされたフィーチャ
上に、ガス相による炭素含有側壁パッシベーションが堆積することを示す概略断
面図である。
【図5b】 本発明のプロセスで、孤立領域でエッチングされたフィーチャ
上に、ガス相による炭素含有側壁パッシベーションが堆積することを示す概略断
面図である。
【図6】 従来のガス組成と本発明のガス組成により0.25μmのポリゲート
をエッチングするのに得られたCDマイクロローディングとΔCD性能を示すプ
ロットである。
【図7】 本発明のプロセスを使用したCDマイクロローディングとCDバ
イアスの関係を示すプロットである。
【図8】 異なるプロセスパラメータを使用したプロセスのランで、CF4
添加ガスの流速と、ガス圧力の関数として、密集領域と孤立領域でエッチングさ
れたフィーチャについてのプロファイル角度と、CDマイクロローディングと、
ΔCDのプロットである。
【図9】 CF添加ガス流速と、異なる電源電力レベルについてのCDマイ
クロローディングのプロットである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チン ジェフリー アメリカ合衆国 カリフォルニア州 94404 フォスター シティー セント クロイ レーン 605 (72)発明者 トレヴァー ジッケ アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル エスカロン ア ヴェニュー #ピー1124 1000 (72)発明者 リル ソーステン ビー アメリカ合衆国 カリフォルニア州 94087 サニーヴェイル イースト フリ ーモント アヴェニュー #634 800 (72)発明者 ナラン パドマパミ アメリカ合衆国 カリフォルニア州 94089 サニーヴェイル ワイルドウッド アヴェニュー #322 1235 (72)発明者 ヴァーガ タマス アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル ヴァレリアン コート #1 1248 (72)発明者 マセイ エルヴェ フランス エフ−13090 エ−エン−プロ ヴァンス アヴニュー ペーハー ソラリ 17 Fターム(参考) 5F004 AA01 BA20 BB07 BB11 BB15 BB18 BB25 BB26 CA01 CA02 CA03 DA01 DA02 DA04 DA15 DA16 DA17 DA18 DA22 DA26 DA29 DB01 DB02 DB03 DB07 DB15 EA11 EA13

Claims (36)

    【特許請求の範囲】
  1. 【請求項1】 基板上のシリコン含有材料をエッチングする方法において、 (a) シリコン含有材料を有する基板をチャンバ内に置き、 (b) 前記チャンバ内に導入される処理ガスからプラズマを形成するステップ
    を備え、前記処理ガスは、フッ素のないハロゲン核種を含むエッチングガスと、
    フッ素核種と炭素核種を含む添加ガスとを含むことを特徴とする方法。
  2. 【請求項2】 前記エッチングガスと添加ガスの体積流量比は、前記基板上
    のシリコン含有材料内のフィーチャをエッチングし、一方エッチングされたフィ
    ーチャを、炭素ベース不導体化材料で不導体化するように選択される請求項1に
    記載の方法。
  3. 【請求項3】 前記エッチングガスと添加ガスの体積流量比は、エッチング
    されたフィーチャの臨界寸法マイクロローディングを約10nmより小さく減らす
    ように選択される請求項1に記載の方法。
  4. 【請求項4】 前記エッチングガスと添加ガスの体積流量比は、臨界寸法バ
    イアスが約10nmより小さくなるように選択される請求項1に記載の方法。
  5. 【請求項5】 前記エッチングガスと添加ガスの体積流量比は、約1:4か
    ら約1:20の範囲である請求項1に記載の方法。
  6. 【請求項6】 前記エッチングガスは、HBr、HCl、Cl2、HI、O2 、He−O2のうち1つ又はそれ以上を含む請求項1に記載の方法。
  7. 【請求項7】 前記エッチングガスは、HBr又はHClを含む請求項6に
    記載の方法。
  8. 【請求項8】 前記添加ガスは、フルオロカーボンガスである請求項1に記
    載の方法。
  9. 【請求項9】 前記フルオロカーボンガスは、CF4、CHF3、CH22
    CH3F、C48、又はC26を含む請求項8に記載の方法。
  10. 【請求項10】 前記添加ガスは、フッ素含有ガスと、炭素含有ガスとを含
    む請求項1に記載の方法。
  11. 【請求項11】 前記フッ素含有ガスは、NF3、SF6、Cl2F、CIF2 、又はSOF2のうち1つ又はそれ以上を含み、前記炭素含有ガスは、CH4、C 26、C24、又はC22のうち1つ又はそれ以上を含む請求項10に記載の方
    法。
  12. 【請求項12】 前記処理ガスは、HBrと、Cl2と、CF4とを含む請求
    項1に記載の方法。
  13. 【請求項13】 前記基板は、ポリシリコン、金属珪化物、窒化珪素、単結
    晶シリコン、又は二酸化珪素を含む請求項1に記載の方法。
  14. 【請求項14】 基板上のシリコン含有材料をエッチングする方法において
    、 (a) シリコン含有材料を有する基板をチャンバ内に置き、 (b) 前記チャンバ内に導入される処理ガスからプラズマを形成するステップ
    を備え、前記処理ガスは、HBrとHClの内1つ又はそれ以上と;Cl2とH
    Iの内1つ又はそれ以上と;フルオロカーボンガスとを含むことを特徴とする方
    法。
  15. 【請求項15】 前記フルオロカーボンガスと他のガスの体積流量比は、約
    1:4から約1:20の範囲である請求項14に記載の方法。
  16. 【請求項16】 前記体積流量比は、約1:5から約1:10の範囲である
    請求項14に記載の方法。
  17. 【請求項17】 シリコン含有材料を含む基板をエッチングする方法におい
    て、 (a) シリコン含有材料を有する基板をチャンバ内に置き、 (b) 前記チャンバ内に導入される処理ガスからプラズマを形成するステップ
    を備え、前記処理ガスは、HBrとCl2とCF4とを含むことを特徴とする方法
  18. 【請求項18】 前記処理ガスは、O2又はHe−O2を含む請求項17に記
    載の方法。
  19. 【請求項19】 Cl2とHBrの体積流量比は、約5:1から約1:6の
    範囲である請求項17に記載の方法。
  20. 【請求項20】 Cl2とHBrの体積流量比は、約1:2から約1:6の
    範囲である請求項17に記載の方法。
  21. 【請求項21】 O2又はHe−O2とCl2の体積流量比は、約1:3から
    約1:13の範囲である請求項17に記載の方法。
  22. 【請求項22】 CF4と、HBr及びCl2との体積流量比は、約1:4か
    ら約1:20の範囲である請求項17に記載の方法。
  23. 【請求項23】 CF4、とHBr及びCl2の体積流量比は約1:8であり
    、Cl2とHBrの体積流量比は約1:3であり、チャンバ圧力は約490Wで
    あり、バイアス電力と電源電力の比は約1:7である請求項17に記載の方法。
  24. 【請求項24】 基板上のシリコン含有材料をエッチングする方法において (a) シリコン含有材料を有する基板をチャンバ内に置き、 (b) 前記チャンバ内に導入される処理ガスからプラズマを形成するステップ
    を備え、前記処理ガスは、フッ素のないハロゲン核種を含むエッチングガスと、
    炭素核種と水素核種を含む添加ガスとを含むことを特徴とする方法。
  25. 【請求項25】 前記エッチングガスと添加ガスの体積流量比は、前記基板
    上のシリコン含有材料内のフィーチャをエッチングし、一方エッチングされたフ
    ィーチャを、炭素ベース不導体化材料で不導体化するように選択される請求項2
    4に記載の方法。
  26. 【請求項26】 前記エッチングガスと添加ガスの体積流量比は、前記基板
    上の、エッチングされたフィーチャの臨界寸法マイクロローディングを減らすよ
    うに選択される請求項24に記載の方法。
  27. 【請求項27】 前記エッチングガスと添加ガスの体積流量比は、約1:4
    から約1:20の範囲である請求項24に記載の方法。
  28. 【請求項28】 前記エッチングガスは、HBr、HCl、Cl2、HI、
    2、又はHe−O2のうち1つ又はそれ以上を含む請求項24に記載の方法。
  29. 【請求項29】 前記エッチングガスは、HBr又はHClを含む請求項2
    8に記載の方法。
  30. 【請求項30】 前記添加ガスは、炭素核種と水素核種を約1:4の比で含
    む請求項24に記載の方法。
  31. 【請求項31】 前記添加ガスは、CH4を含む請求項24に記載の方法。
  32. 【請求項32】 前記基板は、ポリシリコン、金属珪化物、窒化珪素、単結
    晶シリコン、又は二酸化珪素を含む請求項24に記載の方法。
  33. 【請求項33】 基板上のシリコン含有材料をエッチングする方法において
    、 (a) シリコン含有材料を有する基板をチャンバ内に置き、 (b) 前記チャンバ内に導入される処理ガスからプラズマを形成するステップ
    を備え、前記処理ガスは、HBr、HClのうち1つ又はそれ以上と;Cl2
    HIのうち1つ又はそれ以上と;CH4とを含むことを特徴とする方法。
  34. 【請求項34】 前記添加ガスと他のガスの体積流量比は、約1:4から約
    1:20の範囲である請求項33に記載の方法。
  35. 【請求項35】 前記体積流量比は、約1:5から約1:10の範囲である
    請求項34に記載の方法。
  36. 【請求項36】 シリコン含有材料を含む基板をエッチングする装置におい
    て、 (a) 前記基板を支持する支持具と; (b) ガス流制御弁を調整してチャンバ内に処理ガスを導入する制御器とを備
    え、前記処理ガスはフッ素でないハロゲン核種を含むエッチングガスと、フッ素
    核種と炭素核種を含む添加ガスを含み; (c) 前記処理ガスにエネルギーを与え、前記基板を処理するためのプラズマ
    を形成するプラズマ発生器と; (d) 前記処理ガスを排気する排気装置とを備えることを特徴とする装置。
JP2001514466A 1999-08-03 2000-08-03 エッチングプロセス用側壁ポリマー形成ガス添加物 Withdrawn JP2003506866A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/366,509 US6583065B1 (en) 1999-08-03 1999-08-03 Sidewall polymer forming gas additives for etching processes
US09/366,509 1999-08-03
PCT/US2000/021456 WO2001009934A1 (en) 1999-08-03 2000-08-03 Sidewall polymer forming gas additives for etching processes

Publications (1)

Publication Number Publication Date
JP2003506866A true JP2003506866A (ja) 2003-02-18

Family

ID=23443322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001514466A Withdrawn JP2003506866A (ja) 1999-08-03 2000-08-03 エッチングプロセス用側壁ポリマー形成ガス添加物

Country Status (6)

Country Link
US (1) US6583065B1 (ja)
EP (1) EP1208588A1 (ja)
JP (1) JP2003506866A (ja)
KR (1) KR20020027520A (ja)
TW (1) TW473864B (ja)
WO (1) WO2001009934A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276931A (ja) * 2004-03-23 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2007520080A (ja) * 2004-01-30 2007-07-19 ラム リサーチ コーポレーション 銅表面に対する表面還元、不動態化、腐食防止、および活性化のためのシステムおよび方法
JP2007214299A (ja) * 2006-02-09 2007-08-23 Tokyo Electron Ltd エッチング方法
JP2007250940A (ja) * 2006-03-17 2007-09-27 Hitachi High-Technologies Corp ドライエッチング方法
US7888268B2 (en) 2007-03-20 2011-02-15 Fujitsu Semiconductor Limited Method of forming a gate layer with multiple ecthing steps
KR101623654B1 (ko) * 2014-11-25 2016-05-23 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법
JP2016167509A (ja) * 2015-03-09 2016-09-15 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
US9543164B2 (en) 2013-12-10 2017-01-10 Tokyo Electron Limited Etching method

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383300B1 (en) * 1998-11-27 2002-05-07 Tokyo Electron Ltd. Heat treatment apparatus and cleaning method of the same
KR100603844B1 (ko) * 1999-08-26 2006-07-24 엘지.필립스 엘시디 주식회사 액정표시소자의 화소전극의 제조방법.
JP4118484B2 (ja) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4118485B2 (ja) * 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4393662B2 (ja) 2000-03-17 2010-01-06 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4785229B2 (ja) 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
US7125496B2 (en) * 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
US6960416B2 (en) 2002-03-01 2005-11-01 Applied Materials, Inc. Method and apparatus for controlling etch processes during fabrication of semiconductor devices
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
US20040072081A1 (en) * 2002-05-14 2004-04-15 Coleman Thomas P. Methods for etching photolithographic reticles
US6924088B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method and system for realtime CD microloading control
US6875559B2 (en) * 2002-08-29 2005-04-05 Micron Technology, Inc. Method of etching materials patterned with a single layer 193nm resist
US6886573B2 (en) * 2002-09-06 2005-05-03 Air Products And Chemicals, Inc. Plasma cleaning gas with lower global warming potential than SF6
US7622051B1 (en) * 2003-03-27 2009-11-24 Lam Research Corporation Methods for critical dimension control during plasma etching
US6911399B2 (en) 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
US7291550B2 (en) * 2004-02-13 2007-11-06 Chartered Semiconductor Manufacturing Ltd. Method to form a contact hole
WO2006037151A2 (en) * 2004-10-08 2006-04-13 Silverbrook Research Pty Ltd Method of removing polymer coating from an etched trench
US20060154388A1 (en) 2005-01-08 2006-07-13 Richard Lewington Integrated metrology chamber for transparent substrates
US7601272B2 (en) 2005-01-08 2009-10-13 Applied Materials, Inc. Method and apparatus for integrating metrology with etch processing
US20060166416A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Addition of ballast hydrocarbon gas to doped polysilicon etch masked by resist
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
KR20070047624A (ko) * 2005-11-02 2007-05-07 주성엔지니어링(주) 박막 패턴 형성 방법
KR101251995B1 (ko) * 2006-01-27 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8263498B2 (en) * 2006-03-28 2012-09-11 Tokyo Electron Limited Semiconductor device fabricating method, plasma processing system and storage medium
US8187483B2 (en) * 2006-08-11 2012-05-29 Jason Plumhoff Method to minimize CD etch bias
US20080045030A1 (en) * 2006-08-15 2008-02-21 Shigeru Tahara Substrate processing method, substrate processing system and storage medium
KR100843204B1 (ko) 2006-09-14 2008-07-02 삼성전자주식회사 반도체 소자의 식각방법 및 이를 이용한 반도체 소자의제조방법
US20080070411A1 (en) * 2006-09-20 2008-03-20 John Ghekiere Methods for uniformly etching films on a semiconductor wafer
US8895681B2 (en) * 2006-12-21 2014-11-25 E I Du Pont De Nemours And Company Processes for preparing low molecular weight hexafluoropropylene-olefin cotelomers
US20090043646A1 (en) * 2007-08-06 2009-02-12 International Business Machines Corporation System and Method for the Automated Capture and Clustering of User Activities
US7704849B2 (en) 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
JP5235596B2 (ja) * 2008-10-15 2013-07-10 東京エレクトロン株式会社 Siエッチング方法
US8232171B2 (en) * 2009-09-17 2012-07-31 International Business Machines Corporation Structure with isotropic silicon recess profile in nanoscale dimensions
KR102321373B1 (ko) * 2015-08-19 2021-11-02 삼성전자주식회사 반도체 장치의 제조 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4211601A (en) * 1978-07-31 1980-07-08 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
US5112435A (en) 1985-10-11 1992-05-12 Applied Materials, Inc. Materials and methods for etching silicides, polycrystalline silicon and polycides
US4687543A (en) * 1986-02-21 1987-08-18 Tegal Corporation Selective plasma etching during formation of integrated circuitry
JPH0793291B2 (ja) * 1986-12-19 1995-10-09 アプライド マテリアルズインコーポレーテッド シリコンおよび珪化物のための臭素およびヨウ素エッチング方法
US5147500A (en) * 1987-07-31 1992-09-15 Hitachi, Ltd. Dry etching method
JP3729869B2 (ja) 1990-09-28 2005-12-21 セイコーエプソン株式会社 半導体装置の製造方法
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法
JPH04298035A (ja) * 1991-03-27 1992-10-21 Sumitomo Metal Ind Ltd プラズマエッチング方法
US5423945A (en) * 1992-09-08 1995-06-13 Applied Materials, Inc. Selectivity for etching an oxide over a nitride
JP3215151B2 (ja) * 1992-03-04 2001-10-02 株式会社東芝 ドライエッチング方法
US5445712A (en) * 1992-03-25 1995-08-29 Sony Corporation Dry etching method
US5286344A (en) * 1992-06-15 1994-02-15 Micron Technology, Inc. Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
JP3116569B2 (ja) * 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
JP3334911B2 (ja) * 1992-07-31 2002-10-15 キヤノン株式会社 パターン形成方法
US5880037A (en) * 1992-09-08 1999-03-09 Applied Materials, Inc. Oxide etch process using a mixture of a fluorine-substituted hydrocarbon and acetylene that provides high selectivity to nitride and is suitable for use on surfaces of uneven topography
JP3271359B2 (ja) * 1993-02-25 2002-04-02 ソニー株式会社 ドライエッチング方法
JP3252518B2 (ja) * 1993-03-19 2002-02-04 ソニー株式会社 ドライエッチング方法
JPH06283477A (ja) 1993-03-25 1994-10-07 Nippon Steel Corp 半導体装置の製造方法
JP3271373B2 (ja) * 1993-06-21 2002-04-02 松下電器産業株式会社 ドライエッチング方法
JPH07263415A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
JP3529849B2 (ja) * 1994-05-23 2004-05-24 富士通株式会社 半導体装置の製造方法
US5525552A (en) 1995-06-08 1996-06-11 Taiwan Semiconductor Manufacturing Company Method for fabricating a MOSFET device with a buried contact
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
KR100230981B1 (ko) 1996-05-08 1999-11-15 김광호 반도체장치 제조공정의 플라즈마 식각 방법
US5807789A (en) 1997-03-20 1998-09-15 Taiwan Semiconductor Manufacturing, Co., Ltd. Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI)
US5872061A (en) * 1997-10-27 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma etch method for forming residue free fluorine containing plasma etched layers
US6136211A (en) 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
JPH11162941A (ja) 1997-11-28 1999-06-18 Nec Corp ドライエッチング方法
US5994229A (en) * 1998-01-12 1999-11-30 Taiwan Semiconductor Manufacturing Company Ltd. Achievement of top rounding in shallow trench etch
US6020246A (en) * 1998-03-13 2000-02-01 National Semiconductor Corporation Forming a self-aligned epitaxial base bipolar transistor
US6037266A (en) * 1998-09-28 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007520080A (ja) * 2004-01-30 2007-07-19 ラム リサーチ コーポレーション 銅表面に対する表面還元、不動態化、腐食防止、および活性化のためのシステムおよび方法
JP2005276931A (ja) * 2004-03-23 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2007214299A (ja) * 2006-02-09 2007-08-23 Tokyo Electron Ltd エッチング方法
JP2007250940A (ja) * 2006-03-17 2007-09-27 Hitachi High-Technologies Corp ドライエッチング方法
US7888268B2 (en) 2007-03-20 2011-02-15 Fujitsu Semiconductor Limited Method of forming a gate layer with multiple ecthing steps
US9543164B2 (en) 2013-12-10 2017-01-10 Tokyo Electron Limited Etching method
KR101623654B1 (ko) * 2014-11-25 2016-05-23 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법
WO2016085155A1 (ko) * 2014-11-25 2016-06-02 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법
JP2016167509A (ja) * 2015-03-09 2016-09-15 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR20160110153A (ko) 2015-03-09 2016-09-21 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US10283368B2 (en) 2015-03-09 2019-05-07 Tokyo Electron Limited Plasma etching method and plasma etching apparatus

Also Published As

Publication number Publication date
TW473864B (en) 2002-01-21
US6583065B1 (en) 2003-06-24
WO2001009934A1 (en) 2001-02-08
EP1208588A1 (en) 2002-05-29
KR20020027520A (ko) 2002-04-13

Similar Documents

Publication Publication Date Title
JP2003506866A (ja) エッチングプロセス用側壁ポリマー形成ガス添加物
JP4579611B2 (ja) ドライエッチング方法
US5866483A (en) Method for anisotropically etching tungsten using SF6, CHF3, and N2
US6489248B2 (en) Method and apparatus for etch passivating and etching a substrate
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
US6008139A (en) Method of etching polycide structures
US5880033A (en) Method for etching metal silicide with high selectivity to polysilicon
KR20050016080A (ko) 탄소-도우핑된 저유전체들의 선택적 식각
JP2002513207A (ja) 低k誘電体層をエッチングする方法
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
KR20030022361A (ko) 티타늄 질화물 에칭방법
KR20020027323A (ko) 실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법
US6815366B2 (en) Method for etching organic insulating film and method for fabricating semiconductor device
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US6649532B1 (en) Methods for etching an organic anti-reflective coating
US20030092280A1 (en) Method for etching tungsten using NF3 and Cl2
JP2891952B2 (ja) 半導体装置の製造方法
US7501350B2 (en) Plasma processing method
JP2002141407A (ja) 半導体装置およびその製造方法
US20130074769A1 (en) Apparatus for the deposition of a conformal film on a substrate and methods therefor
JP3238563B2 (ja) 半導体装置の製造方法
JPH0637058A (ja) ドライエッチング方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20071106