JP2002513207A - 低k誘電体層をエッチングする方法 - Google Patents

低k誘電体層をエッチングする方法

Info

Publication number
JP2002513207A
JP2002513207A JP2000546389A JP2000546389A JP2002513207A JP 2002513207 A JP2002513207 A JP 2002513207A JP 2000546389 A JP2000546389 A JP 2000546389A JP 2000546389 A JP2000546389 A JP 2000546389A JP 2002513207 A JP2002513207 A JP 2002513207A
Authority
JP
Japan
Prior art keywords
dielectric layer
substrate
etching
gas
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000546389A
Other languages
English (en)
Inventor
ミン ユウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2002513207A publication Critical patent/JP2002513207A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】基板(15)上の有機誘電体層(10)を高い食刻速度と高い食刻選択比でもってエッチングする方法を提供する。 【解決手段】有機誘電体層(10)は、例えばベンゾシンクロブテンのシリコン含有有機ポリマーなどの低K誘電材料を含む。酸化又は窒化シリコンからなるパターン化されたマスク層(20)を有機誘電体層(10)上に形成する。エネルギー化された処理気体が、有機誘電体層(10)を食刻するために酸素を含有した気体と、食刻速度を増強するために分離された材料を除去するための不反応性気体と、そして選択的に、異方性食刻を促進するために新たに食刻された構造の側壁(90)上に不動態化堆積を形成するための不動態化気体とを含む。好ましくは、エッチング中に基板(15)の温度は誘電体層の食刻速度を増強するために約−30℃から40℃の低音に維持される。このエッチング方法は、二重ダマシン方法により有機誘電体層(10)中に食刻されたcバイア(100)内に相互接続栓を形成するのに特に有用である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、基板上の誘電体層をエッチング(すなわち、食刻)する方法に関す
る。
【0002】 二酸化シリコン、窒化シリコン、又はTEOS堆積ガラスなどの誘電材料は、
集積回路において半導体基板上に形成された能動装置又は構造を電気的に隔離す
るために使用される。例えば、誘電材料の層は、基板上の能動装置を電気的に接
続する相互接続導線を電気的に隔離するために用いることができる。しばしば、
これら誘電体層内を食刻して孔又は「バイア」を形成し、この中に導電材料を堆
積して垂直の相互接続又は「接点栓」を形成することが必要となる。誘電体層を
食刻するために、耐食刻材料のマスク層が誘電体層上に堆積されて、そして従来
のフォトリソグラフイック方法により所望の孔パターンに一致するようにパター
ン形成される。従来の食刻工程においては、誘電体層は典型的にエッチャント気
体のプラズマを用いた処理チェンバー内で食刻される。例えば、二酸化シリコン
層は誘電体層のシリコンと反応して揮発性のSiFX種を形成するフッ素を含む
気体のプラズマにより食刻される。ふさわしいフッ素含有気体は、例えば、CH
3、CH3F、CF4、及びCH22を含む。これに加えて、エッチャント気体
は、他の揮発化気体種と結合する不動態化気体を含み、食刻された新たな構造上
に不動態堆積を形成し、この構造の異方性食刻を提供する。
【0003】 最近のより高速の集積回路の要求は、より高い回路密度と動作周波数又はクロ
ック速度を生じ、この結果、低い誘電率(低K)を持った誘電材料を必要とする
。すなわち、現在の半導体製造技術においては、低K材料はシリコン酸化物の誘
電率である約3.2より低い誘電率、そして好ましくは約2.5ないし3.2の
誘電率を持った材料である。高密度集積回路において、金属相互接続線は互いに
より近く置かれ、より高い周波数で電圧を運搬する。従来の相対的に高い誘電率
の誘電材料は、誘電層の分極を生じそして相互接続線間の混線を生ずる。従って
、低Kを有する材料が、できる限り高い動作周波数を使用するために相互接続線
の間の容量結合を減少するのに必要である。新しい低K誘電材料は典型的に、ベ
ンゾシクロブテン、パリレン、ポリテトラフルオロエチレン、ポリエーテル又は
ポリイミドなどの有機ポリマーを含む。これに加えて、低K誘電材料はしばしば
、熱的安定性を増加してさまざまな金属及び酸化物への接着を与えるため、例え
ば、Si、SiO2又はSi34などの、シリコン元素又はシリコン含有化合物
のような少量の他の材料を含んでいる。
【0004】 シリコン酸化材料と同様に、低K誘電材料はフッ素含有気体のプラズマを使用
して食刻される。特に、フッ素プラズマがシリコン含有誘電体と容易に反応する
から、シリコンを含んだベンゾシクロブテンなどの低K誘電材料は食刻される。
しかし、フッ素含有気体成分は高食刻速度と高食刻選択比の両方を与えることが
困難である。食刻選択比とは、低K誘電体層の食刻速度に対する上のマスク層(
典型的に二酸化シリコン)又はシリコン、多結晶シリコン層、又は珪化チタンな
どの下のシリコン含有層の食刻速度の比である。高食刻速度を与えるためにガス
成分を調整すると低い食刻選択比を生ずる。又は、この逆を生ずる。最近の集積
回路は典型的にマスク層に関しては5:1よりも大きい食刻選択比を、隣接する
又は下にある多結晶シリコン、WSiX、及びTiSiXなどのシリコン含有層に
関しては15:1又はこれ以上を必要とする。フッ素含有気体を含んだ従来の食
刻技術の低い選択比は、低K誘電体層中にバイアなどの高アスペクト比を持った
構造を異方性食刻することは特別に困難であった。さらに、フッ素含有気体は処
理チェンバーを侵食する。例えば、高反応性のフッ素原子種は処理チェンバー内
のアルミニウムと反応して、AlFXなどの揮発性のフッ化アルミニウム種を形
成する。従って、フッ素を含まずにそして高い食刻速度と高い食刻選択比を与え
る低誘電体材料を食刻するためのエッチング方法が必要とされている。
【0005】 従来の低K誘電材料をエッチング方法の別の問題点は、集積回路の設計で電気
的特性を決定するために使用される食刻された構造の所定の大きさである、食刻
された構造の重要な寸法を維持できないことである。現代の集積回路においては
、相互接続線の幅と接点栓の直径は、高回路密度を収容するためにますます小さ
くなり、0.25マイクロ以下のレベルまで達している。これらの構造の電気抵
抗は食刻された構造の断面積に比例するから、1つの食刻構造全体または異なる
食刻構造間で均一または一貫した寸法を維持することが重要である。構造間の間
隔の関数として変化するテーパー状の断面輪郭、または構造の輪郭の他の変動は
許されない。重要な寸法は、マスク又はレジスト構造の幅Wrと結果として得ら
れる食刻構造Weの間の差又は比として典型的に測定される。2つの幅が近けれ
ば近いほど、食刻構造の電気的特性は信頼できかつ予測できる。
【0006】 従来のエッチング方法の別の問題点は、誘電体層の孔または食刻された構造上
に過剰に堆積する不動態層又は他のエッチャントの堆積である。これら不動態層
の堆積は食刻された孔に導電材料を充填する前に除去されなければならない。不
動態層の堆積の正確な成分は、処理気体中の揮発性種、食刻される材料、そして
基板上に塗布されたマスク又はレジスト層に依存するが、不動態層の堆積は典型
的に重合体材料からなる。これらの化学的成分のため、不動態層の堆積はしばし
ばさらなる食刻又は低K誘電材料を損傷することなく除去することが困難である
。従って、基板を食刻している間に不動態層の堆積を除去する低K誘電体材料を
食刻するエッチング方法が望まれている。
【0007】 さらに別の問題点がある。低K誘電体層内に相互接続線やバイアを形成するこ
とは従来の方法、例えば、二重ダマシン方法では困難である。二重ダマシン方法
は多レベル相互接続製造方法であり、誘電体層が異なるレベルの相互接続線を接
続するバイアを製造する第1の空隙を形成するため、そして相互接続線を製造す
るための第2の空隙を形成するために食刻される。第1の空隙が食刻された後、
空隙はエッチャント気体に耐性を有する有機ポリマーを含むホトレジストのよう
な犠牲材料によって充填される。そして、誘電体層は二度目の食刻をされて第1
の空隙の上に伸びる相互接続線のための第2の空隙を形成する。その後、犠牲材
料は、基板をエッチャント溶液に浸すことにより第1の空隙から除去される。バ
イア及び線のために第1及び第2の空隙は単一のメタライゼーション工程により
金属で充填される。しかし、低K誘電材料が誘電体層に使用されている時、従来
の二重ダマシン方法を使用することが困難である。なぜならば、両方の材料が有
機ポリマーであるため犠牲材料を除去する同じエッチャント溶液がまた低K誘電
材料を除去するからである。
【0008】 従って、高い食刻速度と上のマスク層又は下のシリコン含有層に対する食刻選
択比とを与える低K誘電体材料を異方性食刻するためのエッチング方法が必要で
ある。食刻の完了後に基板上に不動態層の堆積がまったく又はほとんど残さない
エッチング方法が好ましい。また、エッチングプラズマには処理チェンバーを侵
食するフッ素含有気体が存在しないことが好ましい。さらに、従来の二重ダマシ
ン方法により低K誘電体層を形成する方法が必要である。
【0009】
【発明の開示】
本発明は、上に横たわるマスクに高い食刻選択性を提供するため、シリコン含
有有機誘電体層などの基板上の誘電体層をエッチングする方法を提供する。方法
は、(i)酸化シリコン又は窒化シリコンのマスクにより覆われた誘電体層を有
する基板を処理ゾーンに置き、(ii)処理ゾーン内に、酸化シリコン又は窒化
シリコンのパターン化されたマスク層を食刻することなく基板上の誘電体層を実
質的に食刻するために酸素を含むエネルギー化された処理気体を与える。好まし
くは、処理ゾーン内に導入された処理気体は実質的にフッ素を含有しない気体で
ある。さらに好ましくは、処理気体は、窒素、アルゴン、キセノン、ネオン、ク
リプトン、ヘリウムなどの非反応性気体を含み、酸素に対する非反応性気体の体
積流量比は、少なくとも500nm/分の食刻速度で且つ誘電体層のマスクに対
する食刻選択が少なくとも15:1で誘電体層を食刻するために十分に高い。最
も好ましくは、方法は、約3.0以下の誘電率を有するシリコン含有有機誘電体
層を食刻するように指向されている。ふさわしい有機誘電体層は、ベンゾシクロ
ブテン、パリレン、ポリテトラフルオロエチレン、ポリエーテル又はポリイミド
の一つ又は複数を含むポリマーから構成される。
【0010】 別の観点において、本発明は、基板上の誘電体層内に相互接続栓を形成するた
めにふさわしい方法を提供する。この方法において、誘電体層と上の第1マスク
を有する基板が処理ゾーン内に置かれる。本発明のエッチング方法を使用して、
第1の空隙が誘電体層中に形成される。そして、第1の空隙は、誘電体層の材料
と同じ速度又はより低い速度で食刻される犠牲材料により充填される。誘電体層
は、バイアのために形成された第1の空隙の上に横たわる相互接続線のための第
2の空隙を形成するために2回目の食刻が行なわれる。その後に、基板をストリ
ッパー溶液に浸すことにより第1の空隙から犠牲材料を除去する。そして、単一
のメタライゼーション工程により相互接続栓及び相互接続線を形成するため、第
1及び第2の空隙が金属により充填される。
【0011】 以下、本発明を説明する添付図面と詳細説明と特許請求の範囲を参照すること
により、本発明のこれらの及びその他の観点、特徴、及び利点がより理解される
であろう。
【0012】
【発明の実施の形態】
本発明のエッチング方法は、高い食刻速度と高い食刻選択比でもって基板15
上の低K誘電体層10を異方性食刻するのに有用である。基板15は、シリコン
又はガリウム砒素などの半導体材料、ポリマー、金属、セラミック、又はガラス
を含むどんな材料からも形成できる。好ましくは、低K誘電体層10は、ベンゾ
シクロブテン、パリレン、ポリテトラフルオロエチレン、ポリエーテル、ポリイ
ミド、又はこれらの混合物などの低誘電率を持った有機ポリマー材料を含む。よ
り好ましくは、低K誘電体層10は、低い誘電率を持った有機ポリマー材料を含
み、そして熱的安定性及びさまざまな金属と酸化物への接着性を改善するために
少量の他の材料を含む。例えば、ベンゾシクロブテンなどの低誘電率を持ったシ
リコン含有有機ポリマー材料である。シリコン含有は、有機ポリマー材料が、S
i、SiO2、又はSi33などのシリコン元素又はシリコン化合物を含むこと
を意味する。
【0013】 有機ポリマー材料を含む低K誘電体層10は一般に、溶剤ベース中に懸濁して
いる有機ポリマー前駆体から本質的になる高粘性液体から製造される。例えば、
ダウ・ケミカル社により製造されるCYCLOTENE(登録商標)は、約2.
4の誘電率を有し、そして溶剤中に懸濁している有機ポリマー・ベンゾシクロブ
テンを含む。液体ポリマー前駆体は有機ポリマーを含んだ低K誘電体層10を形
成するために従来のスピン・コーテイング装置を使用して基板15上に塗布され
る。低K誘電体層10の厚さは、基板上15に分配されるポリマーの体積、基板
15が回転される速度、又は回転時間を変えることにより調節される。そして、
基板15上のポリマー層は真空オーブン内で硬化され、そして低圧及び/又は高
温度で溶媒媒体を蒸発させてポリマーを架橋する。
【0014】 低K誘電体層10上に耐食刻材料の覆い層が堆積される。典型的に、耐食刻層
は酸化シリコン、窒化シリコン、酸化窒化シリコン、スパッターシリコン、アモ
ルファスシリコン、又はアモルファスカーボンのハードマスク層20を含む。ハ
ードマスク層20は、プラズマ増強蒸着、化学蒸着(CVD)、物理蒸着を含む
どんな従来手段により低K誘電体層10上に直接堆積される。好ましい実施例に
おいては、ハードマスク層20は、約0.1−0.3μmの厚さのCVDにより
堆積される二酸化シリコンの層を含む。
【0015】 ハードマスク層20は、従来のホトリソグラフイック方法を使用して、低K誘
電体層10内に食刻されるべき構造を定義するためにパターン化されて食刻され
る。従来のホトリソグラフイック方法において、デュポン・デ・ネマース・ケミ
カル社により製造されるRISTON(登録商標)などのホトレジストがハード
マスク層20上に塗布される。そして、バイアを形成するための孔又は空隙など
の食刻されるべき構造が、所望の構成の構造に対応したレチクルを介した光のパ
ターンでホトレジスト層25を露光することにより定義される。露光されたホト
レジスト層25は現像剤を使用して処理され、そして露光されていないホトレジ
ストは除去されてハードマスク層20の部分を露呈する。その後、ハードマスク
層20が、プラズマ、又はフッ素含有気体を含むエネルギー化された処理気体を
使用して食刻されて、下の低K誘電体層10の部分を露呈する。
【0016】 本方法においては、基板15上の低K誘電体層10は、図1に示されるような
、例えばアプライド・マテリアル社、カルフォルニア、サンタクララから商業的
に入手可能な、ダイエレクトリック・エッチMxP+センチュラ・チェンバーな
どの、処理チェンバー30内で食刻される。ここに示される特定の実施の形態の
処理チェンバー30は、半導体基板15の処理のために適当であり、本発明を説
明するためにのみ提供されるものであり、本発明の範囲を制限するために使用す
べきではない。処理気体をエネルギー化できる他の処理チェンバー、例えば、同
じくアプライド・マテリアル社から入手可能なIPSチェンバーも使用できる。
【0017】 方法を実行するために、処理チェンバー30は約1mTorrより低い圧力に
排気され、そして基板15が同じく真空であるロードロック移送チェンバー(図
示しない)処理チェンバー30の処理ゾーン35へ移動される。好ましくは、処
理ゾーン35は、少なくとも約5,000cm3の体積を含み、そしてより好ま
しくは約10,000ないし約50,000cm3の体積を含む。基板15はサ
ポート40上に置かれる。そしてエッチング工程中、基板15の温度を制御する
ためのヘリウムなどの冷媒気体が保持される溝55を持った受け表面を有する機
械的又は静電気的チャック50を使用して固定される。
【0018】 処理気体が基板15の周囲に配置された気体分配器60を通じて処理チェンバ
ー30内に導入される。そして、処理チェンバー30は約1ないし約1000m
Torr、より好ましくは典型的に、10ないし300mTorrの範囲の圧力
に維持される。処理ゾーン35内の処理気体に電場が結合されて、処理気体を(
i)処理チェンバー30内を取り囲むインダクター・コイル65にRF電流を与
えることにより誘導的に、(ii)RF電流をサポート40内のカソード電極6
3及び陽極電極として機能するように電気的に接地された処理チェンバー30の
側壁45に印加することにより容量的に、又は(iii)誘導的と容量的の両方
でエネルギー化する。反応性イオン・エッチング(RIE)方法においては、処
理気体は典型的に、約100ないし約2000ワットの出力レベルのRF電圧を
容量的にカソード電極63に結合し、そして陽極電極に電気的に接地することに
より、容量的にエネルギー化される。この代わりに、約750ワットないは約2
000ワットの出力レベルのRF電流がインダクター・コイル65へ印加されて
エネルギーを処理チェンバー30内に誘導的に結合して、処理ゾーン35内の処
理気体をエネルギー化する。処理電極又はインダクター・コイルに印加されるR
F電流の周波数は典型的に、約50KHZないしは約60MHZであり、そして
より典型的には約13.56MHZである。
【0019】 プラズマ又はエネルギー化された処理気体は、エレクトロン・サイクロトロン
共振又は磁気的増強リアクターを使用して増強される。ここでは、永久磁石70
又は電磁石コイルなどの磁場発生器が処理ゾーン35内のプラズマに磁場を印加
してエネルギー化された処理気体の密度と均一さを増加するために使用される。
好ましくは、磁場は、1989年6月27日に発行された米国特許第4,842
,683号に記載されているように基板15の平面に平行に回転する軸を持った
回転磁場を有する。処理チェンバー30内の磁場は、エネルギー化された処理気
体内に形成されるイオンの密度を増加するのに十分に強く、そしてCMOSゲー
トなどの構造への充電損傷を減少するのに十分に均一である。一般に、基板15
の表面で測定される磁場は500ガウス以下であり、そして典型的には約10な
いし約100ガウスである。
【0020】 消費された処理気体とエッチャント副産物は、処理チェンバー30内に約10 -3 mTorrの最小圧力を達成することのできる排気システム75を介して処理
チェンバー30から排出される。スロットル・バルブ80が処理チェンバー30
内の圧力を制御するために排気システム内に設けられている。また、光学終点測
定技術が検出可能な気体種に対応する特定波長の光放射強度の変化を測定するこ
とにより、特定の層についての食刻工程の完了を決定するのに典型的に使用され
る。二酸化シリコン又はポリシリコン層と処理気体との化学反応から生ずる、例
えばCO又はCN等の、検出可能な種の量の突然の増加又は減少は、誘電体層の
食刻の完了と下の層の食刻の開始を示す。
【0021】 本発明のエッチング方法は、有機ポリマー材料を含む低K誘電体層10の高食
刻速度と高食刻選択比を与える処理気体を使用する。方法は、低K誘電体層10
とその上にパターン化されたレジスト層を持った基板15を処理ゾーン35内に
置き、酸素を含む処理気体を処理ゾーン35内に導入し、そしてポリマー層を食
刻するために処理ゾーン35内の処理気体にエネルギーを与える、各ステップを
含む。エッチングの正確なメカニズムは未知だが、エッチングは主として低K誘
電体層10の有機ポリマーの炭化水素成分と酸素気体が反応することにより、処
理チェンバー30から排出されるCO、CO2などの気体の炭素化合物及び他の
炭素含有気体を形成することにより行なわれると信じられる。
【0022】 酸素気体の流量は処理ゾーン35の大きさに依存し、そして基板15上の実質
的に全てのエッチャント残留物と反応して気体性副産物を形成するのに十分に高
い。しかし、過剰に高い流量は好ましくない低K誘電体層の異方性食刻を生ずる
。約10,000cm3の体積を有する処理ゾーンに対して、酸素気体の適当な
流量は約5−100sccm、そしてより好ましくは約10−40sccmであ
る。異なる大きさの処理チェンバーに対しておいては、cm3における処理チェ
ンバー30に対するsccmにおける酸素流量の比が実質的に同じように維持さ
れる等価の酸素流量が使用されるべきである。
【0023】 好ましくは、処理気体はエネルギー化された処理気体により活性化される不活
性気体を含み、低K誘電体層10の表面に緩く接着した分離された材料をスパッ
タ除去し、これにより誘電体食刻速度を増強する。不活性気体は、アルゴン、キ
セノン、ネオン、クリプトン、又はヘリウムを含み、なかでもヘリウムが好まし
い。不活性気体の過剰な量は酸素気体の相対的な濃度を希釈させて全体の食刻速
度を減少させるため、酸素気体に対する不活性気体の体積流量は特定のポリマー
についての最適の食刻速度と食刻選択比を与えるように調整される。不活性気体
の処理気体中の量は典型的に約5ないし約40sccmである。
【0024】 最適なエッチングのために、不活性気体に対する酸素の体積流量比は低K誘電
体層を食刻し終える前にハードマスク層20を食刻し過ぎないように上のSiO 2 、又はSi34のハードマスク層20について高い食刻選択性と高い食刻速度
の両方を与えるように選択される。好ましくは、不活性気体に対する酸素の体積
流量比は、少なくとも約15:1のハードマスク層20(そしてまた下の層に対
し)に対し低K誘電体材料を食刻する食刻層選択比を与えるように、そして同時
に低K誘電体層10を少なくとも約0.5μm/分の高食刻速度、そして好まし
くは0.7ないし1.5μmで食刻するように選択される。好ましくは、他の気
体に対する酸素の体積流量比は約1:0ないし約0:1、そしてより好ましくは
2:1ないし1:0、そして最も好ましくは約1:1である。例えば、基板15
が低K誘電体層10の下に多結晶又は単結晶シリコン、珪化金属、シリコン酸化
物、又は窒化シリコン層などの下層を含む時、不活性気体に対する酸素の体積流
量比は材料の特定の組合せ、例えばシリコン基板に対してベンゾシクロブテンの
食刻のように、につき食刻選択比を増加するように調整できる。特に、処理気体
の体積流量比はシリコン基板15に対する誘電体の食刻選択比が少なくとも約5
:1、そしてより好ましくは少なくとも約15:1であるように選択される。不
活性気体に対する酸素の体積流量比は低K誘電体層10の食刻速度が少なくとも
10となるように調節でき、一方、食刻構造の側壁90が基板15上の低K誘電
体層10に対して少なくとも約85度の角度を形成する滑らかな表面を有する。
好ましい体積流量比がここに記載されているが、体積流量比は本発明の範囲から
逸脱することなく、特定の食刻選択比と食刻速度を達成するために異なる材料の
組合せ、構造のアスペクト比などの構造幾何形状について調整できる。
【0025】 本発明の別の実施の形態において、酸素と不活性気体の組合せに不動態化気体
を追加すると、新たに食刻された構造の側壁90上に不動態膜を与え、これによ
り異方性食刻を促進することが発見された。追加された不動態化気体が分離され
た炭素原子と反応してポリマーを形成し、新しく食刻された構造の側壁90上に
垂直異方性食刻を改良する不動態膜として堆積すると信じられている。適当な気
体は、N2、H2、NH3、CO又はこれらの混合物を含む。なかでも、N2が好ま
しい。好ましくは、酸素、不活性気体、及び不動態化気体の体積流量比は約1:
5:5ないし約1:0:0であり、より好ましくは約1:1:1ないし約1:0
:5であり、最も好ましくは約1:0:1ないし約1:0:5である。
【0026】 処理気体のさらなる利点は、酸素含有気体は、特に低いエッチング温度におい
て、基板15上に残存するホトレジスト、エッチャント副産物、及び過剰な不動
態堆積物を取除き又は剥ぎ取り、同時に低K誘電体層10を食刻する。従って、
低K誘電体層10の食刻が完了する時、ホトレジストを剥ぎ取る後処理を製造工
程を中断することなく直ちに進めることができる。しかし、従来のレジストを焼
却するために基板15を約200ないし400℃の温度で加熱することが必要な
レジスト剥ぎ取り方法とは対照的に、本発明の方法は低K誘電体層を低温度で食
刻することにより取除く。
【0027】 図2は、Si−O結合と炭化水素グループを示す、ベンゾシクロブテンの分子
の一部を示す概略図である。酸素含有気体と低K誘電体層10の有機ポリマーの
炭化水素グループとの間の反応は発熱反応で、低K誘電体の食刻速度は基板15
の温度を下げることにより実際に改良される。好ましくは、基板15は上述した
ようにヘリウムを使用して約50℃の温度に冷却される。より好ましくは、基板
15は少なくとも約15℃の温度まで冷却される。そして最も好ましくは少なく
と20℃まで冷却される。
【0028】 さらに別の観点では、本発明は二重ダマシン方法により低K誘電体層10内に
相互接続線95、及びバイア100の複数レベルを形成する方法である。この方
法において、図3aないし図3dに示すように、0.5ないし約5μmの厚さを
有する低K誘電体層10が、基板15上の下層105上の導電材料の相互接続線
95上に堆積される。低K誘電体層10上に酸化シリコン又は窒化シリコンのパ
ターン化されたハードマスク層20が形成される。その後に、本発明の方法が相
互接続線95の互いに異なるレベルを接続するためのバイア100を製造するた
めに低K誘電体層10内に第1の空隙110を食刻するために使用される。
【0029】 誘電体層内に食刻された第1の空隙110はハードマスク層20を食刻しそし
てパターン化するのに使用されるパターンニング工程に耐える犠牲材料115に
より充填され、そして本方法により有機ポリマー低K誘電体層10を食刻する速
度と同じか又はより低い速度で食刻される。ハードマスクの第2層20が、低K
誘電体層10と充填された空隙の表面上に形成され、ハードマスク層20が基板
15上にレジスト構造の別の組の層を与えるためにパターン化される。
【0030】 低K誘電体層10は本エッチング方法により2回目の食刻されて、低K誘電体
層10内に第2の空隙120を形成する。第2の空隙120は、相互接続バイア
100を形成する第1の空隙110の上に横たわる第2の相互接続線を形成する
ための大きさをもって分布される。その後に、犠牲材料115が第1の空隙11
0から周囲の低K誘電体層10を損傷または食刻することなく残存する犠牲材料
115を実質的に取除く湿式食刻方法により除去される。第1及び第2の空隙1
20には、図3dに示すように相互接続栓及び上に横たわる相互接続線95を形
成するために単一のメタライゼーション工程により、金属が充填される。
【0031】 低K誘電体ポリマー層を食刻するための二重ダマシン工程を実行する時の問題
は、第1の空隙110内の犠牲材料115が第2の空隙120を形成するために
使用される後の工程により除去されないことである。同時に、犠牲材料115は
周囲の低K誘電体層10を損傷したり食刻したりすることがない工程により、容
易に除去できなければならないことである。好ましくは、犠牲材料115は、低
K誘電体層10とほぼ同じ速度又はより低い速度で食刻される有機ポリマーから
本質的になるホトレジストである。より好ましくは、犠牲材料115として使用
されたホトレジストは第2の相互接続線95を形成するために第2の空隙120
を食刻するのに用いられる食刻工程により除去されない。これはハードマスク層
20をパターン化するのに使用されるホトレジストのタイプと反対のホトレジス
トを使用することにより達成できる。例えば、RISTON(登録商標)などの
ポジテイブレジストがハードマスク層20をパターン化するのに使用される時、
ネガテイブレジストが犠牲材料115として使用される。別の方法は、異なる周
波数の光に感度を有するホトレジストを選択して、犠牲材料115として使用さ
れるホトレジストがハードマスク層20をパターン化するのに使用される光への
露光により変化されないようにすることである。第3の方法は、ハードマスク層
20上のホトレジスト層25内に第2の空隙120を画定すると同時に、第1の
空隙110内の犠牲材料115を露光する又は遮蔽するレチクルを使用すること
である。同じ周波数の光により露光されない適当なホトレジストはRISTON
(登録商標)である。
【0032】 本発明は、ベンゾシクロブテンなどのシリコン含有低K誘電体層10から適当
な犠牲材料115を周囲の低K誘電体層10を損傷又は食刻することなく除去す
る方法を提供する。ハードマスク層20内に第2の空隙120が形成された後に
、基板15が低K誘電体材料と反応することなく犠牲材料を除去するストリッピ
ング溶液のバスに浸される。適当なストリッピング溶液は、マサチュセッツ、ニ
ュートン、シップレイ社から商業的に入手可能なEKC(登録商標)を含む。基
板はバス中に約5秒ないし1時間浸される。これに加えて、超音波バス又は加熱
などの追加のエネルギーをバスに加える方法も使用できる。湿式食刻工程に続い
て、基板15の表面上に残留するエッチング溶液が中性化されてそして適当なす
すぎ装置により除去される。適当なすすぎ装置は、カスケード・オーバーフロー
すすぎタンク、クイックダウンすすぎ器、又はスピンすすぎ/乾燥機を含む。
【0033】
【実施例】
以下の実施例により、半導体基板15上に有機ポリマーを含む低K誘電体層1
0、特にシリコン含有低K誘電体層、をエッチングする本発明の方法を説明する
。しかし、当業者には明らかなように装置と方法は他のアプリケーションにも使
用できる。本発明の範囲は以下に与えられる例に示されるものに限定すべきでな
い。
【0034】 これらの例において、基板15は200mm(8インチ)直径のシリコンウエ
ハーであって、約2μmの厚さを持ったベンゾシクロブテン層と約0.3μmの
厚さを持った酸化シリコンハードマスク層20が連続的に被覆された。これに加
えて、ハードマスク層20上に典型的に約1μm厚のホトレジスト層が存在した
。基板15はダイエレクトリック・エッチMxP+センチュラ・チェンバーのサ
ポート40上に置かれた。O2とN2とを含んだ処理気体が以下に説明される特定
の体積流量と体積流量比で処理チェンバー30内に導入された、そして処理チェ
ンバー30が約30mTorrの圧力に維持された。その後に、処理気体が処理
電極にRF電圧を印加することにより処理ゾーン35内でエネルギー化され、そ
してエネルギー化された処理気体が処理ゾーン35内に回転磁場を印加すること
により増強された。処理電極に印加された特定の電力レベル及び磁場の強度は各
実施例について記述される。基板15は、低K誘電体層10の高食刻速度を提供
するために十分に低い温度までに冷却された。典型的に、基板15は、基板15
の背面上の約2ないし約20Torrの圧力に維持されたヘリウム流を使用して
2℃の温度まで冷却された。
【0035】 食刻されたウエハーの走査電子顕微鏡(SEM)写真又はマイクログラフが、
(i)低K誘電体層10から除去された材料、(ii)上に横たわるSiO2
ードマスク層20から除去された材料、及び(iii)側壁輪郭角度を測定する
ために使用された。平均食刻速度が、少なくとも15の異なる場所において基板
15の食刻された構造の深さを測定することにより計算された。食刻選択比は、
ハードマスク層20の食刻速度に対する低K誘電体層10の食刻速度の比から計
算された。食刻速度均一さは次式を使用して計算された。 均一さ=(最大食刻速度−最小食刻速度)/(2平均食刻速度) 実施例1 第1実施例において、一連の実験が、基板温度、RF出力、磁場強度、及びN 2 に対するO2の体積流量比が低K誘電体層10内にバイアを食刻する平均食刻速
度に与える影響を研究するために行なわれた。図4に結果が示される。ここにお
いて、垂直軸は食刻速度が測定された各基板15上の四つの異なる領域を指示す
るために四つの部分に分割されている。低密度の食刻構造又は能動装置を有する
基板の端(隔離領域)、高密度の領域を有する基板の端、低密度の領域を有する
基板の中心、及び高密度領域を有する基板の中心である。グラフに示される食刻
速度は19基板で行なわれた測定について計算された平均食刻速度である。端の
隔離領域についての平均食刻速度は7952Å/分であり、端の高密度領域につ
いての平均食刻速度は8046、そして中心の高密度及び隔離領域の平均食刻速
度はそれぞれ7340及び7350である。図4の水平軸はまた4つの部分に分
割され、所望の温度レベルに基板を維持するために基板の背面に印加されるヘリ
ウムの圧力をTorrで示し、処理電極に印加される出力レベル、磁場の強度、
及び80sccmの処理気体の全流量においてN2に対するO2の体積流量比を示
す。
【0036】 図4を参照すると、ほとんど例外なく、基板15の全ての四つの測定領域の食
刻速度はヘリウム圧力、RF出力、磁場強度、及びN2に対するO2の体積流量比
の増加に伴ない増加した。酸素含有気体は低K誘電体層10の食刻について主に
影響を与えるため、食刻速度はN2に対するO2の体積流量比の増加に対して最も
急速に増加することが見える。
【0037】 低K誘電体食刻速度はまた、処理気体と低K誘電体層10との間の食刻反応が
発熱性のため、ヘリウム圧力の増加又は基板15の冷却の増加に対して上昇する
。しかし、低K誘電体食刻速度は、能動装置が高密度である基板15の端の近く
の領域においては2つの理由でヘリウム圧力と共に増加しない。第1に、ヘリウ
ムが基板15の端を流れることにより基板15の下の溝55から流出し、基板の
端をより冷却する。第2に、この領域にはより多くの能動装置が存在し、そして
より少ない材料が食刻されて、過剰な熱が除去され、従って食刻速度について影
響がより少ない。増加する磁場強度に対してこの領域はほぼ一定の食刻速度を示
し、これも同じファクターに帰する。例えば、除去されるべきより少ない低K誘
電体材料しか存在しないため、基板上のエネルギー化された処理気体の濃度と攪
拌を増加させる磁場強度の増加は誘電体食刻について全く又はほとんど影響を持
たない。
【0038】 実施例2 第2実施例は図5a及び図5bにそれぞれ示すように、O2の増加する体積流
量の関数として、食刻された構造の側壁輪郭と食刻速度の変化を説明する。この
実験において、O2の体積流量は40から50sccmに増加され、そしてN2
対するO2の体積流量は1:1の一定に保たれた。処理電極に印加された出力レ
ベルは600ワットであった。ウエハー表面で測定された磁場は90ガウスであ
った。基板15は14Torrの圧力のヘリウムにより2℃の温度に維持された
【0039】 図5aに示されるように、低K誘電体層10の食刻速度はO2の体積流量の増
加に伴ない比例して増加する。そして酸素の流量が45sccmを越えるとより
速い速度で増加する。
【0040】 図5bを参照すると、O2の体積流量が増加すると側壁の輪郭の角度が増加す
ることが示されている。90度の好ましい輪郭は約45sccmである。図5b
においては、側壁輪郭角度は低K誘電体層10下の基板表面から測定された。そ
して、90度より大きい角度はおじぎをした側壁である。おじぎをするというこ
とは食刻構造の断面積が食刻構造の上から底に向けて増加することを意味する。
【0041】 実施例3 第3実施例は、誘電体層の食刻において、重要な寸法(CD)の損失に関する
3レベルにおいて作用する4つの変数の影響を研究するため行なわれた要素的設
計の研究を示す。4つの変数は、表1に示すように、ヘリウムの背面冷却圧力、
プラズマ発生器に印加された出力、磁場強度、そしてN2に対するO2の体積流量
比である。
【0042】 表1
【0043】 これらの実験においては、0.25μmの重要な寸法を持った溝が低K誘電体
層10中に食刻された。低K誘電体層10内に食刻された構造の重要な寸法は、
基板15の表面にわたって2つの異なる領域において測定された。SEMマイク
ログラフが食刻前の低K誘電体層上に形成されたマスク又はレジスト構造の平均
幅(Wr)を測定するのに使用された。食刻後に、食刻された構造の第2の幅(
We)が測定された。重要な寸法の損失は差(Wr−We)であり、重要な寸法
の損失%は(Wr−We)/Wrx100%であった。最小の重要な寸法は、食
刻構造の断面を横断する最小幅の平均値として測定された。
【0044】 CD結果の損失は図5cのグラフに示される。ここにおいて、垂直軸は2つの
部分に分割され、それぞれ基板15上の特定の領域に対応し、そこで各速度の測
定が行なわれた。2つの領域は、高密度の能動装置又は食刻構造を持った基板1
5の端の端領域と、低密度の能動装置又は食刻構造を持った基板15の中心の中
心領域とからなる。図5cの水平軸は四つの部分に分割され、基板15の背面に
加えられるヘリウム気体圧力をTorrで示し、処理電極に加えられる出力レベ
ル、磁場の強度、及びN2に対するO2の体積流量比を示す。
【0045】 図5cから、基板15上の中心及び端領域の両方における食刻構造の重要な寸
法の損失はヘリウム圧力、RF出力、磁場強度、及びN2に対するO2体積流量
比の増大に対して同じ方向に変化することが示される。0.25μmの溝の平均
重要な寸法は、中心の高密度領域及び端の高密度領域においてそれぞれ、0.2
5及び0.28である。従って、これら四つの変数の基板15の表面上の異なる
点における重要な寸法の損失に与える一般的な影響は同じである。しかし、ヘリ
ウム気体圧力の増加に対して、重要な寸法の損失の大きさは基板15の中心領域
についてずっと大きい。これに加えて、重要な寸法の損失は窒素に対する酸素の
流量比の増大に対して実質的に減少する。追加の酸素成分はより高速でより異方
性食刻を生ずると期待されるためこれは予期できないことである。特に、酸素は
異方性食刻を与える重合成不動態堆積を燃やすからである。増加するバイアス出
力レベルに対してCDの損失はより緩やかな速度でまた減少する。これはより高
いバイアス出力は、垂直方向により高い方向性でもって食刻するより多くのエネ
ルギー化されたイオンを与えるために予期される。
【0046】 これらの実施例は、本発明による方法は、0.8μm/分より大きい高い食刻
速度及び15:1より大きい上のハードマスク層20に対するシリコン含有低K
誘電体層10を食刻する高い食刻選択比を与えたことを示す。低K誘電体層10
内に食刻された構造の輪郭はしばしば85度を越える基板15の平面に対して実
質的に垂直な角度を持った。また重要な寸法の低い損失が誘電体層の食刻につい
て得られた。さらに、フッ素種の不存在はハロゲン元素及び種による誘電体層の
汚染が存在しないため生産性を改善した。
【0047】 本発明を好ましい実施の形態について詳細に説明したが他の変形も可能である
。例えば、酸素気体又は不活性気体に機能的に等価なフッ素を含有しない気体も
使用でき、そしてこのエッチング方法は不動態層及び歪減少層などの低誘電率を
有する有機ポリマー材料を含む他の層又は構造を食刻するのに使用できる。従っ
て、特許請求の範囲は好ましい実施の形態の記述に限定されるべきでない。
【図面の簡単な説明】
【図1】 本発明のエッチング方法を実施するのに好適な処理チェンバーの
概略断面図。
【図2】 ベンゾシクロブテンの部分的な分子の概略図。
【図3a】 基板上の導電相互接続線を覆う低K誘電体層上のハードマスク
層とパターン化されたホトレジスト層の垂直断面図。
【図3b】 バイアを形成するために実質的に異方性食刻された第1の空隙
を示す低K誘電体層の食刻後の図3aの基板の垂直断面図。
【図3c】 第1の空隙上に第2の空隙を形成するためのパターン化された
ホトレジスト層と犠牲材料により充填された第1の空隙とを示す図3bの基板の
垂直断面図。
【図3d】 相互接続線を形成するために実質的に異方性食刻された第2の
空隙を示す低K誘電体層の食刻後の図3cの基板の垂直断面図。
【図3e】 残存犠牲材料を除去した後の図3dの基板の垂直断面図。
【図3f】 バイアと相互接続線を形成するために第1と第2の空隙に金属
を充填後の図3eの基板の垂直断面図。
【図4】 バイアと相互接続線を、ヘリウム背面冷却、RF出力、磁場強度
、及びO2のN2に対する体積流量比の関数として食刻した時の基板中の低K誘電
体層の食刻速度及び食刻速度の均一性の変化を示すグラフ。
【図5a】 O2の体積流量の関数として低K誘電体層の食刻速度を示すグ
ラフ。
【図5b】 O2の体積流量の関数として低K誘電体層内の食刻構造の側壁
角度を示すグラフ。
【図5c】 ヘリウム背面冷却、RF出力、磁場強度、及びO2のN2に対す
る体積流量比の関数として0.25μm溝を食刻した時の基板中の低K誘電体層
の食刻速度及び食刻速度の均一性を示すグラフ。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F004 AA05 BA04 BA20 BB08 BB13 BB18 BB25 DA00 DA22 DA23 DA24 DA25 DA26 DB23 DB25 EA06 EB03 5F045 AA08 AE17 DP03 EH11 EH13 EH16 EJ03 EJ10 HA13

Claims (29)

    【特許請求の範囲】
  1. 【請求項1】 基板上の誘電体層を食刻するためのエッチング方法において
    、 (a)上にマスクを持った誘電体層を含んだ基板を処理ゾーンに置き、 (b)処理ゾーン内に、基板上の誘電体層を食刻するために酸素を含んだエネ
    ルギー化された処理気体を与える、 ステップを含むエッチング方法。
  2. 【請求項2】 前記ステップ(a)が有機誘電材料を有する誘電体層を含む
    基板を置くことを含む請求項1に記載の方法。
  3. 【請求項3】 前記基板が約40℃以下の温度に維持される請求項1に記載
    の方法。
  4. 【請求項4】 前記基板が約−30℃の温度に維持される請求項3に記載の
    方法。
  5. 【請求項5】 前記エネルギー化された処理気体が実質的にフッ素を含有し
    ない気体である請求項1に記載の方法。
  6. 【請求項6】 前記エネルギー化された処理気体が窒素、アルゴン、キセノ
    ン、ネオン、クリプトン及びヘリウムの内の一つ又は複数を含んだ不反応性気体
    をさらに含み、不反応性気体に対する酸素の体積流量比が誘電体層を少なくとも
    約500nm/分の食刻速度で食刻し、酸化シリコン又は窒化シリコンを含んだ
    上のマスクに対して少なくとも約15:1の食刻選択性を持つに十分に高い請求
    項1に記載の方法。
  7. 【請求項7】 前記エネルギー化された処理気体が、約1:2ないしは約2
    :1の体積流量比で酸素と窒素を含む請求項6に記載の方法。
  8. 【請求項8】 前記エネルギー化された処理気体がさらに、CO、CO2
    NH3、及びH2からなるグループから選択された不動態化気体を含む請求項7に
    記載の方法。
  9. 【請求項9】 前記エネルギー化された処理気体が、約2:1:1ないし約
    1:4:4の体積流量比で酸素、N2、及びCOを含む請求項1に記載の方法。
  10. 【請求項10】 前記ステップ(a)が、約3.0以下の誘電率を持ち、そ
    してベンゾシクロブテン、パリレン、ポリテトラフルオロエチレン、ポリエーテ
    ル、又はポリイミドの中の一つ又は複数を含む誘電体層を含んだ基板を置くこと
    を含む請求項1に記載の方法。
  11. 【請求項11】 基板上の有機誘電体層を食刻するためのエッチング方法に
    おいて、 (a)約3.0以下の誘電率を有する有機誘電体層とその上のマスクを含む基
    板を処理ゾーンに置き、 (b)処理ゾーン内に、窒素、アルゴン、キセノン、ネオン、クリプトン、又
    はヘリウムの中の一つまたは複数を含む不反応性気体と酸素とを含むエネルギー
    化された処理気体を供給し、 処理気体は、酸化シリコン又は窒化シリコンを含む上のマスクに対して少なく
    とも約15:1の食刻選択性をもって誘電体層を少なくとも約500nm/分の
    食刻速度で食刻するために十分に高い、不反応性気体に対する酸素の体積流量比
    を有する、 ことを含むエッチング方法。
  12. 【請求項12】 前記処理気体が約1:2ないし約2:1の体積流量比で酸
    素と窒素を含む請求項11に記載の方法。
  13. 【請求項13】 前記基板が約40℃以下の温度に維持される請求項11に
    記載の方法。
  14. 【請求項14】 前記処理気体がさらに、CO、CO2、NH3、及びH2
    中の一つ又は複数を含む不動態化気体を含む請求項11に記載の方法。
  15. 【請求項15】 前記処理気体が、酸素、窒素、及びCOを約2:1:1な
    いし約1:4:4の体積流量比で含む請求項14に記載の方法。
  16. 【請求項16】 基板を食刻するためのエッチング方法であって、 (a)ベンゾシクロブテン、パリレン、ポリテトラフルオロエチレン、ポリエ
    ーテル又はポリイミドを含む誘電体層と酸化シリコン又は窒化シリコンを含む上
    のマスク層とを有する基板を処理ゾーン内に置き、 (b)処理ゾーン内に、窒素、アルゴン、キセノン、ネオン、クリプトン、及
    びヘリウムの中の一つ又は複数を含む不反応性気体と酸素を含むエネルギー化さ
    れた処理気体を供給し、 (c)基板を約40℃以下の温度に維持する 各ステップを含むエッチング方法。
  17. 【請求項17】 前記ステップ(a)が、ベンゾシクロブテンを含む誘電体
    層を基板を置くことを含む請求項16に記載のエッチング方法。
  18. 【請求項18】 前記不反応性気体に対する酸素の体積流量比が、酸化シリ
    コン又は窒化シリコンを含む上のマスクに対して少なくとも約15:1の食刻選
    択性をもって誘電体層を少なくとも約500nm/分の食刻速度で食刻するため
    に十分に高い請求項16記載のエッチング方法。
  19. 【請求項19】 前記処理気体が実質的にフッ素を含有しない請求項16に
    記載のエッチング方法。
  20. 【請求項20】 前記処理気体が、酸素と窒素を約1:2ないしは約2:1
    の体積流量比で含む請求項16に記載のエッチング方法。
  21. 【請求項21】 前記基板が約40℃以下の温度に維持される請求項16に
    記載のエッチング方法。
  22. 【請求項22】 前記処理気体がさらに、CO、CO2、NH3、及びH2
    らなるグループから選択された不動態化気体を含む請求項16に記載のエッチン
    グ方法。
  23. 【請求項23】 前記処理気体が酸素、窒素、及びCOを約2:1:1ない
    し約1:4:4の体積流量比で含む請求項22に記載のエッチング方法。
  24. 【請求項24】 基板上の誘電体層内に相互接続栓を形成する方法であって
    、 (a)誘電体層とその上の第1マスクを有する基板を処理ゾーン内に置き、 (b)処理ゾーン内に窒素、アルゴン、キセノン、ネオン、クリプトン、及び
    ヘリウムの中の一つ又は複数を含む不反応性気体と酸素を含むエネルギー化され
    た処理気体を供給して、誘電体層に第1の空隙を食刻し、 (c)犠牲材料で第1の空隙を充填し、 (d)誘電体層の上に第2のマスクを形成し、 (e)処理ゾーン内に窒素、アルゴン、キセノン、ネオン、クリプトン、及び
    ヘリウムの中の一つ又は複数を含む不反応性気体と酸素を含むエネルギー化され
    た処理気体を供給して、誘電体層に第2の空隙を食刻し、 (f)犠牲材料を剥ぎ取り、 (g)相互接続栓を形成するために誘電体層内の第1及び第2の空隙内に金属
    を堆積する、 各ステップを有する方法。
  25. 【請求項25】 前記処理気体が実質的にフッ素を含有しない気体である請
    求項24に記載の方法。
  26. 【請求項26】 前記処理気体が、酸素と窒素を約1:2ないしは約2:1
    の体積流量比で含む請求項24に記載の方法。
  27. 【請求項27】 前記基板が約40℃以下の温度に維持される請求項24に
    記載の方法。
  28. 【請求項28】 前記処理気体がさらに、CO、CO2、NH3、及びH2
    らなるグループから選択された不動態化気体を含む請求項24に記載の方法。
  29. 【請求項29】 前記処理気体がO2、N2、及びCOを約2:1:1ないし
    約1:4:4の体積流量比で含む請求項28に記載の方法。
JP2000546389A 1998-04-29 1999-04-06 低k誘電体層をエッチングする方法 Pending JP2002513207A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/069,568 1998-04-29
US09/069,568 US6387819B1 (en) 1998-04-29 1998-04-29 Method for etching low K dielectric layers
PCT/US1999/007713 WO1999056310A2 (en) 1998-04-29 1999-04-06 Method for etching low k dielectric layers

Publications (1)

Publication Number Publication Date
JP2002513207A true JP2002513207A (ja) 2002-05-08

Family

ID=22089865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000546389A Pending JP2002513207A (ja) 1998-04-29 1999-04-06 低k誘電体層をエッチングする方法

Country Status (3)

Country Link
US (1) US6387819B1 (ja)
JP (1) JP2002513207A (ja)
WO (1) WO1999056310A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006512783A (ja) * 2002-12-23 2006-04-13 東京エレクトロン株式会社 2層フォトレジストのドライ現像方法及び装置
KR20180101271A (ko) * 2017-03-03 2018-09-12 도쿄엘렉트론가부시키가이샤 유기 재료들의 자가 제한 에칭을 수행하기 위한 프로세스

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
KR20010042419A (ko) * 1998-04-02 2001-05-25 조셉 제이. 스위니 낮은 k 유전체를 에칭하는 방법
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
JP2000077410A (ja) * 1998-08-27 2000-03-14 Tokyo Ohka Kogyo Co Ltd 多層配線構造の形成方法
US6649515B2 (en) 1998-09-30 2003-11-18 Intel Corporation Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
US6406995B1 (en) 1998-09-30 2002-06-18 Intel Corporation Pattern-sensitive deposition for damascene processing
JP2000252359A (ja) * 1999-03-03 2000-09-14 Sony Corp 絶縁膜のエッチング方法および配線層の形成方法
KR100452418B1 (ko) * 1999-06-30 2004-10-12 인텔 코오퍼레이션 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법
US6660655B2 (en) * 1999-10-12 2003-12-09 Taiwan Semiconductor Manufacturing Company Method and solution for preparing SEM samples for low-K materials
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
GB0001179D0 (en) * 2000-01-19 2000-03-08 Trikon Holdings Ltd Methods & apparatus for forming a film on a substrate
DE10103524A1 (de) * 2001-01-26 2002-08-22 Infineon Technologies Ag Verfahren und Halbleiteranordnung zur Ätzung einer Schicht eines Halbleitersubstrats mittels einer siliziumhaltigen Ätzmaske
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
US7084070B1 (en) 2001-03-30 2006-08-01 Lam Research Corporation Treatment for corrosion in substrate processing
US20020177321A1 (en) * 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
US6303477B1 (en) * 2001-04-04 2001-10-16 Chartered Semiconductor Manufacturing Ltd Removal of organic anti-reflection coatings in integrated circuits
JP4124315B2 (ja) * 2001-05-01 2008-07-23 東京応化工業株式会社 被膜の処理方法およびこの方法を用いた半導体素子の製造方法
KR100479600B1 (ko) * 2001-06-28 2005-04-06 주식회사 하이닉스반도체 콘택 형성 방법
JP4278915B2 (ja) * 2002-04-02 2009-06-17 東京エレクトロン株式会社 エッチング方法
US7125645B2 (en) * 2002-04-10 2006-10-24 United Microelectronics Corp. Composite photoresist for pattern transferring
DE10237787A1 (de) * 2002-08-17 2004-03-04 Robert Bosch Gmbh Schichtsystem mit einer Siliziumschicht und einer Passivierschicht, Verfahren zur Erzeugung einer Passivierschicht auf einer Siliziumschicht und deren Verwendung
US20040121604A1 (en) * 2002-12-18 2004-06-24 Chun-Feng Nieh Method of etching a low-k dielectric layer
US20050189653A1 (en) * 2004-02-26 2005-09-01 Hun-Jan Tao Dual damascene intermediate structure and method of fabricating same
US20070186953A1 (en) * 2004-07-12 2007-08-16 Savas Stephen E Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing
US7659206B2 (en) 2005-01-18 2010-02-09 Applied Materials, Inc. Removal of silicon oxycarbide from substrates
US7208325B2 (en) 2005-01-18 2007-04-24 Applied Materials, Inc. Refreshing wafers having low-k dielectric materials
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US7399712B1 (en) * 2005-10-31 2008-07-15 Novellus Systems, Inc. Method for etching organic hardmasks
US7341953B2 (en) * 2006-04-17 2008-03-11 Lam Research Corporation Mask profile control for controlling feature profile
US7758763B2 (en) 2006-10-31 2010-07-20 Applied Materials, Inc. Plasma for resist removal and facet control of underlying features
KR100777927B1 (ko) * 2006-12-05 2007-11-21 동부일렉트로닉스 주식회사 반도체 소자의 미세패턴 형성방법
US8083963B2 (en) 2007-02-08 2011-12-27 Applied Materials, Inc. Removal of process residues on the backside of a substrate
US7807064B2 (en) * 2007-03-21 2010-10-05 Applied Materials, Inc. Halogen-free amorphous carbon mask etch having high selectivity to photoresist
US8962101B2 (en) 2007-08-31 2015-02-24 Novellus Systems, Inc. Methods and apparatus for plasma-based deposition
US8435608B1 (en) 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
KR20100031962A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법
SG195494A1 (en) 2012-05-18 2013-12-30 Novellus Systems Inc Carbon deposition-etch-ash gap fill process
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US8987139B2 (en) * 2013-01-29 2015-03-24 Applied Materials, Inc. Method of patterning a low-k dielectric film
US9304396B2 (en) 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
JP6173851B2 (ja) 2013-09-20 2017-08-02 株式会社日立ハイテクノロジーズ 分析方法およびプラズマエッチング装置
US9320387B2 (en) 2013-09-30 2016-04-26 Lam Research Corporation Sulfur doped carbon hard masks
US9589799B2 (en) 2013-09-30 2017-03-07 Lam Research Corporation High selectivity and low stress carbon hardmask by pulsed low frequency RF power
US11373803B2 (en) * 2017-08-11 2022-06-28 Applied Materials, Inc. Method of forming a magnetic core on a substrate
WO2020205335A1 (en) * 2019-04-05 2020-10-08 Tokyo Electron Limited Independent control of etching and passivation gas components for highly selective silicon oxide/silicon nitride etching
TW202113121A (zh) 2019-05-29 2021-04-01 美商蘭姆研究公司 藉由高功率脈衝低頻率射頻產生的高選擇性、低應力、且低氫之類鑽石碳硬遮罩

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
JPS59163826A (ja) 1983-03-08 1984-09-14 Toshiba Corp ドライエツチング方法
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
JP2890432B2 (ja) * 1989-01-10 1999-05-17 富士通株式会社 有機物の灰化方法
US5100501A (en) * 1989-06-30 1992-03-31 Texas Instruments Incorporated Process for selectively depositing a metal in vias and contacts by using a sacrificial layer
US5262279A (en) 1990-12-21 1993-11-16 Intel Corporation Dry process for stripping photoresist from a polyimide surface
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
US5486493A (en) 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5509553A (en) 1994-04-22 1996-04-23 Litel Instruments Direct etch processes for the manufacture of high density multichip modules
US5559055A (en) 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5895742A (en) * 1996-07-19 1999-04-20 Uniphase Telecommunications Products, Inc. Velocity-matched traveling-wave electro-optical modulator using a benzocyclobutene buffer layer
US6077792A (en) * 1997-07-14 2000-06-20 Micron Technology, Inc. Method of forming foamed polymeric material for an integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006512783A (ja) * 2002-12-23 2006-04-13 東京エレクトロン株式会社 2層フォトレジストのドライ現像方法及び装置
KR20180101271A (ko) * 2017-03-03 2018-09-12 도쿄엘렉트론가부시키가이샤 유기 재료들의 자가 제한 에칭을 수행하기 위한 프로세스
KR102498944B1 (ko) 2017-03-03 2023-02-10 도쿄엘렉트론가부시키가이샤 유기 재료들의 자가 제한 에칭을 수행하기 위한 프로세스

Also Published As

Publication number Publication date
US6387819B1 (en) 2002-05-14
WO1999056310A2 (en) 1999-11-04
WO1999056310A3 (en) 2000-02-10

Similar Documents

Publication Publication Date Title
US6387819B1 (en) Method for etching low K dielectric layers
US5843226A (en) Etch process for single crystal silicon
US6040248A (en) Chemistry for etching organic low-k materials
US5814563A (en) Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
US5843847A (en) Method for etching dielectric layers with high selectivity and low microloading
US5942446A (en) Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
US6670278B2 (en) Method of plasma etching of silicon carbide
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
US4472237A (en) Reactive ion etching of tantalum and silicon
US20090191711A1 (en) Hardmask open process with enhanced cd space shrink and reduction
US20070026665A1 (en) Method of fabricating a dual damascene interconnect structure
JP2003506866A (ja) エッチングプロセス用側壁ポリマー形成ガス添加物
JP2004527906A (ja) 非反射性有機コーティング層をエッチングする方法
JP2004519838A (ja) 窒化チタンをエッチングする方法
JP2002543613A (ja) 低容量の誘電体層をエッチングするための技術
JP2002525840A (ja) 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス
KR20010033061A (ko) 유기 마스크 적층을 이용한 패턴화된 층의 고온 에칭 방법
JP2007103942A (ja) 炭素系ハードマスクを開く方法
JP2006066408A (ja) ドライエッチング方法
JPH08172077A (ja) ビアのプラズマエッチング改良方法
US6897154B2 (en) Selective etching of low-k dielectrics
JP2004512673A (ja) 炭素を含有するシリコン酸化物膜をエッチングする方法
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US4937643A (en) Devices having tantalum silicide structures
US6958297B2 (en) Plasma etching methods

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090330

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090630

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091126