JP2003007960A - 電子装置及びその製造方法 - Google Patents

電子装置及びその製造方法

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一之 田口
Norihiko Sugita
憲彦 杉田
Hideki Tanaka
英樹 田中
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 製造歩留まりの高い電子装置を提供する。 【解決手段】 電子装置の製造方法において、一主面に
互いに異なる第１領域及び第２領域を有する配線基板
と、一主面に複数の第１突起状電極を有する第１電子部
品と、一主面に前記第１突起状電極よりも融点が高い複
数の第２突起状電極を有する第２電子部品とを準備する
工程と、前記複数の第１突起状電極を溶融することによ
って前記配線基板の一主面の第１領域に前記第１電子部
品を実装する工程と、前記配線基板の一主面の第２領域
と前記第２電子部品の一主面との間に接着用樹脂を介在
した状態で加熱しながら前記第２電子部品を圧着するこ
とによって前記配線基板の一主面の第２領域に前記第２
電子部品を実装する工程とを有し、前記第２電子部品を
実装する工程は、前記第１実装部品を実装する工程の前
に実施する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子装置及びその
製造技術に関し、特に、フリップチップ実装技術を採用
する電子装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】電子装置として、例えば、ＭＣＭ（Ｍul
ti Ｃhip Ｍodule）と呼称される電子装置が知られてい
る。ＭＣＭは、集積回路が内蔵された複数の半導体チッ
プを配線パターンが形成された配線基板に実装し、一つ
のまとまった機能を構築している。このＭＣＭにおいて
は、データ転送速度の高速化や小型化を図るため、フリ
ップチップ実装技術を採用する動きが活発になってい
る。フリップチップ実装技術とは、一主面に突起状電極
が配置された半導体チップ（フリップチップ）を配線基
板に実装する技術である。
【０００３】フリップチップ実装技術においては、種々
な実装方式が提案され、実用化されている。その中で代
表的な実装方式として、例えば、ＣＣＢ（Ｃontrolled
Ｃollapse Ｂonding）実装と呼称される方式や、ＡＣＦ
（Ａnisotropic ＣonductiveＦilm）実装と呼称される
方式が実用化されている。
【０００４】ＣＣＢ実装方式は、一主面に突起状電極と
して例えば鉛（Ｐｂ）−錫（Ｓｎ）組成の金属材からな
る半田バンプを有する半導体チップを使用し、半田バン
プを溶融することによって配線基板に半導体チップを実
装する方式である。ＣＣＢ実装方式については、例え
ば、工業調査会発行の電子材料［１９９６年、４月号、
第１４頁乃至第１９頁］に記載されている。
【０００５】ＣＣＢ実装方式のように半田バンプを溶融
して配線基板に実装される電子部品としては、半導体チ
ップ（半田バンプ接続用半導体チップ）の他に、例えば
半導体チップをパッケージングしたＢＧＡ（Ｂall Ｇri
d Ａrray）型、ＣＳＰ（Ｃhip Ｓize Ｐackage、又はＣ
hip Ｓcale Ｐackage ）型等の半導体装置がある。この
種の半導体装置は、インターポーザと呼ばれる配線基板
の一主面側に半導体チップを搭載し、この配線基板の一
主面と対向する他の主面（裏面）側に突起状電極として
半田バンプを配置した構成となっている。
【０００６】また、ＣＳＰ型半導体装置においては、ウ
エハ・プロセス（前工程）とパッケージ・プロセス（後
工程）とを一体化した製造技術によって製造される新し
いパッケージ構造のＣＳＰ型半導体装置（ウエハ・レベ
ルＣＳＰ型半導体装置）も製品化されている。このウエ
ハ・レベルＣＳＰ型半導体装置は、パッケージの平面サ
イズが半導体チップの平面サイズとほぼ同一となるた
め、半導体ウエハから分割された半導体チップ毎にパッ
ケージ・プロセスを施して製造されるＣＳＰ型半導体装
置（チップ・レベルＣＳＰ型半導体装置）に比べて、小
型化及び低コスト化を図ることができる。
【０００７】ウエハ・レベルＣＳＰ型半導体装置は、主
に、半導体チップ層と、この半導体チップ層の一主面上
に形成された再配線層（パッド再配置層）と、この再配
線層上に突起状電極として配置された半田バンプとを有
する構成となっている。半導体チップ層は、主に、半導
体基板と、この半導体基板の一主面上において絶縁層、
配線層の夫々を複数段積み重ねた多層配線層と、この多
層配線層を覆うようにして形成された表面保護膜とを有
する構成になっている。多層配線層のうちの最上層の配
線層には電極パッドが形成され、表面保護膜には電極パ
ッドを露出するボンディング開口が形成されている。再
配線層は、半導体チップ層の電極パッドに対して配列ピ
ッチが広い電極パッドを形成するための層である。再配
線層の電極パッドは、対応する半導体チップ層の電極パ
ッドと電気的に接続され、ウエハ・レベルＣＳＰ型半導
体装置が実装される配線基板の領域に配置された接続部
と同一の配列ピッチで配置される。半田バンプは、再配
線層の電極パッド上に配置され、電気的にかつ機械的に
接続されている。ウエハ・レベルＣＳＰ型半導体装置に
ついては、例えば、日経ＢＰ社発行の日経マイクロデバ
イス［１９９８年８月号、第４４頁乃至第７１頁］に記
載されている。
【０００８】なお、本明細書においては、ウエハ・レベ
ルＣＳＰ型半導体装置も半導体チップの一種として定義
する。
【０００９】ＡＣＦ実装方式は、一主面に突起状電極と
して例えば金（Ａｕ）からなるスタッドバンプを有する
半導体チップを使用し、配線基板と半導体チップとの間
に接着用樹脂として異方導電性樹脂フィルム（ＡＣＦ）
を介在させた状態で加熱しながら半導体チップを圧着す
ることによって配線基板に半導体チップを実装する方式
である。異方導電性樹脂フィルムとは、多数の導電性粒
子が分散して混入された絶縁性樹脂をシート状に加工し
たものであり、絶縁性樹脂としては例えばエポキシ系の
熱硬化型樹脂が用いられている。Ａｕからなるスタッド
バンプは、Ａｕワイヤの先端を溶融してボールを形成
し、その後、超音波振動を与えながら半導体チップの一
主面に配置された電極パッドにボールを熱圧着し、その
後、Ａｕワイヤからボールの部分を切断することによっ
て形成される。ＡＣＦ実装方式については、例えば、特
開平４−３４５０４１号公報、並びに特開平５−１７５
２８０号公報に記載されている。
【００１０】ＡＣＦ実装方式のように半導体チップ（ス
タッドバンプ接続用半導体チップ）を熱圧着して実装す
る実装方式としては、ＡＣＦ実装方式の他に、接着用樹
脂として導電性粒子が混入されていない絶縁性樹脂フィ
ルム（ＮＣＦ：Ｎon Ｃonductive Ｆilm）を用いるＮＣ
Ｆ実装方式や、ペースト状の異方導電性樹脂（ＡＣＰ：
Ａnisotropic Ｃonductive Ｐeste ）を用いるＡＣＰ実
装方式等がある。
【００１１】
【発明が解決しようとする課題】ところで、フリップチ
ップ実装技術を採用するＭＣＭにおいても低コスト化が
要求されている。ＭＣＭの低コスト化を図るためには、
専用の半導体チップの開発を避けて、既存の半導体チッ
プを出来るだけ使用することが有効である。
【００１２】既存の半導体チップを出来るだけ使用する
ためには、バンプの種類が異なる半導体チップを混載す
る必要がある。しかしながら、従来のＭＣＭにおいては
同種の半導体チップを用いて製造する場合が一般的であ
ったため、バンプの種類が異なる半導体チップを同一の
配線基板に混載してＭＣＭを製造するプロセスが確立さ
れていなかった。
【００１３】そこで、本発明者は、バンプの種類が異な
る二種類の半導体チップ（半田バンプ接続用半導体チッ
プ，スタッドバンプ接続用半導体チップ）を同一の配線
基板に混載するＭＣＭについて検討した結果、以下の問
題点を見出した。 （１）半田バンプ接続用半導体チップの実装はリフロー
法に基づいて半田バンプを溶融することによって実装さ
れるため、半田バンプ接続用半導体チップを実装する前
にＡＣＦ実装方式でスタッドバンプ接続用半導体チップ
を実装した場合、半田バンプ接続用半導体チップの実装
時における熱が異方導電性樹脂に加わってしまう。異方
導電性樹脂は、エポキシ系の熱硬化型絶縁性樹脂を主材
料としているため、熱硬化した後に高温の熱が加わる
と、樹脂内の結合が破壊され、亀裂が発生し易くなる。
本発明者の検討によれば、樹脂の硬化温度よりも高い熱
が加わることによって亀裂の発生が顕著に現れた。
【００１４】配線基板の接続部とスタッドバンプとの接
続は、配線基板とスタッドバンプ接続用半導体チップと
の間に介在された異方導電性樹脂の熱収縮力（加熱状態
から常温状態に戻った時に生じる収縮力）や熱硬化収縮
力（熱硬化型樹脂の硬化時に生じる収縮力）等によって
保たれているため、異方導電性樹脂に亀裂が発生する
と、収縮力が低下し、接続不良の要因となり、ＭＣＭの
信頼性が低下する。従って、半田バンプ接続用半導体チ
ップとＡＣＦ実装方式によって実装されるスタッドバン
プ接続用半導体チップとを混載する場合は、異方導電性
樹脂に硬化温度以上の熱を極力与えない工夫が必要であ
る。 （２）スタッドバンプ接続用半導体チップを実装する方
法としては、ＡＣＦ実装方式のように接着用樹脂を用い
て行う方式の他に、迎え半田（接合材）を用いて行う方
法がある。この場合、半田バンプ接続用半導体チップと
共に一括して実装することにより、実装工程の簡略化を
図ることができる。しかしながら、半田バンプ接続用半
導体チップ及びスタッドバンプ接続用半導体チップを一
括して実装する場合、ＭＣＭの歩留まりが低くなってし
まう。その理由を以下に示す。
【００１５】スタッドバンプ接続用半導体チップは、再
配線層を持たないため、バンプが接続される電極パッド
の配列ピッチが半田バンプ接続用半導体チップの電極パ
ッドよりも狭くなっている。チップの電極パッドの平面
サイズは電極パッドの配列ピッチに律則されるため、電
極パッドの配列ピッチが狭くなるに従って小さくなる。
また、バンプの大きさは電極パッドの平面サイズに律則
されるため、電極パッドの平面サイズが小さくなるに従
って小さくなる。即ち、電極パッドの配列ピッチが狭い
スタッドバンプ接続用半導体チップにおいてはスタッド
バンプも小さいため、搭載時の位置ずれによる接続不良
が発生し易い。
【００１６】また、スタッドバンプは例えば金やアルミ
ニウムなど、Ｐｂ−Ｓｎ系半田、若しくはその他の半田
と比較して融点の高い金属で形成されている。従って、
半導体チップを配線基板に実装する際にスタッドバンプ
を溶融させることができない。これは、金やアルミニウ
ムなどの融点の高い金属が溶融するほどの熱処理を半導
体チップに加えると、熱処理前と熱処理後で半導体チッ
プの電気特性が大きく変動し、望んだ特性が得られない
という問題を生じるからである。従って、金やアルミニ
ウムのスタッドバンプを有する半導体チップを迎え半田
（接合材）を用いて実装する場合には、迎え半田のみを
溶融させて実装することとなる。前記のような方法で実
装する場合には、半田バンプを溶融して実装するＣＣＢ
法に比較して、溶融した半田が持つ表面張力によって得
られる位置補正力が弱くなる。
【００１７】このように、スタッドバンプを有する半導
体チップ（スタッドバンプ接続用半導体チップ）は、小
さなパッド上に形成するために、スタッドバンプの直径
を小さくしていること、及び迎え半田のみを溶融させて
実装することで強い補正力を得られないことなどによっ
て、実装時の位置ずれによる接続不良が発生し易いとい
う問題をもつ。
【００１８】本発明の目的は、電子装置の信頼性の向上
を図ることが可能な技術を提供することにある。
【００１９】本発明の他の目的は、電子装置の製造歩留
まりの向上を図ることが可能な技術を提供することにあ
る。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）電子装置の製造方法において、一主面に互いに異
なる第１領域及び第２領域を有する配線基板と、一主面
に複数の第１突起状電極を有する第１電子部品と、一主
面に前記第１突起状電極よりも融点が高い複数の第２突
起状電極を有する第２電子部品とを準備する工程と、前
記複数の第１突起状電極を溶融することによって前記配
線基板の一主面の第１領域に前記第１電子部品を実装す
る工程と、前記配線基板の一主面の第２領域と前記第２
電子部品の一主面との間に接着用樹脂を介在した状態で
加熱しながら前記第２電子部品を圧着することによって
前記配線基板の一主面の第２領域に前記第２電子部品を
実装する工程とを有し、前記第２電子部品を実装する工
程は、前記第１電子部品を実装する工程の後に実施す
る。
【００２２】前記接着用樹脂は熱硬化型絶縁性樹脂であ
り、前記複数の第１突起状電極は半田バンプであり、前
記複数の第２突起状電極はスタッドバンプである。
【００２３】前記複数の第２突起状電極の配列ピッチ
は、前記複数の第１突起状電極の配列ピッチよりも小さ
い。
【００２４】前記第１及び第２電子部品は、回路が内蔵
された半導体チップである。
【００２５】前記第１電子部品は、半導体基板と、前記
半導体基板の一主面に形成された複数の半導体素子と、
前記半導体基板の一主面上に形成された複数の第１電極
パッドと、前記複数の第１電極パッドよりも上層に形成
され、かつ前記複数の第１電極パッドに夫々電気的に接
続された複数の第２電極パッドであって、前記複数の第
１電極パッドよりも広い配列ピッチで配置された複数の
第２電極パッドと、前記複数の第２電極パッドに夫々接
続された前記複数の第１突起状電極とを有する半導体チ
ップであり、前記第２電子部品は、半導体基板と、前記
半導体基板の一主面上に形成された複数の半導体素子
と、前記半導体基板の一主面上に形成された複数の電極
パッドと、前記複数の電極パッドに夫々接続された前記
複数の第２突起状電極とを有する半導体チップである。
【００２６】前記第１電子部品は、回路が内蔵された半
導体チップをパッケージングした半導体装置であり、前
記第２電子部品は、回路が内蔵された半導体チップであ
る。 （２）電子装置において、互いに異なる第１領域及び第
２領域を有する配線基板と、前記第１領域に複数の第１
突起状電極を介在して実装された第１電子部品と、前記
第２領域に前記第１突起状電極よりも融点が高い複数の
第２突起状電極を介在して実装された第２電子部品とを
有する。
【００２７】前記第１突起状電極は半田バンプであり、
前記第２突起状電極はスタッドバンプである。
【００２８】前記複数の第２突起状電極の配列ピッチ
は、前記複数の第１突起状電極の配列ピッチよりも小さ
い。
【００２９】前記第１及び第２電子部品は、回路が内蔵
された半導体チップである。
【００３０】前記第１電子部品は、半導体基板と、前記
半導体基板の一主面に形成された複数の半導体素子と、
前記半導体基板の一主面上に形成された複数の第１電極
パッドと、前記複数の第１電極パッドよりも上層に形成
され、かつ前記複数の第１電極パッドと夫々電気的に接
続された複数の第２電極パッドであって、前記複数の第
１電極パッドよりも広い配列ピッチで配置された複数の
第２電極パッドと、前記複数の第２電極パッドに夫々接
続された前記複数の第１突起状電極とを有する半導体チ
ップであり、前記第２電子部品は、半導体基板と、前記
半導体基板の一主面上に形成された複数の半導体素子
と、前記半導体基板の一主面上に形成された複数の電極
パッドと、前記複数の電極パッドに夫々接続された前記
複数の第２突起状電極とを有する半導体チップである。
【００３１】前記第１電子部品は、回路が内蔵された半
導体チップをパッケージングした半導体装置であり、前
記第２電子部品は、回路が内蔵された半導体チップであ
る。 （３）電子装置の製造方法において、一主面に互いに異
なる第１領域及び第２領域を有し、前記第１領域に複数
の第１接続部が配置され、前記第２領域に複数の第２接
続部が配置された配線基板と、一主面に複数の第１突起
状電極を有する第１電子部品と、一主面に前記第１突起
状電極よりも融点が高い複数の第２突起状電極を有する
第２電子部品とを準備する（ａ）工程と、前記第１突起
状電極よりも融点が高く、かつ前記第２突起状電極より
も融点が低い接合材を溶融して前記複数の第２接続部と
前記複数の第２突起状電極とを夫々電気的に接続する
（ｂ）工程と、前記複数の第１突起状電極を溶融して前
記複数の第１接続部と前記複数の第１突起状電極とを夫
々電気的に接続する（ｃ）工程とを有し、前記（ｂ）工
程は、前記（ｃ）工程の前に実施する。
【００３２】前記複数の第１突起状電極は半田バンプで
あり、前記複数の第２突起状電極はスタッドバンプであ
る。
【００３３】前記複数の第２突起状電極の配列ピッチ
は、前記複数の第１突起状電極の配列ピッチよりも小さ
い。
【００３４】前記第１及び第２電子部品は、回路が内蔵
された半導体チップである。
【００３５】前記第１電子部品は、半導体基板と、前記
半導体基板の一主面に形成された複数の半導体素子と、
前記半導体基板の一主面上に形成された複数の第１電極
パッドと、前記複数の第１電極パッドよりも上層に形成
され、かつ前記複数の第１電極パッドと夫々電気的に接
続された複数の第２電極パッドであって、前記複数の第
１電極パッドよりも広い配列ピッチで配置された複数の
第２電極パッドと、前記複数の第２電極パッドに夫々接
続された前記複数の第１突起状電極とを有する半導体チ
ップであり、前記第２電子部品は、半導体基板と、前記
半導体基板の一主面上に形成された複数の半導体素子
と、前記半導体基板の一主面上に形成された複数の電極
パッドと、前記複数の電極パッドに夫々接続された前記
複数の第２突起状電極とを有する半導体チップである。
【００３６】前記第１電子部品は、回路が内蔵された半
導体チップをパッケージングした半導体装置であり、前
記第２電子部品は、回路が内蔵された半導体チップであ
る。 （４）電子装置において、互いに異なる第１領域及び第
２領域を有し、前記第１領域に複数の第１接続部が配置
され、前記第２領域に複数の第２接続部が配置された配
線基板と、一主面に複数の第１突起状電極を有する第１
電子部品と、一主面に前記第１突起状電極よりも融点が
高い複数の第２突起状電極を有する第２電子部品とを有
し、前記複数の第１突起状電極は、前記複数の第１接続
部に夫々接続され、前記複数の第２突起状電極は、前記
第１突起状電極よりも融点が高く、前記第２突起状電極
よりも融点が低い接合材を介在して前記複数の第２接続
部に夫々接続されている。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。ま
た、一部の断面図においては、図面を見易くするため、
断面を現すハッチングを一部省略している。
【００３８】（実施形態１）図１は、本発明の実施形態
１であるＭＣＭ（電子装置）の平面図であり、図２は、
図１に示すＭＣＭの底面図であり、図３は、図１に示す
ＭＣＭの要部断面図（（ａ）は図１のＡ−Ａ線に沿う断
面図，（ｂ）は図１のＢ−Ｂ線に沿う断面図）であり、
図４は、図３（ａ）の一部を拡大した断面図であり、図
５は、図３（ｂ）の一部を拡大した断面図であり、図６
は、図１に示す半導体チップ（スタッドバンプ接続用半
導体チップ）の平面図であり、図７は、図１に示す半導
体チップ（半田バンプ接続用半導体チップ）の平面図で
あり、図８は、図７に示す半導体チップ（半田バンプ接
続用半導体チップ）の要部断面図である。
【００３９】図１乃至図３に示すように、本実施形態の
ＭＣＭ−１Ａは、配線基板２の一主面２Ｘ側に電子部品
として一つの半導体チップ（スタッドバンプ接続用半導
体チップ）３及び二つの半導体チップ（半田バンプ接続
用半導体チップ）４を搭載し、配線基板２の一主面２Ｘ
と対向する他の主面（裏面）２Ｙ側に外部接続用端子と
して複数の半田バンプ１１を配置した構成となってい
る。半導体チップ３は例えば制御回路を内蔵し、半導体
チップ４は記憶回路として例えば６４メガビットのＳＤ
ＲＡＭ（Ｓynchronous Ｄynamic Ｒandom Ａccess Ｍem
ory）を内蔵している。
【００４０】配線基板２は、主に、リジット基板（コア
基板）２０と、このリジット基板２０の互いに向かい合
う両面上にビルドアップ法によって形成された柔軟層２
１，２１Ｂと、この柔軟層２１，２１Ｂを覆うようにし
て形成された保護膜２４，２６とを有する構成になって
いる。リジット基板２０及び柔軟層２１，２１Ｂは、詳
細に図示していないが、例えば多層配線構造になってい
る。リジット基板２０の各絶縁層は、例えばガラス繊維
にエポキシ系若しくはポリイミド系の樹脂を含浸させた
高弾性樹脂基板で形成され、柔軟層２１，２１Ｂの各絶
縁層は、例えばエポキシ系の低弾性樹脂で形成され、リ
ジット基板２０及び柔軟層２１，２１Ｂの各配線層は例
えば銅（Ｃｕ）からなる金属膜で形成されている。保護
膜２４及び２６は、例えばポリイミド系の樹脂で形成さ
れている。保護膜２４は、主に柔軟層２１の最上層の配
線層に形成された配線を保護する目的で形成され、半導
体チップ３に対しては実装時における接着用樹脂との接
着力の確保を担い、半導体チップ４に対しては実装時の
半田濡れ広がりを制御する。保護膜２６は、主に柔軟層
２１Ｂの最上層の配線層に形成された配線を保護する目
的で形成され、半田バンプ１１に対してはバンプ形成時
の半田濡れ広がりを制御する。
【００４１】半導体チップ３及び半導体チップ４の平面
形状は、方形状で形成されている。本実施形態におい
て、半導体チップ３は例えば６．８ｍｍ×６．８ｍｍの
正方形で形成され、半導体チップ４は例えば５．９９×
８．７ｍｍの長方形で形成されている。また、本実施形
態において、半導体チップ３及び半導体チップ４は例え
ば０．４ｍｍ程度の厚さで形成されている。
【００４２】半導体チップ３は、これに限定されない
が、主に、半導体基板と、この半導体基板の一主面に形
成された複数の半導体素子と、前記半導体基板の一主面
上において絶縁層、配線層の夫々を複数段積み重ねた多
層配線層と、この多層配線層を覆うようにして形成され
た表面保護膜（最終保護膜）とを有する構成になってい
る。半導体基板は例えば単結晶シリコンで形成され、絶
縁層は例えば酸化シリコン膜で形成され、配線層は例え
ばアルミニウム（Ａｌ）又はアルミニウム合金等の金属
膜で形成されている。表面保護膜は例えば酸化シリコン
又は窒化シリコン等の絶縁膜及び有機絶縁膜で形成され
ている。
【００４３】半導体チップ３の互いに対向する一主面３
Ｘ及び他の主面（裏面）のうちの一主面３Ｘには、複数
の電極パッド５が形成されている。複数の電極パッド５
は、半導体チップ３の多層配線層のうちの最上層の配線
層に形成され、半導体チップ３の表面保護膜に形成され
たボンディング開口によって露出されている。複数の電
極パッド５は、半導体チップ３の各辺に沿って配列され
ている。複数の電極パッド５の夫々の平面形状は例えば
７０［μｍ］×７０［μｍ］の四角形状で形成されてい
る。また、複数の電極パッド５の夫々は例えば８５［μ
ｍ］程度の配列ピッチで配置されている。
【００４４】半導体チップ３の一主面３Ｘには、突起状
電極として例えば金（Ａｕ）からなるスタッドバンプ７
が配置されている。複数のスタッドバンプ７は半導体チ
ップ３の一主面３Ｘに配置された複数の電極パッド５上
に夫々配置され、電気的にかつ機械的に接続されてい
る。スタッドバンプ７は、例えば、Ａｕワイヤを使用
し、熱圧着に超音波振動を併用したボールボンディング
法によって形成されている。ボールボンディング法は、
Ａｕワイヤの先端部にボールを形成し、その後、超音波
振動を与えながらチップの電極パッドにボールを熱圧着
し、その後、ボールの部分からＡｕワイヤを切断してバ
ンプを形成する方法である。従って、電極パッド上に形
成されたスタッドバンプは、電極パッドに対して強固に
接続されている。
【００４５】半導体チップ４は、図８に示すように、主
に、半導体チップ層３８と、この半導体チップ層３８の
一主面上に形成された再配線層（パッド再配置層）３９
と、この再配線層３９上に配置された複数の半田バンプ
８とを有する構成になっている。
【００４６】半導体チップ層３８は、主に、半導体基板
３０と、この半導体基板３０の一主面上において絶縁
層、配線層の夫々を複数段積み重ねた多層配線層３１
と、この多層配線層３１を覆うようにして形成された表
面保護膜３３とを有する構成になっている。半導体基板
３０は例えば単結晶シリコンで形成され、多層配線層３
１の絶縁層は例えば酸化シリコン膜で形成され、多層配
線層３１の配線層は例えばアルミニウム（Ａｌ）膜又は
アルミニウム合金膜で形成され、表面保護膜３３は例え
ば窒化シリコン膜で形成されている。
【００４７】半導体チップ層３８の一主面の中央部に
は、半導体チップ４の一主面４Ｘの長辺方向に沿って配
列された複数の電極パッド３２が形成されており、半導
体基板３０の一主面上に形成された入出力回路用半導体
素子に沿って一列に配列されている。複数の電極パッド
３２の夫々は、多層配線層３１の最上層の配線層に形成
されている。多層配線層３１の最上層の配線層はその上
層に形成された表面保護膜３３で覆われ、この表面保護
膜３３には電極パッド３２の表面を露出する開口が形成
されている。複数の電極パッド３２の夫々の平面形状は
例えば３０［μｍ］×３０［μｍ］の四角形状で形成さ
れている。また、複数の電極パッド３２の夫々は例えば
４０［μｍ］程度の配列ピッチで配置されている。
【００４８】再配線層３９は、主に、表面保護膜３３上
に形成された絶縁層３４と、この絶縁層３４上を延在す
る複数の配線３５と、この複数の配線３５を覆うように
して絶縁層３４上に形成された絶縁層３６と、絶縁層３
６の上層に形成された複数の検査用電極パッド３７及び
複数の電極パッド６とを有する構成になっている。
【００４９】複数の配線３５の夫々の一端側は、絶縁層
３４に形成された開口及び表面保護膜３３に形成された
開口を通して、複数の電極パッド３２に夫々電気的にか
つ機械的に接続されている。複数の配線３５のうち、ほ
ぼ半分の配線３５の夫々の他端側は半導体チップ４の一
主面４Ｘの互いに対向する二つの長辺のうちの一方の長
辺側に引き出され、残りの配線３５の夫々の他端側は他
方の長辺側に引き出されている。
【００５０】複数の検査用電極パッド３７の夫々は、絶
縁層３６に形成された開口を通して、複数の配線３５の
夫々の一端側に電気的にかつ機械的に接続されている。
複数の電極パッド６の夫々は、絶縁層３６に形成された
開口３６ａを通して、複数の配線３５の夫々の一端側に
電気的にかつ機械的に接続されている。
【００５１】複数の電極パッド６の夫々には、再配線層
３９上に配置された複数の半田バンプ８が電気的にかつ
機械的に接続されている。複数の半田バンプ８の夫々
は、例えば約２３０℃程度の融点を有するＳｎ−１［ｗ
ｔ％］Ａｇ（銀）−０．５［ｗｔ％］Ｃｕ（銅）組成の
金属材（Ｐｂフリー材）で形成されている。
【００５２】再配線層３９は、半導体チップ層３８の電
極パッド３２に対して配列ピッチが広い電極パッド６を
再配置するための層であり、再配線層３９の電極パッド
６は、半導体チップ４が実装される配線基板の接続部の
配列ピッチと同一の配列ピッチで配置される。
【００５３】複数の電極パッド６の夫々は、これに限定
されないが、半導体チップ４の一主面４Ｘの互いに対向
する二つの長辺側に夫々の長辺に沿って二列状態で配置
されている。各列の電極パッド６は例えば０．５ｍｍ程
度の配列ピッチで配置されている。複数の電極パッド６
の夫々の平面形状は、例えば直径が０．２５ｍｍ程度の
円形で形成されている。
【００５４】再配線層３９において、絶縁層３４、絶縁
層３６の夫々は、半導体チップ４を配線基板に実装した
後、配線基板との熱膨張差によって発生した応力が半田
バンプ８に集中するのを緩和するため、窒化シリコン膜
や酸化シリコン膜に比べて弾性率が低い材料で形成さ
れ、更に表面保護膜３３よりも厚い厚さで形成されてい
る。本実施形態において、絶縁層３４及び３６は例えば
ポリイミド系の樹脂で形成されている。
【００５５】再配線層３９を形成する配線３５として、
多層配線層３１よりも低抵抗、低容量、低インピーダン
スの配線を形成することで、電極パッドの配置をより自
由に設定することができる。このため、配線３５は、例
えば導電率が高い銅（Ｃｕ）膜で形成されており、ま
た、多層配線層３１の一部である電極パッド３２と比較
してより厚い導電体膜で形成することが望ましく、更に
配線３５を覆う絶縁膜３６は多層配線層３１間に形成さ
れる無機層間絶縁膜と比較して誘電率の低い有機絶縁膜
を使用することが望ましい。電極パッド６は、これに限
定されないが、半田バンプ８を形成する時の濡れ性を確
保するため、例えばクロム（Ｃｒ）膜、ニッケル（Ｎ
ｉ）−銅（Ｃｕ）組成の合金膜、金（Ａｕ）膜の夫々を
順次積層した積層膜で形成されている。
【００５６】図３乃至図５に示すように、配線基板２の
一主面２Ｘには、詳細に図示していないが、複数の配線
２２及び複数の配線２３等が形成されている。複数の配
線２２及び２３は、柔軟層２１の最上層の配線層に形成
されている。複数の配線２２の夫々は夫々の一部分から
なる接続部２２ａを有し、この夫々の接続部２２ａは保
護膜２４に形成された開口によって露出されている。複
数の配線２２の夫々の接続部２２ａは、半導体チップ３
の複数の電極パッド５と対応して配置されている。
【００５７】複数の配線２３の夫々は夫々の一部分から
なる接続部２３ａを有し、この夫々の接続部２３ａは保
護膜２６に形成された開口によって露出されている。複
数の配線２３の夫々の接続部２３ａは、半導体チップ４
の複数の電極パッド６と対応して配置されている。
【００５８】配線基板２の一主面２Ｘと対向する他の主
面（裏面）には、複数の電極パッド２５が形成されてい
る。この電極パッド２５は、柔軟層２１Ｂの最上層の配
線層に形成されている。
【００５９】複数の電極パッド２５の夫々には、配線基
板２の裏面側に外部接続用端子として配置された複数の
半田バンプ１１が電気的にかつ機械的に接続されてい
る。複数の半田バンプ１１の夫々は、例えば１８３℃程
度の融点を有する３７［ｗｔ％］Ｐｂ（鉛）−６３［ｗ
ｔ％］Ｓｎ（錫）組成の金属材（Ｐｂ−Ｓｎ共晶材）で
形成されている。
【００６０】半導体チップ３は、その一主面３Ｘが配線
基板２の一主面２Ｘと向かい合う状態で実装されてい
る。半導体チップ３と配線基板２との間には接着用樹脂
として例えば異方導電性樹脂９が介在され、この異方導
電性樹脂９によって半導体チップ３は配線基板２に接着
固定されている。異方導電性樹脂９としては、例えばエ
ポキシ系の熱硬化型絶縁性樹脂の中に多数の導電性粒子
が混入されたものを用いている。
【００６１】複数のスタッドバンプ７は、半導体チップ
３の各電極パッド５と配線基板２の各接続部２２ａとの
間に配置され、各電極パッド５と各接続部２２ａとを夫
々電気的に接続している。スタッドバンプ７は、配線基
板２と半導体チップ３との間に介在された異方導電性樹
脂９の熱収縮力（加熱状態から常温状態に戻った時に生
じる収縮力）や熱硬化収縮力（熱硬化型樹脂の硬化時に
生じる収縮力）等によって、配線基板２の接続部２２ａ
に圧接されている。なお、スタッドバンプ７と配線基板
２の接続部２２ａとの間には、異方導電性樹脂９に多数
混入された導電性粒子のうちの一部が介在される。
【００６２】配線基板２の接続部２２ａには、配線基板
２の深さ方向に窪む凹部が形成されている。この凹部の
内部において、スタッドバンプ７と接続部２２ａとが接
続されている。このように、凹部の内部において、スタ
ッドバンプ７と接続部２２ａとを接続することにより、
凹部の窪み量に相当する分、配線基板２の一主面２Ｘと
半導体チップ３の一主面３Ｘとの間における異方導電性
樹脂９の体積を小さくすることができる。
【００６３】スタッドバンプ７は、保護膜２４に形成さ
れた開口を通して、この開口の底に配置された接続部２
２と接続されている。即ち、スタッドバンプ７は、配線
基板２の一主面２Ｘから深さ方向に向かってその一主面
２Ｘよりも深い位置に配置された接続部２２ａと接続さ
れている。このように、配線基板２の一主面よりも深い
位置に接続部２２ａを配置することにより、配線基板２
の一主面２Ｘから接続部２２ａまでの深さに相当する
分、配線基板２の一主面２Ｘと半導体チップ３の一主面
３Ｘとの間における異方導電性樹脂９の体積を小さくす
ることができる。
【００６４】接続部２２ａの凹部は、接続部２２及び柔
軟層２１の弾性変形によって形成されている。接続部２
２ａ及び柔軟層２１の弾性変形による凹部は、配線基板
２の一主面に半導体チップ３を実装する時の圧着力によ
って形成することができる。接続部２２ａ及び柔軟層２
１の弾性変形によって凹部を形成した場合、スタッドバ
ンプ７に接続部２２ａ及び柔軟層２１の弾性力が作用す
るため、スタッドバンプ７と接続部２２ａとの圧接力が
増加する。
【００６５】また、異方導電性樹脂９の厚さ方向の膨張
によって配線基板２の一主面２Ｘと半導体チップ３の一
主面３Ｘとの間の間隔が広がり、これに伴ってスタッド
バンプ７が上方に移動しても、スタッドバンプ７の移動
に追随して柔軟層２１の弾性復元によって接続部２２ａ
の凹部の窪み量が変化するため、配線基板２の接続部２
２ａとスタッドバンプ７との接続を確保することができ
る。
【００６６】半導体チップ４は、その一主面４Ｘが配線
基板２の一主面２Ｘと向かい合う状態で実装されてい
る。複数の半田バンプ８の夫々は、半導体チップ４の各
電極パッド６と配線基板２の各接続部２３ａとの間に配
置され、各電極パッド６と各接続部２３ａとを夫々電気
的にかつ機械的に接続している。
【００６７】半導体チップ４と配線基板２との間の間隙
領域には、例えばエポキシ系の熱硬化型絶縁性樹脂から
なるアンダーフィル樹脂１０が充填（注入）されてい
る。このように、半導体チップ４と配線基板２との間の
間隙領域にアンダーフィル樹脂１０を充填することによ
り、半田バンプ８の機械的強度をアンダーフィル樹脂１
０の機械的強度で補うことができるため、半導体チップ
４と配線基板２との熱膨張係数の差に起因する半田バン
プ８の破損を抑制することができる。
【００６８】複数のスタッドバンプ７は、図６に示すよ
うに、半導体チップ３の一主面３Ｘの各辺に沿って配列
されている。スタッドバンプ７の配列ピッチ７Ｐは例え
ば８５［μｍ］程度に設定されている。複数の半田バン
プ８は、図７に示すように、半導体チップ４の一主面４
Ｘの互いに対向する二つの長辺側に夫々の長辺に沿って
二列状態で配置されている。各列の半田バンプ８の配列
ピッチ８Ｐは例えば０．５ｍｍ程度に設定されている。
【００６９】次に、ＭＣＭ−１Ａの製造に用いられる複
数個取りの配線基板について、図９（平面図）を用いて
説明する。
【００７０】図９に示すように、複数個取りの配線基板
４０は、長手方向に所定の間隔を置いて配置された複数
の基板形成領域（製品形成領域）４１を有する構成とな
っている。本実施形態において、配線基板４０は例えば
３つの基板形成領域４１を有している。各基板成形領域
４１の中には一つのチップ実装領域４２及び二つのチッ
プ実装領域４３が設けられている。チップ実装領域４２
には半導体チップ（スタッドバンプ接続用半導体チッ
プ）３が実装され、チップ実装領域４３には半導体チッ
プ（半田バンプ接続用半導体チップ）４が実装される。
【００７１】各基板形成領域４１は、分離領域で周囲を
囲まれ、互いに離間されている。前述の配線基板２は、
複数個取りの配線基板４０の分離領域を例えばビットと
呼ばれる切削工具で切削して基板形成領域４１を切り取
ることによって形成される。基板形成領域４１は、配線
基板２と同様の構成になっている。
【００７２】次に、ＭＣＭ−１Ａの製造について、図１
０乃至図１４を用いて説明する。図１０乃至図１４は、
ＭＣＭ−１Ａの製造を説明するための要部断面図
（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，
（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）であ
る。
【００７３】まず、図９に示す複数個取りの配線基板４
０を準備すると共に、図６に示す半導体チップ（スタッ
ドバンプ接続用半導体チップ）３及び図７に示す半導体
チップ（半田バンプ接続用半導体チップ）４を準備す
る。
【００７４】次に、図１０に示すように、半導体チップ
４を実装する前に、配線基板４０の一主面の複数ある基
板形成領域４１の夫々のチップ実装領域４３に一括して
半導体チップ４を実装する。半導体チップ４の実装は、
チップ実装領域４３に配置された接続部２３ａに例えば
スクリーン印刷法でフラックスを供給し、その後、接続
部２３ａ上に半田バンプ８が位置するように複数ある基
板形成領域４１の夫々のチップ実装領域４３上に半導体
チップ４を配置し、その後、配線基板４０を例えば赤外
線リフロー炉に搬送して半田バンプ８を溶融し、その
後、溶融した半田バンプ８を凝固させることによって行
われる。本実施形態の半田バンプ８は、約２３０℃程度
の融点を有すＳｎ−１％Ａｇ−０．５％Ｃｕ組成の金属
材で形成されているため、半田バンプ８の溶融は、パッ
ケージ表面温度（基板表面温度）が約２６０℃程度のリ
フロー温度条件下で行われる。フラックスは、松脂、活
性剤及び有樹溶剤等を含む。
【００７５】次に、図１１に示すように、配線基板４０
の一主面の基板形成領域４１のチップ実装領域４２に、
接着用樹脂として、フィルム状（シート状）に加工され
た異方導電性樹脂９を貼り付ける。異方導電性樹脂９と
しては、例えば、エポキシ系の熱硬化型絶縁性樹脂に多
数の導電性粒子が混入されたものを用いる。また、異方
導電性樹脂９としては、熱硬化温度が１６０℃程度のも
のを用いる。
【００７６】次に、図１２に示すように、配線基板４０
の一主面の基板形成領域４１のチップ実装領域４２上
に、異方導電性樹脂９を介在して、半導体チップ３をコ
レット４９で配置する。半導体チップ３は、接続部２２
ａ上にスタッドバンプ７が位置するように配置する。ま
た、半導体チップ３の配置は、図１２において図示して
いないが、図１３に示すヒートステージ５１上に配線基
板４０を配置した状態で行われる。
【００７７】次に、図１３に示すように、配線基板４０
をヒートステージ５１で加熱し、かつ半導体チップ３を
圧着用ツール５０で加熱しながら、半導体チップ３を圧
着用ツール５０で圧着して、配線基板４０の接続部２２
ａにスタッドバンプ７を接続し、その後、異方導電性樹
脂９が硬化するまで圧着状態を保持する。この時、スタ
ッドバンプ７は、接続部２２ａに圧接される。異方導電
性樹脂９の硬化は、１８０℃、２０秒という条件下で行
われる。この時の加熱は、配線基板４０の温度を予め６
５℃程度にした上で、２３５℃程度に熱せられた圧着用
ツール５０で行われる。
【００７８】異方導電性樹脂９の貼り付け、コレット４
９による半導体チップ３の配置、圧着用ツール５０によ
る半導体チップ３の圧着を１サイクルとし、この１サイ
クルを各基板形成領域４１毎に繰り返し施す。
【００７９】この工程において、配線基板４０の一主面
から接続部２２ａまでの深さをスタッドバンプ７の高さ
よりも浅くしておくことにより、スタッドバンプ７が接
続された接続部２２ａの部分に半導体チップ３の圧着に
よって凹部が形成される。また、この凹部の内部におい
て、配線基板４０の接続部２２ａとスタッドバンプ７と
が接続される。また、凹部は、接続部２２ａと柔軟層２
１の弾性変形によって形成されるため、スタッドバンプ
７には接続部２２ａ及び柔軟層２１の弾性力が作用す
る。
【００８０】ここで、半導体チップ（スタッドバンプ接
続用半導体チップ）３を半導体チップ（半田バンプ接続
用半導体チップ）４よりも先に実装した場合、半導体チ
ップ４の実装時において、異方導電性樹脂９の硬化温度
よりも高い熱が異方導電性樹脂９に加わるため、異方導
電性樹脂９の結合が破壊され、異方導電性樹脂９に亀裂
が発生し易くなるが、本実施形態のように、半導体チッ
プ４を半導体チップ３よりも先に実装することにより、
半導体チップ４の実装時における熱が異方導電性樹脂９
に加わるのを回避することができるため、樹脂内の結合
破壊に起因して異方導電性樹脂９に発生する亀裂を抑制
することが出来る。
【００８１】次に、図１４に示すように、配線基板４０
の一主面のチップ実装領域４３と半導体チップ４との間
の間隙領域に例えばエポキシ系の熱硬化型絶縁性樹脂か
らなる液状のアンダーフィル樹脂１０を充填し、その
後、加熱してアンダーフィル樹脂１０を硬化させる。ア
ンダーフィル樹脂１０の硬化は、雰囲気温度が１６０
℃、２ｈｒという条件で行われる。アンダーフィル樹脂
１０としては、例えば熱硬化温度が１２０℃程度のもの
を用いる。
【００８２】ここで、アンダーフィル樹脂１０の硬化時
の熱が異方導電性樹脂９に加わるが、この時の温度は異
方導電性樹脂９の硬化温度とほぼ同一なので、異方導電
性樹脂９が結合破壊することはない。
【００８３】また、半導体チップ４を実装した後であっ
て、半導体チップ３を実装する前にアンダーフィル樹脂
１０の充填を行った場合、アンダーフィル樹脂１０の濡
れ広がりによってチップ実装領域４２の接続部２２ａが
被覆されてしまう恐れがあるため、チップ実装領域４２
と４３との間を広くする必要があるが、本実施形態のよ
うに、半導体チップ３を実装した後にアンダーフィル樹
脂１０の充填を行うことにより、アンダーフィル樹脂１
０の濡れ広がりによってチップ実装領域４２の接続部２
２ａが被覆されてしまう恐れがないため、チップ実装領
域４２と４３との間を狭くすることができる。
【００８４】次に、配線基板４０の裏面に配置された電
極パッド２５上にボール状の半田バンプ１１を例えばボ
ール供給法で供給し、その後、半田バンプ１１を溶融し
て、電極パッド２５と半田バンプ１１とを電気的にかつ
機械的に接続する。本実施形態の半田バンプ１１は、約
１８３℃程度の融点を有すＰｂ−Ｓｎ組成の金属材で形
成されているため、半田バンプ１１の溶融は、パッケー
ジ表面温度が約２３０℃程度のリフロー温度条件下で行
われる。
【００８５】ここで、半田バンプ１１の溶融時の熱が異
方導電性樹脂９に加わるが、この時の熱処理は半導体チ
ップ４を実装する際に加える熱処理に比較して温度も低
く時間も短いため、異方導電性樹脂９が接合破壊する影
響は比較的小さい。
【００８６】次に、複数個取りの配線基板４０の分離領
域を切削工具で切削して基板形成領域４１を切り抜くこ
とにより、配線基板２が形成されると共に、ＭＣＭ−１
Ａがほぼ完成する。本実施形態では、半田バンプ１１を
形成した後に、基板形成領域４１の切り抜きを行った例
について説明したが、基板形成領域４１の切り抜きを行
った後に、半田バンプ１１の形成を行ってもよい。
【００８７】このように、本実施形態によれば、以下の
効果が得られる。 （１）同一の配線基板２に半導体チップ（スタッドバン
プ接続用半導体チップ）３及び半導体チップ（半田バン
プ接続用半導体チップ）４を混載するＭＣＭ−１Ａの製
造において、半導体チップ４を実装した後に半導体チッ
プ３を実装する。これにより、半導体チップ４の実装時
における熱が異方導電性樹脂９に加わるのを回避するこ
とができるため、樹脂内の結合破壊に起因して異方導電
性樹脂９に発生する亀裂を抑制することが出来る。この
結果、異方導電性樹脂９の収縮力低下を抑制し、スタッ
ドバンプ７と配線基板２の接続部２２ａとの接続不良を
抑制できるため、ＭＣＭ−１Ａの信頼性の向上を図るこ
とが出来る。
【００８８】また、異方導電性樹脂９による接続信頼性
を確保しつつ、半導体チップ３及び半導体チップ４を同
一の配線基板２に混載することが出来る。 （２）ＭＣＭ−１Ａの製造において、半導体チップ４を
実装した後に、配線基板４０と半導体チップ３との間の
間隙領域にアンダーフィル樹脂１０を充填する。これに
より、アンダーフィル樹脂１０の濡れ広がりによってチ
ップ実装領域４２の接続部２２ａが被覆されてしまう恐
れがないため、チップ実装領域４２と４３との間を狭く
することができる。この結果、ＭＣＭ−１Ａの小型化を
図ることが出来る。
【００８９】なお、本実施形態では、アンダーフィル樹
脂１０として熱硬化型絶縁性樹脂を用いた例について説
明したが、アンダーフィル樹脂１０としては紫外線硬化
型絶縁性樹脂を用いてもよい。この場合、異方導電性樹
脂９に熱を加えずにアンダーフィル樹脂１０を硬化させ
ることが出来るため、ＭＣＭ−１Ａの信頼性の向上を更
に図ることが出来る。
【００９０】また、本実施形態では、接着用樹脂として
フィルム状の異方導電性樹脂９を用いた例について説明
したが、接着用樹脂としては、例えば導電性粒子が混入
されていない絶縁性樹脂フィルム（ＮＣＦ）や、ペース
ト状の異方導電性樹脂（ＡＣＰ）等を用いてもよい。
【００９１】また、本実施形態では、半田バンプ８とし
てＳｎ−１％Ａｇ−０．５％Ｃｕ組成の金属材（Ｐｂフ
リー材）からなるものを用いた例について説明したが、
半田バンプ８としては、半田バンプ１１と同じ組成の金
属材から成るものを用いてもよい。
【００９２】（実施形態２）図１５は本発明の実施形態
２であるＭＣＭの要部断面図である。
【００９３】図１５に示すように、本実施形態のＭＣＭ
−１Ｂは、基本的に前述の実施形態１のＭＣＭと同様の
構成になっており、以下の構成が異なっている。
【００９４】即ち、半導体チップ（半田バンプ接続用半
導体チップ）４に替えて、半導体チップをパッケージン
グしたＣＳＰ型半導体装置６０が配線基板２に実装され
ている。
【００９５】ＣＳＰ型半導体装置６０は、配線基板６１
と、配線基板６１の一主面側に配置された半導体チップ
６４と、半導体チップの一主面に配置された電極パッド
６５と配線基板６１の一主面に配置された電極パッドと
を電気的に接続するボンディングワイヤ６６と、半導体
チップ６４及びボンディングワイヤ６６を封止する樹脂
封止体６７と、配線基板６１の一主面と対向する他の主
面（裏面）側に突起状電極として配置された複数の半田
バンプとを有する構成になっている。ＣＳＰ型半導体装
置６０は、半導体チップ４と同様に、半田バンプ６８を
溶融することによって配線基板２に実装される。
【００９６】このように構成されたＭＣＭ−１Ｂにおい
ても、半導体チップ（スタッドバンプ接続用半導体チッ
プ）３を実装する前に、ＣＳＰ型半導体装置６０を先に
実装することにより、前述の実施形態と同様の効果が得
られる。
【００９７】（実施形態３）図１６は、本発明の実施形
態３であるＭＣＭの平面図であり、図１７は、図１６に
示すＭＣＭの要部断面図（（ａ）は図１６のＣ−Ｃ線に
沿う断面図，（ｂ）は図１６のＤ−Ｄ線に沿う断面図）
である。
【００９８】図１６及び図１７に示すように、本実施形
態のＭＣＭ−１Ｃは、基本的に前述の実施形態１のＭＣ
Ｍと同様の構成になっており、以下の構成が異なってい
る。
【００９９】即ち、スタッドバンプ７は、接合材５２を
介在して配線基板２の接続部２２ａに電気的にかつ機械
的に接続されている。そして、半導体チップ（スタッド
バンプ接続用半導体チップ）３と配線基板２との間の間
隙領域には、配線基板２と半導体チップ３との熱膨張係
数の差に起因する熱応力の集中によって生じる半導体チ
ップ３の破損を抑制するため、半導体チップ（半田バン
プ接続用半導体チップ）４と同様にアンダーフィル樹脂
１０が充填されている。以下、ＭＣＭ−１Ｃの製造につ
いて、図１８乃至図２３を用いて説明する。図１８乃至
図２３は、ＭＣＭ−１Ｃの製造を説明するための要部断
面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面
図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）
である。
【０１００】まず、図９に示す複数個取りの配線基板４
０を準備すると共に、図６に示す半導体チップ（スタッ
ドバンプ接続用半導体チップ）３及び図７に示す半導体
チップ（半田バンプ接続用）４を準備する。
【０１０１】次に、図１８に示すように、配線基板４０
の一主面の複数のある基板形成領域４１の夫々のチップ
実装領域４２に配置された接続部２２ａ上に、例えばデ
ィスペンス法でペースト状の接合材５２を供給する。接
合材５２としては、半導体チップ３のスタッドバンプ７
よりも融点が低く、半導体チップ４の半田バンプ８より
融点が高い半田ペースト材を用いる。半田ペースト材と
しては、少なくとも微少な半田粒子とフラックスとを混
練した半田ペースト材を用いる。本実施形態では、例え
ば３００℃程度の融点を有する９８［ｗｔ％］Ｐｂ
（鉛）−２［ｗｔ％］Ｓｎ（錫）組成の半田粒子を混練
した半田ペースト材を用いた。本実施形態のスタッドバ
ンプ７及び半田バンプ８は、前述の実施形態１と同様の
材料で形成されている。ディスペンス法とは、半田ペー
スト材を細いノズルから突出させて塗布する方法であ
る。
【０１０２】次に、図１９に示すように、配線基板４０
をヒートステージ５１上に配置し、その後、接続部２２
ａ上にスタッドバンプ７が位置するようにチップ実装領
域４２上に半導体チップ３をコレット５３で搬送し、そ
の後、配線基板４０をヒートステージ５１で加熱し、か
つ半導体チップ３をコレット５３で加熱して、図２０に
示すように接合材５２を溶融し、その後、溶融した接合
材５２を凝固させる。これにより、配線基板４０の一主
面のチップ実装領域４２に半導体チップ３が実装され
る。この半導体チップ３の実装は、配線基板４０の一主
面の複数ある基板形成領域４１の夫々のチップ実装領域
４２毎に行う。
【０１０３】次に、配線基板４０の一主面の複数ある基
板形成領域４１の夫々のチップ実装領域４３に配置され
た接続部２３ａに、例えばスクリーン印刷法でフラック
スを供給し、その後、図２１に示すように、接続部２３
ａ上に半田バンプ８が位置するように、複数ある基板形
成領域４１の夫々のチップ実装領域４３上に半導体チッ
プ４を配置する。
【０１０４】次に、配線基板４０を例えば赤外線リフロ
ー炉に搬送して半田バンプ８を溶融し、その後、溶融し
た半田バンプ８を凝固させる。これにより、配線基板４
０の一主面の複数ある基板形成領域４１の夫々のチップ
実装領域４３に半導体チップ４が実装される。
【０１０５】ここで、スタッドバンプ７及び接合材５２
は半田バンプ８よりも融点が高い材料で形成されている
ため、半田バンプ８の溶融時においてスタッドバンプ７
及び接合材５２は溶融されない。
【０１０６】また、半導体チップ３及び半導体チップ４
を一括して実装する場合、スタッドバンプ７は半田バン
プ８よりも小さいため、配線基板４０をリフロー炉に搬
送する時やリフローする時に、接続部２２ａからスタッ
ドバンプ７が外れるといった位置ずれが生じ易かった
が、本実施形態のように、配線基板４０をリフロー炉に
搬送して半導体チップ４を実装する前に、半田バンプ８
の融点よりも高い材料からなる接合材５２を用いて半導
体チップ３を実装しておくことにより、配線基板４０を
リフロー炉に搬送する時やリフローする時に、接続部２
２ａからスタッドバンプ７が外れるといった位置ずれは
生じないため、配線基板４０の接続部２２ａとスタッド
バンプ７との接続不良を抑制することができる。
【０１０７】次に、配線基板４０の一主面のチップ実装
領域４２と半導体チップ３との間の間隙領域、並びに配
線基板４０の一主面のチップ実装領域４３と半導体チッ
プ４との間の間隙領域にアンダーフィル樹脂１０を充填
する。
【０１０８】ここで、半導体チップ３を実装した後であ
って、半導体チップ４を実装する前に、配線基板４０と
半導体チップ３との間の間隙領域にアンダーフィル樹脂
１０を充填する場合、アンダーフィル樹脂１０の濡れ広
がりによってチップ実装領域４３の接続部２３ａが被覆
されてしまう恐れがあるため、チップ実装領域４２と４
３との間を広くする必要があるが、本実施形態のよう
に、半導体チップ４を実装した後にアンダーフィル樹脂
１０の充填を行うことにより、アンダーフィル樹脂１０
の濡れ広がりによってチップ実装領域４３の接続部２３
ａが被覆されてしまう恐れがないため、チップ実装領域
４２と４３との間を狭くすることができる。
【０１０９】また、半導体チップ４を実装する前に、配
線基板４０と半導体チップ３との間の間隙領域にアンダ
ーフィル樹脂１０を充填し、半導体チップ４を実装した
後に、配線基板４０と半導体チップ４との間の間隙領域
にアンダーフィル樹脂１０を充填する場合、半導体チッ
プ４を実装する工程における熱が先に充填したアンダー
フィル樹脂１０に加わるが、本実施形態のように、配線
基板４０の一主面のチップ実装領域４２と半導体チップ
３との間の間隙領域、並びに配線基板４０の一主面のチ
ップ実装領域４３と半導体チップ４との間の間隙領域に
アンダーフィル樹脂１０を半導体チップ３及び半導体チ
ップ４を実装する工程の後に充填することにより、半導
体チップ３若しくは半導体チップ４を実装する工程にお
ける熱が先に充填したアンダーフィル樹脂１０に加わる
のを回避することができため、樹脂内の結合破壊に起因
してアンダーフィル樹脂１０に発生する亀裂を抑制する
ことが出来る。また、同一工程において充填すること
で、製造工程数の簡略化を図るこができる。
【０１１０】この後、前述の実施形態１と同様の工程を
施すことにより、図１６及び図１７に示すＭＣＭ−１Ｃ
がほぼ完成する。
【０１１１】このように、本実施形態によれば、以下の
効果が得られる。 （１）ＭＣＭ−１Ｃの製造において、配線基板４０をリ
フロー炉に搬送して半導体チップ（半田バンプ用半導体
チップ）４を実装する前に、半田バンプ８の融点よりも
高い材料からなる接合材５２を用いて半導体チップ（ス
タッドバンプ接続用半導体チップ）３を実装しておく。
これにより、配線基板４０をリフロー炉に搬送する時や
リフローする時に、接続部２２ａからスタッドバンプ７
が外れるといった位置ずれは生じないため、配線基板４
０の接続部２２ａとスタッドバンプ７との接続不良を抑
制することができる。この結果、ＭＣＭ−１Ｃの歩留ま
りの向上を図ることができる。 （２）ＭＣＭ−１Ｃの製造において、半導体チップ３及
び４を実装した後にアンダーフィル樹脂１０の充填を行
うことにより、アンダーフィル樹脂１０の濡れ広がりに
よってチップ実装領域４２及び４３の接続部２３ａが被
覆されてしまう恐れがないため、チップ実装領域４２と
４３との間を狭くすることができる。この結果、ＭＣＭ
−１Ｃの小型化を図ることができる。 （３）ＭＣＭ−１Ｃの製造において、半導体チップ３及
び４を実装する工程の後に、配線基板４０の一主面のチ
ップ実装領域４２と半導体チップ３との間の間隙領域、
並びに配線基板４０の一主面のチップ実装領域４３と半
導体チップ４との間の間隙領域にアンダーフィル樹脂１
０を充填することにより、半導体チップ３及び４を実装
する工程における熱がアンダーフィル樹脂１０に加わる
のを回避することができるため、樹脂内の結合破壊に起
因してアンダーフィル樹脂１０に発生する亀裂を抑制す
ることができる。この結果、アンダーフィル樹脂１０の
機械的強度の低下を抑制することがでるため、半導体チ
ップ３と配線基板２との熱膨張係数の差に起因するスタ
ッドバンプ７の破損を抑制することができる。また、同
一工程において充填すれば、製造工程数の簡略化を図る
こができる。
【０１１２】なお、本実施形態では半田バンプを有する
電子部品として半導体チップ４を用いた例について説明
したが、半田バンプを有する電子部品としては図１５に
示すＣＳＰ型半導体装置６０を用いてもよい。
【０１１３】また、実施形態では、接続部２２ａにペー
スト状の接合材５２をディスペンス法で供給する例に付
いて説明したが、接続部２２ａに予め固体状の接合材が
形成された配線基板を用いて製造してもよい。
【０１１４】（実施形態４）図２４及び図２５は本発明
の実施形態４であるＭＣＭの製造を説明するための要部
断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置におけ
る断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置にお
ける断面図）である。以下、本実施形態のＭＣＭの製造
について、図２４及び図２５を用いて説明する。
【０１１５】まず、図９に示す複数個取りの配線基板４
０を準備すると共に、図６に示す半導体チップ（スタッ
ドバンプ接続用半導体チップ）３及び図７に示す半導体
チップ（半田バンプ接続用半導体チップ）４を準備す
る。
【０１１６】次に、図２４に示すように、半導体チップ
４を実装する前に、配線基板４０の一主面の複数ある基
板形成領域４１の夫々のチップ実装領域４２に半導体チ
ップ３を実装する。半導体チップ３の実装は、前述の実
施形態３と同じ方法で行う。但し、本実施形態では、接
合材５２として、例えば１８３℃程度の融点を有する６
３［ｗｔ％］Ｐｂ（鉛）−３７［ｗｔ％］Ｓｎ（錫）組
成の半田粒子を混練した半田ペースト材を用いた。
【０１１７】次に、図２５に示すように、配線基板４０
の一主面の複数ある基板形成領域４１の夫々のチップ実
装領域４３に半導体チップ４を実装する。半導体チップ
４の実装は、接続部２３ａに例えばディスペンス法でフ
ラックスを供給し、その後、接続部２３ａ上に半田バン
プ８が位置するようにチップ実装領域４３上に半導体チ
ップ４をコレット５４で搬送し、その後、配線基板４０
をヒートステージ５１で加熱し、かつ半導体チップ４を
コレット５４で加熱して、半田バンプ８を溶融し、その
後、溶融した半田バンプ８を凝固させることによって行
われる。半導体チップ４の実装は、配線基板４０の一主
面の複数ある基板形成領域４１の夫々のチップ実装領域
４３毎に行う。
【０１１８】この後、前述の実施形態３と同様の工程を
施すことにより、ＭＣＭがほぼ完成する。
【０１１９】本実施形態では、半導体チップ（スタッド
バンプ実装用半導体チップ）３の実装時において、半導
体チップをコレット５３で押さえた状態でおこなってい
るため、電極パッドの配列ピッチが狭い半導体チップ３
であっても、位置ずれを起こすことなく実装することが
出来る。また、半導体チップ４の実装時において、半導
体チップ４の温度が半導体チップ３の温度よりも高くな
るように、更には、半導体チップ３の温度が接合材５２
の融点よりも高くならないように、半導体チップ４コレ
ット５４で選択的に加熱しているため、接合材５２を溶
融することなく半導体チップ４を実装することができ
る。この結果、ＭＣＭの歩留まりの向上を図ることが出
来る。また、このようにすることで、接合材５２とし
て、半田バンプ８と同じ融点、若しくは半田バンプ８よ
りも低い融点のものを採用することも可能となる。
【０１２０】なお、本実施形態では、半導体チップ（ス
タッドバンプ接続用半導体チップ）３を半導体チップ
（半田バンプ接続用半導体チップ）４よりも先に実装し
た例について説明したが、半導体チップ４を半導体チッ
プ３よりも先に実装しても同様の効果が得られる。
【０１２１】（実施形態５）図２６及び図２７は本発明
の実施形態５であるＭＣＭの製造を説明するための要部
断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置におけ
る断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置にお
ける断面図）である。以下、本実施形態のＭＣＭの製造
について、図２６及び図２７を用いて説明する。
【０１２２】まず、図９に示す複数個取りの配線基板４
０を準備すると共に、図６に示す半導体チップ（スタッ
ドバンプ接続用半導体チップ）３及び図７に示す半導体
チップ（半田バンプ接続用半導体チップ）４を準備す
る。
【０１２３】次に、図２６に示すように、半導体チップ
３を実装する前に、配線基板４０の一主面の複数ある基
板形成領域４１の夫々のチップ実装領域４３に半導体チ
ップ４を実装する。半導体チップ４の実装は、配線基板
４０の一主面の複数ある基板形成領域４１の夫々のチッ
プ実装領域４３に配置された接続部２３ａに、例えばス
クリーン印刷法でフラックスを供給し、その後、接続部
２３ａ上に半田バンプ８が位置するように、複数ある基
板形成領域４１の夫々のチップ実装領域４３上に半導体
チップ４を配置し、その後、配線基板４０を例えば赤外
線リフロー炉に搬送して半田バンプ８を溶融し、その
後、溶融した半田バンプ８を凝固させることによって行
われる。
【０１２４】次に、配線基板４０の一主面の複数ある基
板形成領域４１の夫々のチップ実装領域４２に半導体チ
ップ３を実装する。半導体チップ３の実装は、まず、配
線基板４０の一主面の複数ある基板形成領域４１の夫々
のチップ実装領域４２に配置された接続部２２ａに、例
えばディスペンス法でペースト状の接合材５２を供給
し、その後、図２７に示すように、配線基板４０をヒー
トステージ５１上に配置し、その後、接続部２２ａ上に
スタッドバンプ７が位置するようにチップ実装領域４２
上に半導体チップ３をコレット５３で搬送し、その後、
配線基板４０をヒートステージ５１で加熱し、かつ半導
体チップ３をコレット５３で加熱して、図２７に示すよ
うに接合材５２を溶融し、その後、溶融した接合材５２
を凝固させることによって行われる。半導体チップ３の
実装は、複数ある基板形成領域４１の夫々のチップ実装
領域４２毎に行う。
【０１２５】この後、前述の実施形態３と同様の工程を
施すことにより、ＭＣＭがほぼ完成する。
【０１２６】本実施形態では、半導体チップ（半田バン
プ接続用半導体チップ）４を実装した後、半導体チップ
（スタッドバンプ接続用半導体チップ）３をコレット５
３で押さえながら実装しているため、電極パッドの配列
ピッチが狭い半導体チップ３であっても、位置ずれを起
こすことなく実装することが出来る。また、半導体チッ
プ３の実装時において、半導体チップ３の温度が半導体
チップ４の温度よりも高くなるように、半導体チップ３
をコレット５３で選択的に加熱しているため、半田バン
プ８を溶融することなく半導体チップ３を実装すること
が出来る。この結果、ＭＣＭの歩留まりの向上を図るこ
とが出来る。
【０１２７】また、接続部２２ａに比較してピッチの大
きな接続部２３ａには、フラックス若しくは半田ペース
トの供給をスクリーン印刷法によって行うことが可能で
ある。そして、複数の接続部２３ａへのフラックスの供
給をスクリーン印刷法によって一括に行うことにより、
ディスペンス法で接続部２３ａ毎にフラックスを供給す
る場合と比較して、工程を短縮することが可能となる。
更に、スクリーン印刷によるフラックスの供給工程は、
半導体チップ３の実装よりも前に行うことによって、各
基板形成領域４１内のチップ実装領域４２と、チップ実
装領域４３との間隔を小さくすることができ、この結
果、ＭＣＭの小型化を図ることができる。
【０１２８】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【０１２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１３０】本発明によれば、電子装置の信頼性の向上
を図ることが可能となる。
【０１３１】本発明によれば、電子装置の製造歩留まり
の向上を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるＭＣＭの平面図であ
る。
【図２】図１に示すＭＣＭの底面図である。
【図３】図１に示すＭＣＭの要部断面図（（ａ）は図１
のＡ−Ａ線に沿う断面図，（ｂ）は図１のＢ−Ｂ線に沿
う断面図）である。
【図４】図３（ａ）の一部を拡大した断面図である。
【図５】図３（ｂ）の一部を拡大した断面図である。
【図６】図１に示す半導体チップ（スタッドバンプ接続
用半導体チップ）の平面図である。
【図７】図１に示す半導体チップ（半田バンプ接続用半
導体チップ）の平面図である。
【図８】図７に示す半導体チップの要部断面図である。
【図９】図１に示すＭＣＭの製造に用いられる複数個取
りの配線基板の平面図である。
【図１０】図１に示すＭＣＭの製造を説明するための要
部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面
図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）で
ある。
【図１１】図１に示すＭＣＭの製造を説明するための要
部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面
図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）で
ある。
【図１２】図１に示すＭＣＭの製造を説明するための要
部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面
図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）で
ある。
【図１３】図１に示すＭＣＭの製造を説明するための要
部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面
図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）で
ある。
【図１４】図１に示すＭＣＭの製造を説明するための要
部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面
図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）で
ある。
【図１５】本発明の実施形態２であるＭＣＭの要部断面
図である。
【図１６】本発明の実施形態３であるＭＣＭの平面図で
ある。
【図１７】図１６に示すＭＣＭの要部断面図（（ａ）は
図１６のＣ−Ｃ線に沿う断面図，（ｂ）は図１６のＤ−
Ｄ線に沿う断面図）である。
【図１８】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図１９】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図２０】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図２１】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図２２】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図２３】図１６に示すＭＣＭの製造を説明するための
要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での
断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面
図）である。
【図２４】本発明の実施形態４であるＭＣＭの製造を説
明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と
同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線
と同一の位置における断面図）である。
【図２５】本発明の実施形態４であるＭＣＭの製造を説
明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と
同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線
と同一の位置における断面図）である。
【図２６】本発明の実施形態５であるＭＣＭの製造を説
明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と
同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線
と同一の位置における断面図）である。
【図２７】本発明の実施形態５であるＭＣＭの製造を説
明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と
同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線
と同一の位置における断面図）である。
【符号の説明】
１Ａ，１Ｂ，１Ｃ…ＭＣＭ（電子装置）、２…配線基
板、３，４…半導体チップ、５，６…電極パッド、７…
スタッドバンプ、８…半田バンプ、９…異方導電性樹
脂、１０…アンダーフィル樹脂、１１…半田バンプ、２
０…リジット基板、２１，２１Ｂ…柔軟層、２２，２３
…配線、２２ａ，２３ａ…接続部、２４，２６…保護
膜、２５…電極パッド、３０…半導体基板、３１…多層
配線層、３２…電極パッド、３３…表面保護膜、３４，
３６…絶縁層、３５…配線、３７…検査用電極パッド、
３８…半導体チップ層、３９…再配線層、４０…複数個
取りの配線基板、４１…基板形成領域、４２，４３…チ
ップ実装領域、４９，５３…コレット、５０…圧着用ツ
ール、５１…ヒートステージ、５２…接合材。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 英樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F044 KK07 LL01 LL04 LL05 LL09 QQ02 QQ04 RR01 RR19

Claims (58)

    【特許請求の範囲】
  1. 【請求項１】 一主面に互いに異なる第１領域及び第２
    領域を有する配線基板と、一主面に複数の第１突起状電
    極を有する第１電子部品と、一主面に前記第１突起状電
    極よりも融点が高い複数の第２突起状電極を有する第２
    電子部品とを準備する工程と、 前記複数の第１突起状電極を溶融することによって前記
    配線基板の一主面の第１領域に前記第１電子部品を実装
    する工程と、 前記配線基板の一主面の第２領域と前記第２電子部品の
    一主面との間に接着用樹脂を介在した状態で加熱しなが
    ら前記第２電子部品を圧着することによって前記配線基
    板の一主面の第２領域に前記第２電子部品を実装する工
    程とを有し、 前記第２電子部品を実装する工程は、前記第１電子部品
    を実装する工程の後に実施することを特徴とする電子装
    置の製造方法。
  2. 【請求項２】 請求項１に記載の電子装置の製造方法に
    おいて、 前記接着用樹脂は、熱硬化型絶縁性樹脂であることを特
    徴とする電子装置の製造方法。
  3. 【請求項３】 請求項２に記載の電子装置の製造方法に
    おいて、 前記熱硬化型絶縁性樹脂は、エポキシ系樹脂であること
    を特徴とする電子装置の製造方法。
  4. 【請求項４】 請求項２に記載の電子装置の製造方法に
    おいて、 前記熱硬化型絶縁性樹脂は、シート状若しくはペースト
    状の樹脂であることを特徴とする電子装置の製造方法。
  5. 【請求項５】 請求項１に記載の電子装置の製造方法に
    おいて、 前記接着用樹脂は、熱硬化型絶縁性樹脂の中に多数の導
    電性粒子が混入された異方導電性樹脂であることを特徴
    とする電子装置の製造方法。
  6. 【請求項６】 請求項５に記載の電子装置の製造方法に
    おいて、 前記熱硬化型絶縁性樹脂は、エポキシ系樹脂であること
    を特徴とする電子装置の製造方法。
  7. 【請求項７】 請求項５に記載の電子装置の製造方法に
    おいて、 前記異方導電性樹脂は、シート状若しくはペースト状の
    樹脂であることを特徴とする電子装置の製造方法。
  8. 【請求項８】 請求項１に記載の電子装置の製造方法に
    おいて、 前記第１突起状電極は半田バンプであり、 前記第２突起状電極はスタッドバンプであることを特徴
    とする電子装置の製造方法。
  9. 【請求項９】 請求項１に記載の電子装置の製造方法に
    おいて、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置の製造方法。
  10. 【請求項１０】 請求項１に記載の電子装置の製造方法
    において、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置の製造方法。
  11. 【請求項１１】 請求項１に記載の電子装置の製造方法
    において、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドに夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップであることを特徴とする
    電子装置の製造方法。
  12. 【請求項１２】請求項１に記載の電子装置の製造方法に
    おいて、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  13. 【請求項１３】 請求項１に記載の電子装置の製造方法
    において、 前記第１電子部品は、配線基板と、前記配線基板の一主
    面側に配置され、かつ回路が内蔵された半導体チップ
    と、前記配線基板の一主面と対向する他の主面側に配置
    された前記複数の第１突起状電極とを有する半導体装置
    であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  14. 【請求項１４】 請求項１に記載の電子装置の製造方法
    において、 前記配線基板は、前記複数の第１突起状電極の配列位置
    に対応して前記第１領域に配置された複数の第１接続部
    と、前記複数の第２突起状電極の配列位置に対応して前
    記第２領域に配置された複数の第２接続部とを更に有
    し、 前記第１電子部品は、前記複数の第１突起状電極が夫々
    接続された複数の電極パッドを更に有し、 前記第２電子部品は、前記複数の第２突起状電極が夫々
    接続された複数の電極パッドを更に有し、 前記第１電子部品を実装する工程は、前記複数の第１突
    起状電極を介して前記第１電子部品の複数の電極パッド
    と前記複数の第１接続部とを夫々電気的に接続すると共
    に、前記配線基板の一主面の第１領域に前記第１電子部
    品を固定する工程であり、 前記第２電子部品を実装する工程は、前記複数の第２突
    起状電極を介して前記第２電子部品の複数の電極パッド
    と前記複数の第２接続部とを夫々電気的に接続すると共
    に、前記接着用樹脂で前記配線基板の一主面の第２領域
    に前記第２電子部品を固定する工程であることを特徴と
    する電子装置の製造方法。
  15. 【請求項１５】 請求項１に記載の電子装置の製造方法
    において、 前記第２電子部品を実装する工程の後に、前記配線基板
    の一主面の第１領域と前記第１電子部品との間にアンダ
    ーフィル樹脂を注入する工程を更に有し、 前記接着用樹脂は、熱硬化型絶縁性樹脂であり、 前記アンダーフィル樹脂は、前記接着用樹脂の硬化開始
    温度よりも低い温度で硬化する熱硬化型絶縁性樹脂であ
    ることを特徴とする電子装置の製造方法。
  16. 【請求項１６】 請求項１に記載の電子装置の製造方法
    において、 前記第２電子部品を実装する工程の後に、前記配線基板
    の一主面の第１領域と前記第１電子部品との間に紫外線
    硬化型絶縁性樹脂からなるアンダーフィル樹脂を注入す
    る工程と、紫外線を照射して前記アンダーフィル樹脂を
    硬化させる工程とを更に有することを特徴とする電子装
    置の製造方法。
  17. 【請求項１７】 請求項１に記載の電子装置の製造方法
    において、 前記第１電子部品を実装する工程の後に、前記配線基板
    の一主面と対向する他の主面側に、熱処理によって第３
    突起状電極を形成する工程を更に具備し、 前記第３突起状電極は、前記第１突起状電極と同一の組
    成、若しくは前記第１突起状電極よりも低い温度で溶融
    する組成の金属材からなることを特徴とする電子装置の
    製造方法。
  18. 【請求項１８】 互いに異なる第１領域及び第２領域を
    有する配線基板と、 前記第１領域に複数の第１突起状電極を介在して実装さ
    れた第１電子部品と、 前記第２領域に前記第１突起状電極よりも融点が高い複
    数の第２突起状電極を介在して実装された第２電子部品
    とを有することを特徴とする電子装置。
  19. 【請求項１９】 請求項１８に記載の電子装置におい
    て、 前記第１突起状電極は半田バンプであり、 前記第２突起状電極はスタッドバンプであることを特徴
    とする電子装置。
  20. 【請求項２０】 請求項１８に記載の電子装置におい
    て、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置。
  21. 【請求項２１】 請求項１８に記載の電子装置におい
    て、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置。
  22. 【請求項２２】 請求項１８に記載の電子装置におい
    て、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドと夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップであることを特徴とする
    電子装置。
  23. 【請求項２３】 請求項１８に記載の電子装置におい
    て、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置。
  24. 【請求項２４】 請求項１に記載の電子装置において、 前記第１電子部品は、配線基板と、回路が内蔵された半
    導体チップであって、前記配線基板の一主面に配置され
    た半導体チップと、前記配線基板の一主面と対向する他
    の主面側に配置された前記複数の第１突起状電極とを有
    する半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置。
  25. 【請求項２５】 請求項１８に記載の電子装置におい
    て、 前記第１電子部品は、その一主面に複数の電極パッドを
    有し、 前記第２電子部品は、その一主面に複数の電極バッドを
    有し、 前記配線基板は、前記第１電子部品の複数の電極パッド
    に対応して前記第１領域に配置された複数の第１接続部
    と、前記第２電子部品の複数の電極パッドに対応して前
    記第２領域に配置された複数の第２接続部とを更に有
    し、 前記第１電子部品の複数の電極パッドは、前記複数の第
    １突起状電極を介在して前記複数の第１接続部に夫々固
    着され、 前記第２電子部品の複数の電極パッドは、前記複数の第
    ２突起状電極に夫々固着され、 前記複数の第２突起状電極は、前記複数の第２接続部に
    夫々電気的に接続され、 前記第２電子部品は、接着用樹脂を介在して前記配線基
    板の一主面の第２領域に固定されていることを特徴とす
    る電子装置。
  26. 【請求項２６】 一主面に互いに異なる第１領域及び第
    ２領域を有し、前記第１領域に複数の第１接続部が配置
    され、前記第２領域に複数の第２接続部が配置された配
    線基板と、一主面に複数の第１突起状電極を有する第１
    電子部品と、一主面に前記第１突起状電極よりも融点が
    高い複数の第２突起状電極を有する第２電子部品とを準
    備する（ａ）工程と、 前記第１突起状電極よりも融点が高く、かつ前記第２突
    起状電極よりも融点が低い接合材を溶融して前記複数の
    第２接続部と前記複数の第２突起状電極とを夫々電気的
    に接続する（ｂ）工程と、 前記複数の第１突起状電極を溶融して前記複数の第１接
    続部と前記複数の第１突起状電極とを夫々電気的に接続
    する（ｃ）工程とを有し、 前記（ｂ）工程は、前記（ｃ）工程の前に実施すること
    を特徴とする電子装置の製造方法。
  27. 【請求項２７】 請求項２６に記載の電子装置の製造方
    法において、 前記複数の第１突起状電極は半田バンプであり、 前記複数の第２突起状電極はスタッドバンプであること
    を特徴とする電子装置の製造方法。
  28. 【請求項２８】 請求項２６に記載の電子装置の製造方
    法において、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置の製造方法。
  29. 【請求項２９】 請求項２６に記載の電子装置の製造方
    法において、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置の製造方法。
  30. 【請求項３０】 請求項２６に記載の電子装置の製造方
    法において、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドと夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップであることを特徴とする
    電子装置の製造方法。
  31. 【請求項３１】 請求項２６に記載の電子装置の製造方
    法において、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  32. 【請求項３２】 請求項２６に記載の電子装置の製造方
    法において、 前記第１電子部品は、配線基板と、前記配線基板の一主
    面側に配置され、かつ回路が内蔵された半導体チップ
    と、前記配線基板の一主面と対向する他の主面側に配置
    された前記複数の第１突起状電極とを有する半導体装置
    であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  33. 【請求項３３】 請求項２６に記載の電子装置の製造方
    法において、 前記（ｂ）工程の後に、前記配線基板の一主面の第１領
    域と前記第１電子部品との間、並びに配線基板の一主面
    の第２領域と前記第２電子部品との間にアンダーフィル
    樹脂を注入する工程を更に具備することを特徴とする電
    子装置の製造方法。
  34. 【請求項３４】 互いに異なる第１領域及び第２領域を
    有し、前記第１領域に複数の第１接続部が配置され、前
    記第２領域に複数の第２接続部が配置された配線基板
    と、 一主面に複数の第１突起状電極を有する第１電子部品
    と、 一主面に前記第１突起状電極よりも融点が高い複数の第
    ２突起状電極を有する第２電子部品とを有し、 前記複数の第１突起状電極は、前記複数の第１接続部に
    夫々接続され、 前記複数の第２突起状電極は、前記第１突起状電極より
    も融点が高く、前記第２突起状電極よりも融点が低い接
    合材を介在して前記複数の第２接続部に夫々接続されて
    いることを特徴とする電子装置。
  35. 【請求項３５】 請求項３４に記載の電子装置におい
    て、 前記複数の第１突起状電極は半田バンプであり、 前記複数の第２突起状電極はスタッドバンプであること
    を特徴とする電子装置。
  36. 【請求項３６】 請求項３４に記載の電子装置におい
    て、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置。
  37. 【請求項３７】 請求項３４に記載の電子装置におい
    て、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置。
  38. 【請求項３８】 請求項３４に記載の電子装置におい
    て、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドと夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップであることを特徴とする
    電子装置。
  39. 【請求項３９】 請求項３４に記載の電子装置におい
    て、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置。
  40. 【請求項４０】 請求項３４に記載の電子装置におい
    て、 前記第１電子部品は、配線基板と、前記配線基板の一主
    面側に配置され、かつ回路が内蔵された半導体チップ
    と、前記配線基板の一主面と対向する他の主面側に配置
    された前記複数の第１突起状電極とを有する半導体装置
    であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置。
  41. 【請求項４１】 一主面に互いに異なる第１領域及び第
    ２領域を有し、前記第１領域に複数の第１接続部が配置
    され、前記第２領域に複数の第２接続部が配置された配
    線基板と、一主面に複数の第１突起状電極を有する第１
    電子部品と、一主面に前記第１突起状電極よりも融点が
    高い複数の第２突起状電極を有する第２電子部品とを準
    備する（ａ）工程と、 前記複数の第１突起状電極を溶融して前記複数の第１接
    続部と前記複数の第１突起状電極とを夫々電気的に接続
    する（ｂ）工程と、 前記（ｂ）工程の後に、前記第２突起状電極よりも融点
    が低い接合材を溶融して前記複数の第２接続部と前記複
    数の第２突起状電極とを夫々電気的に接続する（ｃ）工
    程とを有することを特徴とする電子装置の製造方法。
  42. 【請求項４２】 請求項４１に記載の電子装置の製造方
    法において、 前記複数の第１突起状電極は半田バンプであり、 前記複数の第２突起状電極はスタッドバンプであること
    を特徴とする電子装置の製造方法。
  43. 【請求項４３】 請求項４１に記載の電子装置の製造方
    法において、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置の製造方法。
  44. 【請求項４４】 請求項４１に記載の電子装置の製造方
    法において、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置の製造方法。
  45. 【請求項４５】 請求項４１に記載の電子装置の製造方
    法において、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドと夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップであることを特徴とする
    電子装置の製造方法。
  46. 【請求項４６】 請求項４１に記載の電子装置の製造方
    法において、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  47. 【請求項４７】 請求項４１に記載の電子装置の製造方
    法において、 前記第１電子部品は、配線基板と前記配線基板の一主面
    側に配置され、かつ回路が内蔵された半導体チップと、
    前記配線基板の一主面と対向する他の主面側に配置され
    た前記複数の第１突起状電極とを有する半導体装置であ
    り、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  48. 【請求項４８】 請求項４１に記載の電子装置の製造方
    法において、 前記（ｃ）工程の後に、前記配線基板の一主面の第１領
    域と前記第１電子部品との間にアンダーフィル樹脂を注
    入する工程を更に有することを特徴とする電子装置の製
    造方法。
  49. 【請求項４９】 請求項４１に記載の電子装置の製造方
    法において、 前記（ｃ）工程の後に、前記配線基板の一主面の第１領
    域と前記第１電子部品との間、並びに配線基板の一主面
    の第２領域と前記第２電子部品との間にアンダーフィル
    樹脂を注入する工程を更に有することを特徴とする電子
    装置の製造方法。
  50. 【請求項５０】 互いに異なる第１領域及び第２領域を
    有し、前記第１領域に複数の第１接続部が配置され、前
    記第２領域に複数の第２接続部が配置された配線基板
    と、一主面に複数の第１突起状電極を有する第１電子部
    品と、一主面に複数の第２突起状電極を有する第２電子
    部品とを準備する（ａ）工程と、 前記第２突起状電極よりも融点が低い接合材を溶融して
    前記複数の第２接続部と前記第２突起状電極とを夫々電
    気的に接続する（ｂ）工程と、 前記第２工程の後に、前記複数の第１突起状電極を溶融
    して前記複数の第１接続部と前記複数の第１突起状電極
    とを夫々電気的に接続する（ｃ）工程とを有し、 前記（ｃ）工程は、前記第１電子部品の温度が前記第２
    電子部品の温度よりも高くなるように前記第１電子部品
    を加熱して行うことを特徴とする電子装置の製造方法。
  51. 【請求項５１】 請求項５０に記載の電子装置の製造方
    法において、 前記複数の第１突起状電極は半田バンプであり、 前記複数の第２突起状電極はスタッドバンプであること
    を特徴とする電子装置の製造方法。
  52. 【請求項５２】 請求項５０に記載の電子装置の製造方
    法において、 前記複数の第２突起状電極の配列ピッチは、前記複数の
    第１突起状電極の配列ピッチよりも小さいことを特徴と
    する電子装置の製造方法。
  53. 【請求項５３】 請求項５０に記載の電子装置の製造方
    法において、 前記第１及び第２電子部品は、回路が内蔵された半導体
    チップであることを特徴とする電子装置の製造方法。
  54. 【請求項５４】 請求項５０に記載の電子装置の製造方
    法において、 前記第１電子部品は、半導体基板と、前記半導体基板の
    一主面に形成された複数の半導体素子と、前記半導体基
    板の一主面上に形成された複数の第１電極パッドと、前
    記複数の第１電極パッドよりも上層に形成され、かつ前
    記複数の第１電極パッドと夫々電気的に接続された複数
    の第２電極パッドであって、前記複数の第１電極パッド
    よりも広い配列ピッチで配置された複数の第２電極パッ
    ドと、前記複数の第２電極パッドに夫々接続された前記
    複数の第１突起状電極とを有する半導体チップであり、 前記第２電子部品は、半導体基板と、前記半導体基板の
    一主面上に形成された複数の半導体素子と、前記半導体
    基板の一主面上に形成された複数の電極パッドと、前記
    複数の電極パッドに夫々接続された前記複数の第２突起
    状電極とを有する半導体チップあることを特徴とする電
    子装置の製造方法。
  55. 【請求項５５】 請求項５０に記載の電子装置の製造方
    法において、 前記第１電子部品は、回路が内蔵された半導体チップを
    パッケージングした半導体装置であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  56. 【請求項５６】 請求項５０に記載の電子装置の製造方
    法において、 前記第１電子部品は、配線基板と、前記配線基板の一主
    面側に配置され、かつ回路が内蔵された半導体チップ
    と、前記配線基板の一主面と対向する他の主面側に配置
    された前記複数の第１突起状電極とを有する半導体装置
    であり、 前記第２電子部品は、回路が内蔵された半導体チップで
    あることを特徴とする電子装置の製造方法。
  57. 【請求項５７】 請求項５０に記載の電子装置の製造方
    法において、 前記（ｃ）工程の後に、前記配線基板の一主面の第１領
    域と前記第１電子部品との間にアンダーフィル樹脂を注
    入する工程を更に有することを特徴とする電子装置の製
    造方法。
  58. 【請求項５８】 請求項５０に記載の電子装置の製造方
    法において、 前記（ｃ）工程の後に、前記配線基板の一主面の第１領
    域と前記第１電子部品との間、並びに配線基板の一主面
    の第２領域と前記第２電子部品との間にアンダーフィル
    樹脂を注入する工程を更に有することを特徴とする電子
    装置の製造方法。
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