JP2002289711A5

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Publication number: JP2002289711A5
Application number: JP2001371370A
Authority: JP
Filing date: 2001-12-05
Publication date: 2005-07-21
Anticipated expiration: 2021-12-05

Claims

ツインＭＯＮＯＳセルから構成された不揮発性メモリの消去方法において、
ａ）チャネル領域の第１の側に位置する第１の導電領域を第１の正電圧にバイアスし、
ｂ）チャネル領域の第２の側に位置する第２の導電領域を第２の正電圧にバイアスし、
ｃ）第１導電ゲートを第１の負電圧にバイアスし、
ｄ）第２導電ゲートを前記第１の負電圧にバイアスし、
ｅ）選択ワードラインに接続された第３導電ゲートをゼロまたは第２の負電圧にバイアスし、
ｆ）非選択ワードラインに接続された第３導電ゲートを第４の正電圧にバイアスし、
ｇ）選択ワードラインに接続されたメモリセルの第１導電ゲート下の絶縁膜内に電界を生成することを含む消去方法。
前記電界は、前記絶縁膜に捕獲された電子を前記チャネル領域へ放出するのに十分な強度である請求項１の消去方法。
前記電界は、ホールを前記チャネル領域の接合端から前記絶縁膜へ注入するのに十分な強度である請求項１の消去方法。
前記第１の導電領域が選択セルのビットラインに接続されている請求項１の消去方法。
前記第２の導電領域が隣接セルのビットラインに接続されている請求項１の消去方法。
前記第１および第２導電ゲートが制御ゲートである請求項１の消去方法。
前記第３導電ゲートが、前記第１および第２導電ゲート間で両者から絶縁されたワードゲートである請求項１の消去方法。
前記選択ワード線に接続された第３導電ゲートを、前記メモリセルのチャネル領域の接合端から前記第２導電ゲート下の絶縁膜内へのホール注入を加速する負電圧にバイアスする請求項１の消去方法。
前記非選択ワード線に接続された第３導電ゲートを、前記メモリセルのチャネル領域の接合端から前記第２導電ゲート下の絶縁膜内へのホール注入を禁止する正電圧にバイアスする請求項１の消去方法。
前記選択ワード線に接続された第３の導電性ゲートを正電圧にバイアスし、前記第１の導電性ゲート下のホールを減少させることによって消去速度を減少させる請求項１の消去方法。
前記選択ワード線を負電圧にバイアスし、前記非選択ワード線を正電圧にバイアスすることにより、消去ブロックサイズを前記選択ワード線規模にする請求項１の消去方法。
ツインＭＯＮＯＳセルから構成された不揮発性メモリの単一セルの消去方法において、
ａ）消去される選択セルのビット線を第１の正電圧にバイアスし、
ｂ）消去される選択セルの制御ゲートを第１の負電圧にバイアスし、
ｃ）選択ワードラインに接続されたワードゲートを第２の負電圧にバイアスし、
ｄ）非選択ワードラインに接続されたワードゲートを第４の正電圧にバイアスし、
ｅ）前記選択セルの制御ゲート下の絶縁膜内に電界を生成することを含む消去方法。
消去阻止されるべきセルのビット線を第２の正電圧にバイアスする請求項１２の消去方法。
前記電界は、前記絶縁膜に捕獲された電子を前記選択セルのチャネル領域へ放出するのに十分な強度である請求項１２の消去方法。
前記電界は、ホールを前記チャネル領域の接合端から前記絶縁膜へ注入するのに十分な強度である請求項１の消去方法。
前記ワードゲートが、前記選択セルの制御ゲートと前記隣接する非選択セルの制御ゲートとの間に配置され、かつ両者から絶縁されている請求項１２の消去方法。
非選択ワード線を、当該非選択ワード線に接続されたセルを消去抑制にする第４の正電圧にバイアスする請求項１２の消去方法。
前記選択ワード線に接続された非選択セルの制御ゲートを、当該選択ワード線に接続された非選択セルを消去抑制する第３の正電圧にバイアスする請求項１２の消去方法。
選択セルのプログラミング時に非選択セルのプログラムディスターブを改善する方法であって、
ａ）選択セル内の左側または右側をプログラミングするように選択するステップと、
ｂ）選択ビット線を第１の正電圧にバイアスするステップと、
ｃ）前記選択ビット線に隣接する、近い方の隣接ビット線をゼロ・ボルトにバイアスするステップと、
ｄ）前記選択セルの遠い側に隣接する、遠い方の隣接ビット線を第２の正電圧にバイアスするステップと、
ｆ）選択ワード線を第３の正電圧にバイアスするステップと、
ｇ）非選択ワード線を負電圧にバイアスするステップと、
ｈ）非選択セルの負のゲート対ソース電圧を確定するステップと、
を備える方法。
前記選択ワード線のバイアスが、プログラミング電流を制御するために、ワードゲートしきい電圧よりも高くされる請求項１９の方法。
前記非選択ワード線を負電圧にバイアスし、プログラムディスターブが発生する時間を長くすることによってプログラムディスターブを改善する請求項１９の方法。
前記選択ワード線を前記第３の正電圧にバイアスし、前記遠い方の隣接ビット線を前記第２の正電圧にバイアスすることによって、前記選択セルの選択されない側をプログラムディスターブから保護する、負のゲート／ソース間電圧を生成する請求項１９の方法。
前記非選択セル内における負のゲート／ソース間電圧の生成によりプログラムディスターブを改善する請求項１９の方法。