JP2002050579A - 半導体基板の製造方法及びその使用 - Google Patents
半導体基板の製造方法及びその使用Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 エピタキシャル成長させた表面の粗さ及び光
散乱中心の数に関する欠点を示さず、かつ酸素析出物と
して検出可能な欠陥を有する基板を使用するためにも適
している、エピタキシャル成長させた半導体基板を製造
する方法を提供すること 【解決手段】 （ａ） ポリシングされた前面を有し、
かつ一定の厚さを有する基板を準備する工程、（ｂ）
基板の前面をガス状ＨＣｌ及びシランソースの存在で９
５０〜１２５０℃の温度でエピタキシャル反応器中で前
処理する工程、その際、基板の厚さがほとんど変化しな
い、及び（ｃ） 前処理された基板の前面にエピタキシ
ャル層を析出させる工程、を有することを特徴とする、
前面及び背面並びに前記の前面上に析出した半導体材料
からなるエピタキシャル層を備えた半導体基板の製造方
法。
散乱中心の数に関する欠点を示さず、かつ酸素析出物と
して検出可能な欠陥を有する基板を使用するためにも適
している、エピタキシャル成長させた半導体基板を製造
する方法を提供すること 【解決手段】 （ａ） ポリシングされた前面を有し、
かつ一定の厚さを有する基板を準備する工程、（ｂ）
基板の前面をガス状ＨＣｌ及びシランソースの存在で９
５０〜１２５０℃の温度でエピタキシャル反応器中で前
処理する工程、その際、基板の厚さがほとんど変化しな
い、及び（ｃ） 前処理された基板の前面にエピタキシ
ャル層を析出させる工程、を有することを特徴とする、
前面及び背面並びに前記の前面上に析出した半導体材料
からなるエピタキシャル層を備えた半導体基板の製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、前面及び背面並び
に前面に析出された半導体材料からなるエピタキシャル
層を有する半導体基板の製造方法に関する。
に前面に析出された半導体材料からなるエピタキシャル
層を有する半導体基板の製造方法に関する。
【０００２】
【従来の技術】先行技術により、適当な処理前製品から
一次研磨（Abtragspolieren）−仕上研磨（Endpoliere
n）−清浄化−エピタキシャル成長のプロセス順序でエ
ピタキシャル成長させた半導体基板が製造され、その
際、一次研磨後の表面粗さは原子間力顕微鏡法（ＡＦ
Ｍ）を用いて測定して１μｍ×１μｍの範囲内で、プロ
セス実施に応じて約０．５〜３ｎｍＲＭＳ（root-mean-
square）であり、最終ポリシング後では約０．０５〜
０．２ｎｍＲＭＳである。
一次研磨（Abtragspolieren）−仕上研磨（Endpoliere
n）−清浄化−エピタキシャル成長のプロセス順序でエ
ピタキシャル成長させた半導体基板が製造され、その
際、一次研磨後の表面粗さは原子間力顕微鏡法（ＡＦ
Ｍ）を用いて測定して１μｍ×１μｍの範囲内で、プロ
セス実施に応じて約０．５〜３ｎｍＲＭＳ（root-mean-
square）であり、最終ポリシング後では約０．０５〜
０．２ｎｍＲＭＳである。
【０００３】欧州特許出願公開（ＥＰ−Ａ１）第７１１
８５４号明細書には、エピタキシャル成長させた基板の
製造方法が記載されており、この方法においてスライシ
ング−ラッピング−エッチングされたシリコン基板を一
次研磨し、その際、表面粗さは０．３〜１．２ｎｍＲＭ
Ｓ（ＡＦＭ、１μｍ×１μｍ）であり、コストの低減の
ために平坦化する仕上研磨工程を実施せずにエピタキシ
ャルシリコン層を析出させている。こうして製造された
エピタキシャル層は仕上研磨工程を予め適用して通常の
ように製造したエピタキシャル層とその電気的特性にお
いて同等であるが、比較的高い出発粗さにより引き起こ
される光散乱中心（localized light scatters, LLS）
の増加がこの基板上に製造された構成素子の欠陥を増加
させる。
８５４号明細書には、エピタキシャル成長させた基板の
製造方法が記載されており、この方法においてスライシ
ング−ラッピング−エッチングされたシリコン基板を一
次研磨し、その際、表面粗さは０．３〜１．２ｎｍＲＭ
Ｓ（ＡＦＭ、１μｍ×１μｍ）であり、コストの低減の
ために平坦化する仕上研磨工程を実施せずにエピタキシ
ャルシリコン層を析出させている。こうして製造された
エピタキシャル層は仕上研磨工程を予め適用して通常の
ように製造したエピタキシャル層とその電気的特性にお
いて同等であるが、比較的高い出発粗さにより引き起こ
される光散乱中心（localized light scatters, LLS）
の増加がこの基板上に製造された構成素子の欠陥を増加
させる。
【０００４】酸素析出物として検出される基板中の欠陥
はエピタキシャル層の析出の後で光散乱中心の数を増加
させる原因となる。欧州特許出願公開（ＥＰ−Ａ１）第
９５９１５４号明細書では、エピタキシャル析出の前に
行う基板の熱処理が提案され、この熱処理は表面付近の
欠陥の数を低下させる。しかしながら、それにより達成
されるべき減少は特にこの種の欠陥が多数検出された基
板を使用する場合には不十分であるか又はコスト高にな
ることが明らかとなった。欠陥を減少させる効率は熱処
理の時間に依存する。熱処理のために生じるコストを許
容できる範囲内に留める程度で熱処理を実施した場合、
不所望に高い数の光散乱中心（localized light scatte
res, LLS）がエピタキシャル表面上に見られる。
はエピタキシャル層の析出の後で光散乱中心の数を増加
させる原因となる。欧州特許出願公開（ＥＰ−Ａ１）第
９５９１５４号明細書では、エピタキシャル析出の前に
行う基板の熱処理が提案され、この熱処理は表面付近の
欠陥の数を低下させる。しかしながら、それにより達成
されるべき減少は特にこの種の欠陥が多数検出された基
板を使用する場合には不十分であるか又はコスト高にな
ることが明らかとなった。欠陥を減少させる効率は熱処
理の時間に依存する。熱処理のために生じるコストを許
容できる範囲内に留める程度で熱処理を実施した場合、
不所望に高い数の光散乱中心（localized light scatte
res, LLS）がエピタキシャル表面上に見られる。
【０００５】
【発明が解決しようとする課題】従って、本発明の課題
は、エピタキシャル成長させた表面の粗さ及び光散乱中
心の数に関する前記の欠点を示さず、かつ酸素析出物と
して検出可能な欠陥を有する基板を使用するためにも適
している、エピタキシャル成長させた半導体基板を製造
する方法を提供することであった。さらに、エピタキシ
ャル成長させた半導体基板の他の特性は少なくとも先行
技術により製造されたエピタキシャル成長させた半導体
基板の特性と少なくとも同等に良好であるのが好まし
い。
は、エピタキシャル成長させた表面の粗さ及び光散乱中
心の数に関する前記の欠点を示さず、かつ酸素析出物と
して検出可能な欠陥を有する基板を使用するためにも適
している、エピタキシャル成長させた半導体基板を製造
する方法を提供することであった。さらに、エピタキシ
ャル成長させた半導体基板の他の特性は少なくとも先行
技術により製造されたエピタキシャル成長させた半導体
基板の特性と少なくとも同等に良好であるのが好まし
い。
【０００６】
【課題を解決するための手段】前記の課題は、本発明の
場合に、前面及び背面並びに前記の前面上に析出した半
導体材料からなるエピタキシャル層を備えた半導体基板
の製造方法において、前記の方法が次のプロセス工程： （ａ） ポリシングされた前面を有し、かつ一定の厚さ
を有する基板を準備する工程、（ｂ） 基板の前面をガ
ス状ＨＣｌ及びシランソースの存在で９５０〜１２５０
℃の温度でエピタキシャル反応器中で前処理する工程、
その際、基板の厚さはほとんど変化しない、及び（ｃ）
前処理された基板の前面にエピタキシャル層を析出さ
せる工程、を特徴とする、半導体基板の製造方法により
解決される。
場合に、前面及び背面並びに前記の前面上に析出した半
導体材料からなるエピタキシャル層を備えた半導体基板
の製造方法において、前記の方法が次のプロセス工程： （ａ） ポリシングされた前面を有し、かつ一定の厚さ
を有する基板を準備する工程、（ｂ） 基板の前面をガ
ス状ＨＣｌ及びシランソースの存在で９５０〜１２５０
℃の温度でエピタキシャル反応器中で前処理する工程、
その際、基板の厚さはほとんど変化しない、及び（ｃ）
前処理された基板の前面にエピタキシャル層を析出さ
せる工程、を特徴とする、半導体基板の製造方法により
解決される。
【０００７】この方法により、エピタキシャル層の表面
が、０．１２μｍ以上の散乱断面（Streuquerschnitt）
を有する１ｃｍ２あたり０．１４個の光散乱中心の最大
密度を有する半導体基板が得られる。基板の前面がエピ
タキシャル層の析出の前に、１μｍ×１μｍのサイズの
基準面積についてＡＦＭにより測定して０．０５〜０．
２ｎｍＲＭＳの表面粗さを有する。この半導体基板は、
特に０．１８μｍ以下の線幅を有する電子的構成素子の
製造のための半導体工業において使用するために適して
いる。
が、０．１２μｍ以上の散乱断面（Streuquerschnitt）
を有する１ｃｍ２あたり０．１４個の光散乱中心の最大
密度を有する半導体基板が得られる。基板の前面がエピ
タキシャル層の析出の前に、１μｍ×１μｍのサイズの
基準面積についてＡＦＭにより測定して０．０５〜０．
２ｎｍＲＭＳの表面粗さを有する。この半導体基板は、
特に０．１８μｍ以下の線幅を有する電子的構成素子の
製造のための半導体工業において使用するために適して
いる。
【０００８】本発明によるプロセス順序の工程（ａ）に
ついて：本発明によるエピタキシャル成長させた半導体
基板の製造のために、結晶からスライシングした後に例
えばラッピングしかつエッチングするか又は研削しかつ
エッチングするか又は研削だけ行う、又はスライシング
しただけの状態である基板を、一次研磨及び場合により
仕上研磨（finishing）にかけ、その際、このポリシン
グを両面同時に実施するか又は基板の前面だけに実施す
る。両面ポリシングした基板のために適当なポリシング
プロセスは、例えばドイツ国特許（ＤＥ−Ｃ１）第１９
９０５７３７号明細書に記載されている。この基板は、
表面付近の大きな酸素析出物として又は酸化物で充填さ
れた空隙凝集物（ボイド）として検出される欠陥に関し
て欠陥が少ないか又は欠陥を有していることができる。
ついて：本発明によるエピタキシャル成長させた半導体
基板の製造のために、結晶からスライシングした後に例
えばラッピングしかつエッチングするか又は研削しかつ
エッチングするか又は研削だけ行う、又はスライシング
しただけの状態である基板を、一次研磨及び場合により
仕上研磨（finishing）にかけ、その際、このポリシン
グを両面同時に実施するか又は基板の前面だけに実施す
る。両面ポリシングした基板のために適当なポリシング
プロセスは、例えばドイツ国特許（ＤＥ−Ｃ１）第１９
９０５７３７号明細書に記載されている。この基板は、
表面付近の大きな酸素析出物として又は酸化物で充填さ
れた空隙凝集物（ボイド）として検出される欠陥に関し
て欠陥が少ないか又は欠陥を有していることができる。
【０００９】特に少ないコストの観点で有利である本発
明の有利な実施態様によると、この方法の工程（ａ）に
おいて前面がポリシングされた基板を製造し、その製造
の際に唯一のポリシング工程、つまり一次研磨グだけが
行われる。仕上研磨は行わない。この基板は、ポリシン
グ装置から取り出され、先行技術による清浄化及び乾燥
が行われる。この清浄化は多数の基板を浴中で又は噴霧
装置を用いて同時に清浄化するバッチ法でも又は一枚毎
のプロセスでも実施することができる。
明の有利な実施態様によると、この方法の工程（ａ）に
おいて前面がポリシングされた基板を製造し、その製造
の際に唯一のポリシング工程、つまり一次研磨グだけが
行われる。仕上研磨は行わない。この基板は、ポリシン
グ装置から取り出され、先行技術による清浄化及び乾燥
が行われる。この清浄化は多数の基板を浴中で又は噴霧
装置を用いて同時に清浄化するバッチ法でも又は一枚毎
のプロセスでも実施することができる。
【００１０】本発明のもう一つの有利な実施態様による
と、工程（ａ）において、表面付近の大きな酸素析出物
として又は酸化物で充填された空隙凝集物として検出さ
れる欠陥が多いポリシングされた基板を準備する。この
ような基板は本発明の範囲内で、基板の少なくとも１つ
の領域で欠陥核の密度がＯＳＦ試験（条件：１１００℃
で２時間湿式酸化に引き続き３分間のSecco処理（ドー
ピング：ｐ-型）又は１１００℃で２時間の湿式酸化に
引き続き３分間のWright処理（ドーピング：ｐ＋型））
により少なくとも５／ｃｍ２の値に達する場合（表面付
近の酸素析出物）であるか又は２０分間の振盪させない
Secco処理により基板の間隙の多い領域中で少なくとも
２μｍのサイズのSeccoエッチピット及び／又はラージ
ピットが少なくとも０．０５ｃｍ２の密度で検出された
場合（酸化物で充填された間隙凝集物）である。これは
一般に酸素濃度が３・１０１７〜９・１０１７ｃ
ｍ- ３、有利に５・１０１７〜７．５・１０１７ｃｍ- ３
の範囲内にありかつ米国ＡＳＴＭ規格による濃度測定を
行った場合であり、ドーピング物質及び基板中のその濃
度に関して少なくとも次の条件が満たされる：窒素濃度
は１・１０１０〜５・１０１５ｃｍ- ３、有利に５・１
０１２〜５・１０１５ｃｍ- ３の範囲内にあり；炭素濃
度は１・１０１５〜５・１０１７ｃｍ- ３、有利に１・
１０１６〜５・１０１７ｃｍ- ３の範囲内にあり、ホウ
素濃度は５・１０１７ｃｍ- ３より高い範囲にある。欠
陥を有する基板の前記のカテゴリーの中には、特に、欠
陥核のリング状の集積、いわゆるＯＳＦ−リング（ＯＳ
Ｆ＝oxidation induced stacking fault）を検出するこ
とができるシリコン基板及び結晶中に酸化物で充填され
た間隙凝集物（ボイド）の高い密度を有するシリコン基
板（M.Hourai et al. The Electrochem. Soc. PV98-1
(1998), 453頁及びG.Kissinger et al., Appl. Phys. L
ett. (1998), 223頁）が含まれる。
と、工程（ａ）において、表面付近の大きな酸素析出物
として又は酸化物で充填された空隙凝集物として検出さ
れる欠陥が多いポリシングされた基板を準備する。この
ような基板は本発明の範囲内で、基板の少なくとも１つ
の領域で欠陥核の密度がＯＳＦ試験（条件：１１００℃
で２時間湿式酸化に引き続き３分間のSecco処理（ドー
ピング：ｐ-型）又は１１００℃で２時間の湿式酸化に
引き続き３分間のWright処理（ドーピング：ｐ＋型））
により少なくとも５／ｃｍ２の値に達する場合（表面付
近の酸素析出物）であるか又は２０分間の振盪させない
Secco処理により基板の間隙の多い領域中で少なくとも
２μｍのサイズのSeccoエッチピット及び／又はラージ
ピットが少なくとも０．０５ｃｍ２の密度で検出された
場合（酸化物で充填された間隙凝集物）である。これは
一般に酸素濃度が３・１０１７〜９・１０１７ｃ
ｍ- ３、有利に５・１０１７〜７．５・１０１７ｃｍ- ３
の範囲内にありかつ米国ＡＳＴＭ規格による濃度測定を
行った場合であり、ドーピング物質及び基板中のその濃
度に関して少なくとも次の条件が満たされる：窒素濃度
は１・１０１０〜５・１０１５ｃｍ- ３、有利に５・１
０１２〜５・１０１５ｃｍ- ３の範囲内にあり；炭素濃
度は１・１０１５〜５・１０１７ｃｍ- ３、有利に１・
１０１６〜５・１０１７ｃｍ- ３の範囲内にあり、ホウ
素濃度は５・１０１７ｃｍ- ３より高い範囲にある。欠
陥を有する基板の前記のカテゴリーの中には、特に、欠
陥核のリング状の集積、いわゆるＯＳＦ−リング（ＯＳ
Ｆ＝oxidation induced stacking fault）を検出するこ
とができるシリコン基板及び結晶中に酸化物で充填され
た間隙凝集物（ボイド）の高い密度を有するシリコン基
板（M.Hourai et al. The Electrochem. Soc. PV98-1
(1998), 453頁及びG.Kissinger et al., Appl. Phys. L
ett. (1998), 223頁）が含まれる。
【００１１】欠陥を有する基板は同様に除去ポリシング
された状態で準備することができるが、除去ポリシング
の他になお最終ポリシングを行われる。
された状態で準備することができるが、除去ポリシング
の他になお最終ポリシングを行われる。
【００１２】本発明によるプロセス順序の工程（ｂ）：
基板の前面のポリシングされた表面をこの方法の工程
（ｂ）の間に、次ぎにエピタキシャル成長する層の品質
が層の表面での光散乱中心の最大数に関して冒頭に記載
した課題を解決するようにを調整する。この調整は意外
にもこの方法の工程（ｂ）において基板を、有利にシリ
コン基板をガス状のＨＣｌ及びシランソースの存在で９
５０〜１２５０℃、有利に１０５０〜１１５０℃の温度
で、エピタキシャル反応器中で処理することにより達成
される。ガス状のＨＣｌ及びシランソースの濃度は、本
質的にケイ素の析出のためにも並びに半導体材料のエッ
チング除去のためにもならずかつ基板の厚さは本質的に
変化しない程度に調節される。平衡状態の一定の逸脱は
許容することができ、その際この許容範囲は高くても
０．５μｍ／ｍｉｎの析出速度と高くても０．２μｍ／
ｍｉｎのエッチング除去速度の間にあり、基板の厚さに
関して０．５μｍまでの厚さの減少、有利に０．２μｍ
までの厚さの減少又は０．５μｍまでの厚さの増加、有
利に０．２μｍまでの厚さの増加が見積もられる。
基板の前面のポリシングされた表面をこの方法の工程
（ｂ）の間に、次ぎにエピタキシャル成長する層の品質
が層の表面での光散乱中心の最大数に関して冒頭に記載
した課題を解決するようにを調整する。この調整は意外
にもこの方法の工程（ｂ）において基板を、有利にシリ
コン基板をガス状のＨＣｌ及びシランソースの存在で９
５０〜１２５０℃、有利に１０５０〜１１５０℃の温度
で、エピタキシャル反応器中で処理することにより達成
される。ガス状のＨＣｌ及びシランソースの濃度は、本
質的にケイ素の析出のためにも並びに半導体材料のエッ
チング除去のためにもならずかつ基板の厚さは本質的に
変化しない程度に調節される。平衡状態の一定の逸脱は
許容することができ、その際この許容範囲は高くても
０．５μｍ／ｍｉｎの析出速度と高くても０．２μｍ／
ｍｉｎのエッチング除去速度の間にあり、基板の厚さに
関して０．５μｍまでの厚さの減少、有利に０．２μｍ
までの厚さの減少又は０．５μｍまでの厚さの増加、有
利に０．２μｍまでの厚さの増加が見積もられる。
【００１３】エッチングと析出とは十分に高い反応速度
で進行するため、表面上のシリコンは擬似的に可動であ
り、表面の平滑化及び表面上の欠陥の除去が行われる。
ガス状のＨＣｌ及びシランソースの他にこの雰囲気は付
加的にドーピングガスを含有することができる。材料を
許容可能な範囲内で析出させる条件下で前処理を実施す
る場合が特に有利である。前処理の終了時に、欠陥を有
していない平坦な単結晶シリコン表面が生じる。文献中
には水素雰囲気中でＨＣｌがシリコンからなる表面にエ
ッチングする作用及び平坦化する作用を及ぼすことが記
載されている（H.M. Liaw and J.W.Rose, Epitaxial Si
licon Technology, Academic Press Inc., Orlando Flo
rida 1986, p. 71 - 73及びM. L. Hammond, Handbook o
f Thin-Film Deposition Processes and Techniques, N
oyes Publications 1988, p. 32and 33）。シランソー
スの付加的存在により表面の平坦化及び結晶欠陥の除去
が明らかに改善されかつ促進されることが意外にも見出
された。
で進行するため、表面上のシリコンは擬似的に可動であ
り、表面の平滑化及び表面上の欠陥の除去が行われる。
ガス状のＨＣｌ及びシランソースの他にこの雰囲気は付
加的にドーピングガスを含有することができる。材料を
許容可能な範囲内で析出させる条件下で前処理を実施す
る場合が特に有利である。前処理の終了時に、欠陥を有
していない平坦な単結晶シリコン表面が生じる。文献中
には水素雰囲気中でＨＣｌがシリコンからなる表面にエ
ッチングする作用及び平坦化する作用を及ぼすことが記
載されている（H.M. Liaw and J.W.Rose, Epitaxial Si
licon Technology, Academic Press Inc., Orlando Flo
rida 1986, p. 71 - 73及びM. L. Hammond, Handbook o
f Thin-Film Deposition Processes and Techniques, N
oyes Publications 1988, p. 32and 33）。シランソー
スの付加的存在により表面の平坦化及び結晶欠陥の除去
が明らかに改善されかつ促進されることが意外にも見出
された。
【００１４】第１段階で、基板を９００〜１２００℃、
有利に１１００〜１１５０℃の温度で反応器中で純粋な
水素雰囲気にさらすことにより有利に本来の酸化物（na
tiveoxide）を基板の前面から除去し、前記の反応器を
後続するシリコン層のエピタキシャル析出のためにも利
用するのが特に有利である。この本来の酸化物は他の公
知の方法、例えばフッ化水素を用いた基板の処理によっ
ても除去することができる。工程（ｂ）による前処理は
次いで第２段階において、シランソース、ガス状ＨＣｌ
及び水素を有する混合物をエピタキシャル反応器中へ導
入することにより行う。本来の酸化物を予め水素で除去
した場合には、すでに存在する水素雰囲気にシランソー
ス及びＨＣｌを供給することで十分である。
有利に１１００〜１１５０℃の温度で反応器中で純粋な
水素雰囲気にさらすことにより有利に本来の酸化物（na
tiveoxide）を基板の前面から除去し、前記の反応器を
後続するシリコン層のエピタキシャル析出のためにも利
用するのが特に有利である。この本来の酸化物は他の公
知の方法、例えばフッ化水素を用いた基板の処理によっ
ても除去することができる。工程（ｂ）による前処理は
次いで第２段階において、シランソース、ガス状ＨＣｌ
及び水素を有する混合物をエピタキシャル反応器中へ導
入することにより行う。本来の酸化物を予め水素で除去
した場合には、すでに存在する水素雰囲気にシランソー
ス及びＨＣｌを供給することで十分である。
【００１５】シランソースとしては、特にシラン（Ｓｉ
Ｈ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロ
ロシラン（ＳｉＨＣｌ３）、テトラクロロシラン（Ｓｉ
Ｃｌ ４）又は前記の物質の混合物が挙げられる。トリク
ロロシランが特に有利である。
Ｈ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロ
ロシラン（ＳｉＨＣｌ３）、テトラクロロシラン（Ｓｉ
Ｃｌ ４）又は前記の物質の混合物が挙げられる。トリク
ロロシランが特に有利である。
【００１６】本発明によるプロセス順序の工程（ｃ）：
このプロセス順序の最後の工程において、工程（ｂ）に
よる処理によって得られた基板を標準方法により少なく
とも前面にエピタキシャル層を設置する。これはＣＶＤ
法（chemical vapor deposition）により行い、前記の
方法において有利にシラン（ＳｉＨ４）、ジクロロシラ
ン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ
３）、テトラクロロシラン（ＳｉＣｌ４）又は前記の物
質の混合物を基板表面に供給し、その基板表面で６００
℃〜１２５０℃の温度で分解して元素状ケイ素及び揮発
性副生成物にし、エピタキシャルの、つまり単結晶の、
半導体基板の結晶の配向に成長するシリコン層が形成さ
れる。０．３μｍ〜１０μｍの厚さを有するシリコン層
が有利である。このエピタキシャル層はドーピングされ
ていないか又は、導電形式及び所望の導電性を調節する
ために、ホウ素、リン、ヒ素又はアンチモンにより意図
的にドーピングされている。
このプロセス順序の最後の工程において、工程（ｂ）に
よる処理によって得られた基板を標準方法により少なく
とも前面にエピタキシャル層を設置する。これはＣＶＤ
法（chemical vapor deposition）により行い、前記の
方法において有利にシラン（ＳｉＨ４）、ジクロロシラ
ン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ
３）、テトラクロロシラン（ＳｉＣｌ４）又は前記の物
質の混合物を基板表面に供給し、その基板表面で６００
℃〜１２５０℃の温度で分解して元素状ケイ素及び揮発
性副生成物にし、エピタキシャルの、つまり単結晶の、
半導体基板の結晶の配向に成長するシリコン層が形成さ
れる。０．３μｍ〜１０μｍの厚さを有するシリコン層
が有利である。このエピタキシャル層はドーピングされ
ていないか又は、導電形式及び所望の導電性を調節する
ために、ホウ素、リン、ヒ素又はアンチモンにより意図
的にドーピングされている。
【００１７】本発明によるプロセス順序（ａ）〜（ｃ）
の実施により、ヘイズフリー（haze-free）表面を有す
るエピタキシャル成長させた半導体基板が得られ、この
基板は半導体構成素子の製造のためにさらに加工する前
にその特性の測定を行うことができる。レーザーをベー
スとして運転する光学的表面検査装置を用いた測定は、
エピタキシャル成長させた半導体表面１ｃｍ２あたり
０．１４の散乱光中心の最大密度を示し、かつ０．２ｐ
ｐｍより少ない表面粗さ（ヘイズ）及び＜１ｎｍＲＭＳ
のマイクロラフネスを示す。
の実施により、ヘイズフリー（haze-free）表面を有す
るエピタキシャル成長させた半導体基板が得られ、この
基板は半導体構成素子の製造のためにさらに加工する前
にその特性の測定を行うことができる。レーザーをベー
スとして運転する光学的表面検査装置を用いた測定は、
エピタキシャル成長させた半導体表面１ｃｍ２あたり
０．１４の散乱光中心の最大密度を示し、かつ０．２ｐ
ｐｍより少ない表面粗さ（ヘイズ）及び＜１ｎｍＲＭＳ
のマイクロラフネスを示す。
【００１８】本発明により製造されたエピタキシャル成
長させた半導体基板、特にエピタキシャルシリコン被覆
を有するシリコン基板は、０．１８μｍ以下の線幅を有
する半導体構成素子の製造のための要求を満たす。本発
明による方法は、前記の特徴を有するエピタキシャル成
長させたシリコン層を製造するために最適な方法である
ことが判明した。例えばプラズマエッチングのような局
所的形状補正のための高価な工程は節約される。仕上研
磨は無条件に必要なわけではない。プロセス工程数を少
なくすることにより破壊の危険性も回避される。
長させた半導体基板、特にエピタキシャルシリコン被覆
を有するシリコン基板は、０．１８μｍ以下の線幅を有
する半導体構成素子の製造のための要求を満たす。本発
明による方法は、前記の特徴を有するエピタキシャル成
長させたシリコン層を製造するために最適な方法である
ことが判明した。例えばプラズマエッチングのような局
所的形状補正のための高価な工程は節約される。仕上研
磨は無条件に必要なわけではない。プロセス工程数を少
なくすることにより破壊の危険性も回避される。
【００１９】
【実施例】例１ 工程（ａ）：この例のために基板として両面ポリシング
された表面を備えた３００ｍｍ−ケイ素基板を製造し、
清浄化し、乾燥させた。前ポリシングされた基板の粗さ
は０．７ｎｍＲＭＳ（ＡＦＭ、１μｍ×１μｍ）であっ
た。
された表面を備えた３００ｍｍ−ケイ素基板を製造し、
清浄化し、乾燥させた。前ポリシングされた基板の粗さ
は０．７ｎｍＲＭＳ（ＡＦＭ、１μｍ×１μｍ）であっ
た。
【００２０】工程（ｂ）：半導体基板の前面をエピタキ
シャル被覆の前にエピタキシャル反応器中で前処理し、
この前処理は、第１段階で前面の本来の酸化物を除去し
かつ第２段階で表面の粗さを著しく減少させることで、
エピタキシャル被覆の後で表面粗さに関して及び光散乱
中心の数に関して明らかに改善された特性を有する半導
体基板を提供する目的を有している。これは、まず本来
の酸化物を水素雰囲気中で１１２０℃で１分間除去する
ことにより達成される。その後、前面上に存在する粗さ
を明らかに減少させる目的で、３０秒間１１４０℃の温
度でこの水素雰囲気にガス状ＨＣｌ及びトリクロロシラ
ンを添加した。析出反応及びエッチング反応は１０００
ｓｃｃｍ ＨＣｌで１０００ｓｃｃｍトリクロロシラン
（飽和温度２０℃）で平衡であった。前処理した基板の
粗さは０．０９ｎｍ ＲＭＳであった。
シャル被覆の前にエピタキシャル反応器中で前処理し、
この前処理は、第１段階で前面の本来の酸化物を除去し
かつ第２段階で表面の粗さを著しく減少させることで、
エピタキシャル被覆の後で表面粗さに関して及び光散乱
中心の数に関して明らかに改善された特性を有する半導
体基板を提供する目的を有している。これは、まず本来
の酸化物を水素雰囲気中で１１２０℃で１分間除去する
ことにより達成される。その後、前面上に存在する粗さ
を明らかに減少させる目的で、３０秒間１１４０℃の温
度でこの水素雰囲気にガス状ＨＣｌ及びトリクロロシラ
ンを添加した。析出反応及びエッチング反応は１０００
ｓｃｃｍ ＨＣｌで１０００ｓｃｃｍトリクロロシラン
（飽和温度２０℃）で平衡であった。前処理した基板の
粗さは０．０９ｎｍ ＲＭＳであった。
【００２１】工程（ｃ）：工程（ｂ）に応じて前処理し
た半導体基板を次に先行技術に応じてエピタキシャル反
応器中で前面にエピタキシャル成長させたシリコン層を
設置し、その際、シリコン成分としてＳｉＨＣｌ３を使
用し、ジボラン（Ｂ２Ｈ６）を用いるドーピングにより
抵抗を調節した。１１４０℃の反応室温度で、３μｍ／
ｍｉｎの析出速度で３．２μｍの厚さの層を析出させ
た。
た半導体基板を次に先行技術に応じてエピタキシャル反
応器中で前面にエピタキシャル成長させたシリコン層を
設置し、その際、シリコン成分としてＳｉＨＣｌ３を使
用し、ジボラン（Ｂ２Ｈ６）を用いるドーピングにより
抵抗を調節した。１１４０℃の反応室温度で、３μｍ／
ｍｉｎの析出速度で３．２μｍの厚さの層を析出させ
た。
【００２２】エピタキシャル成長させたシリコン基板の
測定：シリコンを用いて前面にエピタキシャル成長させ
たシリコン基板をレーザー原理により運転されるKLA-Te
ncor社のタイプＳＰ１の表面検査装置を用いてエピタキ
シャル成長させた前面の欠陥に関して測定した；０．１
２μｍ以上のＬＬＳ欠陥の総数についてＤＷＮ−チャン
ネル（"dark field wide"）中で、２０±９の平均値が
生じ、０．０３ＬＬＳ／ｃｍ２に相当し、ヘイズ値は
０．０６±０．０３ｐｐｍであり、ＲＭＳは０．０７ｎ
ｍ（１×１μｍ２）であった。
測定：シリコンを用いて前面にエピタキシャル成長させ
たシリコン基板をレーザー原理により運転されるKLA-Te
ncor社のタイプＳＰ１の表面検査装置を用いてエピタキ
シャル成長させた前面の欠陥に関して測定した；０．１
２μｍ以上のＬＬＳ欠陥の総数についてＤＷＮ−チャン
ネル（"dark field wide"）中で、２０±９の平均値が
生じ、０．０３ＬＬＳ／ｃｍ２に相当し、ヘイズ値は
０．０６±０．０３ｐｐｍであり、ＲＭＳは０．０７ｎ
ｍ（１×１μｍ２）であった。
【００２３】比較例１−前処理なし：基板として例１と
同様の特性を有するシリコン基板を提供した。本発明に
おいて記載した前処理を行わずに、前面のエピタキシャ
ル成長による被覆後にＤＷＮチャンネル中の０．１２μ
ｍ以上のＬＬＳ欠陥の平均値は３６８±１２４であり、
０．５２±０．１８ＬＬＳ／ｃｍ２に相当した。ヘイズ
値は０．０９±０．０４ｐｐｍであった。
同様の特性を有するシリコン基板を提供した。本発明に
おいて記載した前処理を行わずに、前面のエピタキシャ
ル成長による被覆後にＤＷＮチャンネル中の０．１２μ
ｍ以上のＬＬＳ欠陥の平均値は３６８±１２４であり、
０．５２±０．１８ＬＬＳ／ｃｍ２に相当した。ヘイズ
値は０．０９±０．０４ｐｐｍであった。
【００２４】比較例２−ＨＣｌだけで前処理：基板とし
て例１と同様の特性を有するシリコン基板を提供した。
シリコン基板の前面にエピタキシャル被覆の前にエピタ
キシャル反応器中でＨＣｌを用いる前処理を行った。こ
のために３０秒間もしくは１分間１１４０℃の温度で水
素雰囲気にガス状ＨＣｌを添加した。前処理した基板の
粗さは０．３２ｎｍ ＲＭＳ（３０秒）もしくは０．１
７ｎｍ ＲＭＳ（１分）であり、つまり２倍の処理時間
でも本発明によるＨＣｌ及びトリクロロシランを用いた
前処理と比較して明らかに粗かった。エピタキシャルシ
リコン層を用いた被覆の後に、１３２±２８（３０秒）
もしくは２２±１５（１分）のＬＬＳ欠陥の総数が見ら
れた；ヘイズ値は０．０７±０．０３ｐｐｍ（３０秒）
もしくは０．０６±０．０３ｐｐｍ（１分）、ＲＭＳ粗
さは０．１０ｎｍ（３０秒）もしくは０．０９ｎｍ（１
分）であった。
て例１と同様の特性を有するシリコン基板を提供した。
シリコン基板の前面にエピタキシャル被覆の前にエピタ
キシャル反応器中でＨＣｌを用いる前処理を行った。こ
のために３０秒間もしくは１分間１１４０℃の温度で水
素雰囲気にガス状ＨＣｌを添加した。前処理した基板の
粗さは０．３２ｎｍ ＲＭＳ（３０秒）もしくは０．１
７ｎｍ ＲＭＳ（１分）であり、つまり２倍の処理時間
でも本発明によるＨＣｌ及びトリクロロシランを用いた
前処理と比較して明らかに粗かった。エピタキシャルシ
リコン層を用いた被覆の後に、１３２±２８（３０秒）
もしくは２２±１５（１分）のＬＬＳ欠陥の総数が見ら
れた；ヘイズ値は０．０７±０．０３ｐｐｍ（３０秒）
もしくは０．０６±０．０３ｐｐｍ（１分）、ＲＭＳ粗
さは０．１０ｎｍ（３０秒）もしくは０．０９ｎｍ（１
分）であった。
【００２５】上記の例及び２つの比較例により製造され
た３００ｍｍ−シリコン基板の前面、背面及びエッジ部
は、当業者に公知の通常の方法を用いて、基板表面の金
属ドーピングに関して及び少数キャリア蓄積時間に関し
て並びにナノトポロジー特性に関して測定した。個々の
試験グループ間に統計的に重大な偏差は観察されなかっ
た。
た３００ｍｍ−シリコン基板の前面、背面及びエッジ部
は、当業者に公知の通常の方法を用いて、基板表面の金
属ドーピングに関して及び少数キャリア蓄積時間に関し
て並びにナノトポロジー特性に関して測定した。個々の
試験グループ間に統計的に重大な偏差は観察されなかっ
た。
【００２６】例２：工程（ａ）：この例のために基板と
してポリシングされた表面を備えた、欠陥核のリング状
の集積いわゆるＯＳＦリングを検出できる３００ｍｍ−
シリコン基板を準備した。
してポリシングされた表面を備えた、欠陥核のリング状
の集積いわゆるＯＳＦリングを検出できる３００ｍｍ−
シリコン基板を準備した。
【００２７】工程（ｂ）：半導体基板の前面をエピタキ
シャル被覆の前にエピタキシャル反応器中で前処理し、
この前処理は、エピタキシャル被覆の後で検出可能な光
散乱中心の数をできる限り少なくする目的を有してい
た。これは、まず本来の酸化物を水素雰囲気中で１１５
０℃で１分間除去することにより達成された。その後
で、さらに６０秒間１１２０℃の温度で水素雰囲気にガ
ス状ＨＣｌ及びトリクロロシランを添加した（９００ｓ
ｃｃｍＨＣｌ及び２０００ｓｃｃｍトリクロロシラン
（飽和温度２０℃））。
シャル被覆の前にエピタキシャル反応器中で前処理し、
この前処理は、エピタキシャル被覆の後で検出可能な光
散乱中心の数をできる限り少なくする目的を有してい
た。これは、まず本来の酸化物を水素雰囲気中で１１５
０℃で１分間除去することにより達成された。その後
で、さらに６０秒間１１２０℃の温度で水素雰囲気にガ
ス状ＨＣｌ及びトリクロロシランを添加した（９００ｓ
ｃｃｍＨＣｌ及び２０００ｓｃｃｍトリクロロシラン
（飽和温度２０℃））。
【００２８】工程（ｃ）：工程（ｂ）により前処理した
半導体基板を、先行技術に応じてエピタキシャル反応器
中で前面にエピタキシャル成長させたシリコン層を設置
した。この被覆は１１２０℃で行い、７５秒間続けた。
半導体基板を、先行技術に応じてエピタキシャル反応器
中で前面にエピタキシャル成長させたシリコン層を設置
した。この被覆は１１２０℃で行い、７５秒間続けた。
【００２９】エピタキシャル成長させたシリコン基板の
測定：前面にシリコンをエピタキシャル成長させたシリ
コン基板を、レーザー原理により運転するFa. KLA-Tenc
or社のタイプＳＰ１の表面検査装置を用いてエピタキシ
ャル成長させた前面の欠陥に関して測定し；０．１２μ
ｍより大きいＬＬＳ−欠陥の総数は４０であった。
測定：前面にシリコンをエピタキシャル成長させたシリ
コン基板を、レーザー原理により運転するFa. KLA-Tenc
or社のタイプＳＰ１の表面検査装置を用いてエピタキシ
ャル成長させた前面の欠陥に関して測定し；０．１２μ
ｍより大きいＬＬＳ−欠陥の総数は４０であった。
【００３０】比較例３〜６−熱処理を用いる：基板とし
て例２と同様の特性を有するシリコン基板を準備した。
エピタキシャル被覆の前にシリコン基板を本発明による
前処理の代わりに、１１２０℃（比較例３）、１１５０
℃（比較例４）及び１２００℃（比較例５）の温度で水
素中で６０秒間熱処理した。比較例６では処理温度は同
様に１１５０℃であるが熱処理時間を１２０秒続けた。
熱処理に引き続くエピタキシャル被覆の条件は、比較例
４〜６の場合に例２の条件と同じであった。比較例３の
場合、１０９０℃で被覆を行い、８１秒間続けた。エピ
タキシャル被覆後に数えられたＬＬＳ欠陥の数は２５７
７（比較例３）、４２８（比較例４）、２３９（比較例
５）、もしくは５０９（比較例６）であった。
て例２と同様の特性を有するシリコン基板を準備した。
エピタキシャル被覆の前にシリコン基板を本発明による
前処理の代わりに、１１２０℃（比較例３）、１１５０
℃（比較例４）及び１２００℃（比較例５）の温度で水
素中で６０秒間熱処理した。比較例６では処理温度は同
様に１１５０℃であるが熱処理時間を１２０秒続けた。
熱処理に引き続くエピタキシャル被覆の条件は、比較例
４〜６の場合に例２の条件と同じであった。比較例３の
場合、１０９０℃で被覆を行い、８１秒間続けた。エピ
タキシャル被覆後に数えられたＬＬＳ欠陥の数は２５７
７（比較例３）、４２８（比較例４）、２３９（比較例
５）、もしくは５０９（比較例６）であった。
【００３１】比較例７−ＨＣＬだけを用いた前処理：基
板として例２と同様の特性を有するシリコン基板を準備
した。例２との差異はトリクロロシランの添加を行わな
かったことである。次のエピタキシャル被覆は例２と同
様の条件下で実施した。検出されたＬＬＳ欠陥の数は１
１０であった。
板として例２と同様の特性を有するシリコン基板を準備
した。例２との差異はトリクロロシランの添加を行わな
かったことである。次のエピタキシャル被覆は例２と同
様の条件下で実施した。検出されたＬＬＳ欠陥の数は１
１０であった。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラインハルト シャウアー ドイツ連邦共和国 ラウフェン モースハ ム 40アー (72)発明者 ギュンター オーバーマイアー ドイツ連邦共和国 パリング オストリン グ 11 (72)発明者 ディーター グレーフ ドイツ連邦共和国 ブルクハウゼン ピラ ハー シュトラーセ 109 (72)発明者 ペーター シュトルク ドイツ連邦共和国 メーリング ウングハ ウゼン 11アー (72)発明者 クラウス メスマン ドイツ連邦共和国 ブルクハウゼン バッ ハシュトラーセ 38 (72)発明者 ヴォルフガング ジーベルト ドイツ連邦共和国 メーリング ヘルダー シュトラーセ 20 Ｆターム(参考） 5F045 AC01 AC03 AC13 AD13 AD14 AD15 AD16 AF01 AF03 BB12
Claims (14)
- 【請求項１】 前面及び背面並びに前記の前面上に析出
した半導体材料からなるエピタキシャル層を備えた半導
体基板の製造方法において、前記の方法が次のプロセス
工程： （ａ） ポリシングされた前面を有し、かつ一定の厚さ
を有する基板を準備する工程、（ｂ） 基板の前面をガ
ス状ＨＣｌ及びシランソースの存在で９５０〜１２５０
℃の温度でエピタキシャル反応器中で前処理する工程、
その際、基板の厚さがほとんど変化しない、及び（ｃ）
前処理された基板の前面にエピタキシャル層を析出さ
せる工程、を有することを特徴とする、半導体基板の製
造方法。 - 【請求項２】 工程（ａ）に従ってポリシングされた前
面を唯一のポリシング工程として一次研磨を用いて作成
する、請求項１記載の方法。 - 【請求項３】 基板が、表面付近の酸素析出物として又
は酸化物で充填された空隙凝集物（ボイド）として検出
することができる欠陥を有する、請求項１又は２記載の
方法。 - 【請求項４】 基板が３・１０１７〜９・１０１７ｃｍ
- ３の濃度範囲の酸素及び少なくとも１種のドーピング
物質を含有し、前記ドーピング物質は窒素、炭素ホウ素
からなるグループから選択され、ドーピング物質の濃度
はドーピング物質タイプに依存して次の濃度範囲にあ
る： 窒素の濃度範囲：１・１０１０〜５・１０１５ｃｍ- ３ 炭素の濃度範囲：１・１０１５〜５・１０１７ｃｍ- ３ ホウ素の濃度範囲：５・１０１７ｃｍ- ３より高い 請求項３記載の方法。 - 【請求項５】 ポリシングされた前面の作成のために、
基板の前面及び背面を同時にポリシングする、請求項１
から４までのいずれか１項記載の方法。 - 【請求項６】 ポリシングされた前面の作成のために、
基板の前面だけをポリシングする、請求項１から４まで
のいずれか１項記載の方法。 - 【請求項７】 基板の前処理とエピタキシャル層の析出
とを相互に続けてエピタキシャル反応器中で実施する、
請求項１から６までのいずれか１項記載の方法。 - 【請求項８】 工程（ｂ）による基板の前処理の際に、
第１段階で基板から本来の酸化物を除去し、第２段階で
基板を９５０〜１２５０℃の温度で、ガス状のＨＣｌ及
びシランソースが混入されている水素雰囲気中で処理す
る、請求項１から７までのいずれか１項記載の方法。 - 【請求項９】 シランソースが、シラン（ＳｉＨ４）、
ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン
（ＳｉＨＣｌ３）、テトラクロロシラン（ＳｉＣｌ４）
及び前記物質の任意の混合物からなる化合物のグループ
から選択される、請求項１から８までのいずれか１項記
載の方法。 - 【請求項１０】 ＨＣｌ濃度とシラン濃度との割合を、
０．５μｍ／ｍｉｎより低い析出速度でシリコン析出を
行うか、又は０．２μｍ／ｍｉｎより低いエッチング速
度のシリコンエッチングを行い、かつ基板の表面から
０．５μｍより少なく材料を除去し、かつ基板の表面上
で０．５μｍより少なく材料を析出させる、請求項１か
ら９までのいずれか１項記載の方法。 - 【請求項１１】 工程（ｃ）で析出されたエピタキシャ
ル層が０．３μｍ〜１０μｍの厚さを有し、かつ前記の
層を６００℃〜１２５０℃の温度で析出させる、請求項
１から１０までのいずれか１項記載の方法。 - 【請求項１２】 工程（ｃ）で析出されたエピタキシャ
ル層を酸化性ガスで親水性にする、請求項１から１１ま
でのいずれか１項記載の方法。 - 【請求項１３】 工程（ｃ）で析出されたエピタキシャ
ル層を湿式化学的に親水性にする、請求項１から１１ま
でのいずれか１項記載の方法。 - 【請求項１４】 集積された半導体構成素子の製造のた
めの、請求項１から１３までのいずれか１項記載の方法
により製造されたエピタキシャル成長させた半導体基板
の使用。
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