JP2008135720A - 表面を改善する方法 - Google Patents

Abstract

【課題】本発明は、少なくとも部分的にシリコンを含む、半導体基板の表面を改善する方法に関する。本発明の目的は、少なくとも部分的にシリコンからなる半導体基板の表面を改善する方法であって、高い表面品質を有する半導体基板が提供されるよう、半導体基板の内部または表面にある欠陥を完全に修復することができる方法を提供することである。
【解決手段】この目的は、前記半導体基板の表面にある少なくとも１つのホール内での選択的エピタキシャル堆積を含んだ堆積ステップを含む、上述のタイプの方法によって解決される。
【選択図】図３

Description

本発明は、少なくとも部分的にシリコンからなる半導体基板表面を改善する方法に関する。

半導体デバイスの製造では、品質が非常に高い半導体基板を提供することがますます重要である。半導体基板の欠陥は、その原因が非常に様々なものである可能性があり、ウェハーまたは層のバルク材内部あるいは構造体の表面に生ずる可能性がある。表面にホールまたは傷があり、あるいは、ウェハーの内部または表面に存在しておりＨＦエッチングステップによって明らかになる酸化物の沈殿物またはいわゆる「ＨＦ欠陥」を有するウェハーまたは層など、欠陥のあるウェハーの大部分は、さらなる使用に適していない。

欠陥ウェハーの表面特性を改善するには、エッチングステップまたはＣＭＰステップなどの、ウェハー表面のウェハー処理を使用することにより、ウェハー表面またはウェハー表面付近の欠陥を除去し、あるいはこれらの欠陥の数またはサイズを減少させることができる。典型的なエッチング剤は、ＨＣｌ、ＨＢｒ、ＨＩ、ＨＦなどの、ハロゲンを含む化合物である。エッチング剤は、ＳＦ₆またはＣ_xＦ_xなどの、フッ素を含む化合物にすることもできる。さらに、またはこれとは別に、ウェハーを滑らかにしてウェハーの欠陥を少なくするために、欠陥を含むウェハーを熱的に、好ましくは水素を含む環境内で処理することが可能である。熱処理は、炉内でまたは急速熱処理（ＲＴＰ）用ツール内で行うことができる。文書（例えば、特許文献１参照）に開示されている別の手法によれば、より良好な表面品質をもたらすために、裂けた被膜などの欠陥ウェハーを、エッチング剤と堆積ガスとの組合せを使用して非常に高い温度で、エッチングと堆積との組合せにかけることができる。

米国特許第６２８７９４１号明細書

そのような方法は、まず第１に、それぞれのウェハーの平滑化、摩耗、または欠陥被覆によって、欠陥ウェハーの表面状態の表面的な改善をもたらすが、知られている方法の大部分は、非常に労力を要し、対応する欠陥を完全に修復することができない。

したがって本発明の目的は、少なくとも部分的にシリコンからなる半導体基板表面を改善する方法であって、表面品質の高い半導体基板が得られるように、この半導体基板の内部または表面に存在する欠陥を完全に修復することができる方法を提供することである。

この目的は、前記半導体基板の表面の少なくとも１つのホール内での、シリコンオンシリコンの選択的エピタキシャル堆積を含んだ堆積ステップを含む、上述のタイプの方法によって解決される。

本発明は、前記ホールを高品質単結晶シリコン材料で選択的に封止しまたは閉じるために、前記ホール内でのシリコンの堆積を可能にし、この場合、多結晶シリコンの形成が回避されて、当初のホールが表面から消失し、得られた修復表面が、ホールまたは欠陥が最初からない表面と同等の高い表面品質を得るという効果をもたらす。

本発明の好ましい変形例では、前記堆積ステップは、前記ホールの側壁の少なくとも一部でのシリコンの選択的成長を含む。このように、別の材料の上にあるシリコン層内のホールは、対応するホールの側壁から開始される漸進的成長によって、閉じることができる。この種類の方法は、特に、高品質シリコンでＳＯＩ構造内の大きいホールを閉じるのに興味深いものである。

本発明の別の好ましい変形例では、前記方法は、堆積ステップの前に、半導体基板の表面に適用されるエッチングステップを含み、前記エッチングステップは、半導体基板の表面にある少なくとも１つの欠陥のエッチバックを含み、それによって、表面に前記少なくとも１つのホールが形成される。このエッチングステップを用いることにより、少なくとも１つの欠陥を除去して、半導体構造の表面にはシリコンで閉じることのできる少なくとも１つのホールをもたらすことができ、その結果、当初の欠陥を除去することができ、当初は欠陥のあった半導体構造の、ほぼ完全な修復表面を提供することができる。

本発明の有利な実施形態によれば、前記堆積ステップは、少なくとも１つのホールがシリコンで塞がれるまで、少なくとも適用される。場合によっては、全てのホールにシリコンが充填されるか否かがそれほど興味深いものではない場合、ホールが閉じられるようにホールを塞ぐことだけでよく、または十分であると考えられる。いずれにせよ、結果として、この方法により処理された半導体構造の表面の当初のホールは、この半導体構造をさらなる処理で使用することができるように閉じられる。

好ましくは、前記堆積ステップは、少なくとも１つのホールがシリコンで充填されるまで、少なくとも適用される。そのようにする場合、当初からあるホールを完全に除去することができ、得られた構造には、表面および表面下の双方に高品質をもたらすことができる。

前記エッチングステップは、前記半導体構造の表面の酸化物含有欠陥をエッチバックするための、ＨＦディップを含むことが有利である。ＨＦエッチングステップによって酸化物が効果的に除去され、したがって、表面の酸化物含有欠陥が明らかになり、前記表面にホールが形成され、このホールを順にシリコンオンシリコンの選択的堆積で閉じることができる。

本発明の好ましい実施形態によれば、前記選択的エピタキシャル堆積では、エッチング剤およびシリコン含有ガスを原料ガスとして使用する。エッチング剤としてのＨＣｌおよびシリコン含有ガスとしてのＳｉＨ₂Ｃｌ₂は、それぞれの原料ガスが、多結晶シリコンの成長をもたらす可能性のある酸化物表面または壁面でのシリコンの核形成を大いに防止するので、単結晶シリコンの高品質選択的堆積に、特に十分適した材料である。選択的エピタキシャル成長では、好ましいエッチング剤の濃度は、原料ガスの全体積の数％である。

本発明の好ましい実施例では、シリコンを、表面のホールの直径の少なくとも半分に相当する厚さまで、堆積ステップで堆積する。この厚さは、それぞれのホールの中実で耐久性ある封止に、特に有利であることが示されている。

エッチングされた表面から汚染物質を除去するために、堆積ステップの前に半導体構造上に、好ましくは約２分間、約６５０℃でＨ₂ベークを適用することが有利であることが示されている。この比較的低い温度でのＨ₂ベークによって、汚染物質の効果的な除去が行われるが、堆積ステップ中にシリコンが凝集する危険性が低くなる。

前記堆積ステップは、約７５０℃で行うことが有利であることが示されている。この堆積温度は、標準的なエピタキシープロセスで使用される温度よりも低い。そのように、特に薄いシリコン最上層を有するＳＯＩ構造を本発明の方法で処理する場合、シリコンの凝集を回避することができる。

本発明の別の実施形態では、前記堆積ステップを減圧下で、例えば約２０トルから８０トルで行う。この圧力での還元雰囲気中での堆積は、特に良好で均質なシリコン形成をもたらす。

本発明の別の変形例では、前記堆積ステップの前および／または後に、半導体基板表面のシリコンの厚さを減少させる。これにより、ＳＯＩウェハーの修復で特に重要であると考えられる、処理された半導体基板の最終的な厚さの減少が可能になる。

本発明の有利な実施形態について、図を参照しながら以下に述べる。

図１は、ＨＦ欠陥または図示される酸化物沈殿物２などの、少なくとも１つの欠陥を含んだＳＯＩ基板１を概略的に示す。ＳＯＩ基板１は、本発明の原理を実証するための単なる例として示され、本発明は、最上面に少なくとも部分的にシリコンを有するシリコンウェハーまたは任意のその他の基板などの、別の半導体基板の表面品質を改善するのに使用することもできる。特に、この基板を修復する本発明の概念を適用するために、必ずしも図１に示されるように酸化物層を基板に設ける必要はない。

本発明の方法は、シリコン合金、例えばＳｉＧｅ構造などのその他の材料にも適用可能である。

図１のＳＯＩ基板は、埋込み酸化物４が表面に形成されているシリコン基板３を含み、最上部には、ある厚さｔ₁を有するシリコン層５であって、このシリコン層５の表面６に存在しかつこのシリコン層５のバルク領域に至る、図示される酸化物沈殿物２などの少なくとも１つの欠陥を含むシリコン層５を有する。図１に示されるただ１つの欠陥は、図示される実施例において主に二酸化シリコンからなり、本発明の概念を示すための単なる例として示され、実際には、かなり多くの欠陥が、図示される１つの欠陥としてシリコン層５の内部または表面に存在することができる。図１の酸化物沈殿物は、シリコン層５の厚さまたはそれ未満の程度の大きさの、やや小さい側方への延びを有する「小さい」欠陥を、例示的に示すものとする。

図２によれば、図１に示される構造をＨＦに曝すことにより、ＨＦは二酸化シリコンよりも非常に遅い速度でシリコンをエッチングするので、シリコン層５に影響を及ぼすことなくまたは最小限の影響しか及ぼさずに、表面６から始まり酸化物沈殿物２の深さまで続く酸化物沈殿物２の少なくとも部分的な除去が行われる。同様に、ＨＦディップ処理を使用して、ＨＦ欠陥をエッチバックすることにより、以下に述べる後続のプロセスステップで欠陥を含まないシリコンを充填しまたは詰めることができるスペースを生成することができる。

ＨＦディップが長くなるほど、ＳＯＩ構造１の表面６で得られるホール７は深くなる。図４に示されるように、より長いＨＦディップによって、シリコン層５の下に存在する埋込み酸化物層４まで延びるホール１７を、得ることができる。

図３は、選択的エピタキシャル成長（ＳＥＧ）を使用してシリコンを選択的に堆積した後の、図２のＳＯＩ基板を概略的に示し、破線および矢印の方向Ａは、シリコンの堆積が進行して厚さｔ₂のシリコン最上層８が得られる状態を概略的に示すものとする。

ＳＥＧは、一般に多結晶または酸化物表面などの非晶質材料上でのシリコンの核形成を防止する利点を有する、エピタキシャル堆積プロセスである。エピタキシャルシリコン成長は、単結晶シリコン上でしか生じない。

ＳＥＧステップの前に、表面６上のＣ、Ｏ、およびＦ汚染物質を除去するために、湿式洗浄と、減圧下、例えば２０トルでの約６５０℃から８００℃で約２分間のｉｎ ｓｉｔｕ Ｈ₂ベークとを、図２に示すＳＯＩ構造に適用する。シリコンウェハーなどのバルク材料が、図２に示されるＳＯＩ構造の代わりに修復される場合、Ｈ₂ベークはより高い温度で行われる。シリコン層５が２０ｎｍよりも薄い場合、ＳＥＧ中のＳｉ被膜収縮を防止するために、Ｈ₂ベーク中に約７００℃を超える温度をＳＯＩ構造１に適用すべきでない。シリコン層５の被膜の厚さが２０ｎｍよりも厚い場合のみ、８５０℃まで、またはそれを越える温度でＨ₂ベークを行うことができる。その他従来のＨ₂ベークプロセスと比較して、Ｈ₂ベークに推奨される本発明の温度は比較的低いが、ＳＥＧシリコン形成前の表面６に残された汚染物質は、後の手順のステップ中に部分的に消費されまたは除去されることになるので、得られるデバイスの電気特性に上述のような影響を及ぼさない。Ｈ₂ベークの後、温度を、ＳＥＧステップの温度まで上昇させる。

シリコンの凝集を回避するには、シリコンのＳＥＧを、約６５０℃から８００℃という比較的低い温度を利用して、例えばエッチング剤としてのＨＣｌおよび例えばＳｉガス状前駆体としてのＳｉＨ₂Ｃｌ₂を使用し、かつキャリアガスとしてのＨ₂を、任意選択でＳｉＯ₂およびＳｉ₃Ｎ₄に対する完全選択性が実現されるようにいくらかのガス状塩酸と共に使用して、約２０トルの還元雰囲気中で行う。３から１０ｎｍの範囲内にある厚さｔ₁の超薄型シリコン層６では、ＳＥＧステップは、シリコン成長中のあらゆる極度のアイランド形成も回避するために、例えばＳｉＨ₂Ｃｌ₂＋ＨＣｌの化学作用を使用して約７５０℃で行うべきである。ＳＥＧ中、シリコンの成長速度は十分遅いものであるべきで、これは、反応速度がＨＣｌの存在下で低下する原料ガスの減少によって実現することができる。

破線によって図３に概略的に示されるように、シリコンはそのＳＥＧ中に、シリコン層５の表面６上、エッチングされたホール７の側壁に剥き出しのシリコン（open silicon）上、ならびに既に成長したシリコン上に、シリコン層６のホールがシリコンによって徐々に閉じられまたは塞がれるように成長する。あるプロセス時間後に、表面品質の高いシリコンの厚さｔ₂は、シリコン層６の最上部に到達する。欠陥２のエッチングされていない部分と、エッチングされたホール７のまだ充填されていない残りの小さな部分とは、この構造内の酸化物表面の上方に埋め込まれ、そこでは核形成が生じない。

図１に示される欠陥が、エッチングステップ中に完全にエッチング除去され、このエッチングステップが、シリコン層５の下に埋め込まれた酸化物に影響を及ぼさないように行われる場合、シリコン層５の内部および表面の欠陥を完全に除去して高品質シリコンに置き換え、それによって、欠陥が全くないかごく最小限しか存在しない表面６を有するほぼ完全な構造を得ることができる。

ＳＥＧ堆積ステップ中、ホール７の開口は、堆積されたシリコン層の厚さｔ₂がホール７の直径ｗの約１／２である場合、封止されると考えることができる。したがって、ホール７の直径ｗの約１／２である最小限のエピタキシャル厚さｔ₂が、開口を封止するために必要である。

図４を参照すると、シリコン層５の下に存在する埋込み酸化物４に影響が及ぶように、エッチングステップ中に図１の構造が図２の場合よりも深くエッチングされている。ＳＯＩ構造１で得られたホール１７は、シリコン層５によって形成されたシリコン側壁と、侵襲された埋込み酸化物層４によって形成された二酸化シリコンの底部とを有している。

図５に概略的に示すように、図４のＳＯＩ基板のホール１７は、ＳＥＧプロセス中にシリコンが徐々に充填される。ある成長時間で、ホール１７は塞がれ、高品質単結晶シリコンで覆われ、埋込み酸化物層４には小さなキャビティ２７を残すことができるが、このホール２７はシリコンで充填されていないものである。

図６および７は、ホールの幅ｗがその深さｈよりも２〜３倍大きいアスペクト比（ｗ／ｈ＞＞１）を有する「ウェル」のように、最上層に「より大きい」ホールを備えた基板または構造の表面品質を改善するのにも、本発明の概念を使用することができることを概略的に示す。図６および７に示される例では、ホール３７および４７の直径ｗが約０．５μｍであり、シリコンの最上層５が約５０ｎｍの厚さを有し、酸化物層４が約１５０ｎｍの厚さを有する結果、アスペクト比が２．５になる。

図６および７のアーチ形の線は、エピタキシャル堆積の順序を示す。

図６を参照すると、ＳＯＩ基板１０が示されており、前記ＳＯＩ基板１０は、シリコン基板３と、このシリコン基板３上の酸化物層４と、薄型シリコン最上層５とからなる。ＳＯＩ基板１０は、シリコン最上層５および酸化物層４を貫通するホール３７を有する。ホール３７は、この実施例では、例えばフォトリソグラフィおよびエッチングによって形成されたほぼ垂直な平らな側壁を示すが、その他の図示されない本発明の実施形態では、傾斜しかつ／または粗い側壁も有することができる。ホール３７の底部３９は、シリコン基板３の表面によって形成され、したがって単結晶シリコンからなる。

図６に示される実施形態では、シリコンの選択的エピタキシャル成長を使用する本発明に従ってホール３７を充填することにより、構造１０の表面６を平滑化し、真っ直ぐにすることができる。図６に示される特定の場合、ＳＥＧ前のＨＦディップは必ずしも必要ではなく、例えば当初からある酸化物を底部３９から除去すべき場合には、ＨＦディップを利用することができる。図３および５に関して上記にて説明したように、ＳＥＧの前に湿式洗浄ステップを適用することがさらに可能である。

また図３および５に関して上記にて説明したように、ＳＥＧの前にＨ₂ベークが適用される。

次いで図３および５の例示に従って、ＳＥＧステップが続く。ＳＥＧステップ中、シリコンは、構造１０の露出したシリコン領域上に成長し、特にシリコン層５の表面６上、シリコン層５の露出した側壁２０、２１上、ホール３７の底部３９上、ならびに既に成長されたシリコン上に成長する。その結果、シリコンは、ＳＥＧ中にホール３７が単結晶シリコンで徐々に充填される方法で成長し、この場合、ＳＥＧの終わりに、当初の「大きい」ホール３７内に過成長することのない非常に小さい埋込みキャビティを残すことが可能である。

図７は、本発明によりシリコンで封止されたＳＯＩ基板１１の、酸化物ホールまたはウェル４７を概略的に示す。ＳＯＩ基板１１は、図６のＳＯＩ基板１０のように、シリコン基板３と、酸化物層４と、表面６を有するシリコン最上層５であって、垂直方向よりも横方向に大きく拡がっている「大きい」ホール４７を備えたものからなる。図６の構造とは対照的に、ＳＯＩ基板１１は、ホール４７の底部４９上に、この底部４９が二酸化シリコンからなるように不完全にエッチングされた酸化物層４の残留厚さのＳｉＯ₂を有する。その結果、ＳＥＧ中のシリコン成長は、底部４９上ではなくシリコン層５の表面６および露出側壁２０、２１ならびに既に成長されたシリコン上のみに形成され、その結果、ホール４７が閉じるまで進行させることのできる、側面からのホール４７の過成長が生ずる。最後に、ＳＯＩ基板の滑らかでほぼ完全な表面が形成され、この場合、単結晶シリコンが完全に充填されていない状態の、残留する小さなキャビティを、処理済みの構造内に埋め込むことが可能である。

下記において、図３、５、６、または７に示される構造の厚さは、酸化、ＣＭＰ、および／またはシリコンエッチングを使用して、成長させたシリコンの厚さを減少させることにより、ある要件に関して調節することができる。任意選択で、最終的なＳＯＩの厚さも、シリコン最上層５の厚さｔ₁を最初に減少させることによって、例えばＨＦディップまたはＳＥＧ前の酸化、ＣＭＰ、および／またはシリコンエッチングによって、あるいは最初に厚さを減少させることおよび最後の厚さを減少させることの組合せによって、薄くすることができる。さらに、平滑化アニーリングのような追加の仕上げステップを、最終的な構造に実施することができる。

このように本発明は、少なくとも部分的にシリコンからなる半導体基板の表面の欠陥を修復しまたはホールを閉じる方法を提供する。本発明の方法は、シリコン基板、ならびにシリコンオンインシュレータ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）（ＳＯＩ）ウェハーのようなセミコンダクターオンインシュレータ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（ＳｅＯＩ）の欠陥を修復するのに使用することができる。欠陥の修復に関し、ＨＦディップとＳＥＧとを組み合わせた作用によって、対応する欠陥が除去されるだけでなく、再構築された構造内にポリＳｉを形成することなく、高品質単結晶シリコンによるエッチング済みホールのプラグももたらされる。

新しい手法としてＳＥＧプロセスをブランケットシリコン表面に使用する本発明の方法を用いて、欠陥半導体基板の品質を高め、この基板をさらなる製作プロセスに魅力あるものにすることができる。本発明の方法により修復されたＳＯＩ基板は、より厚いＳＯＩ基板が必要とされる将来予想される適用例に、特に十分に適している。それぞれの最上層の仕様に応じて、特に修復された基板の最終的な厚さ（ｔ₁＋ｔ₂）を、修復されたウェハーが当初の製品群に再び加わることができるように適合させることができる。

本発明の方法により修復されたＳＯＩウェハーは、直接基板結合（Ｄｉｒｅｃｔ Ｓｕｂｓｔｒａｔｅｓ Ｂｏｎｄｉｎｇ）（ＤＳＢ）を使用した最新型基板の形成に利用可能である。さらに、本発明による方法では、いわゆる「Ｓｍａｒｔ Ｃｕｔ（登録商標）」プロセスによって製造された構造で生ずる欠陥の修復が可能になる。

さらに本発明の技術は、既知の表面平滑化方法を使用して修復または閉じることのできない、半導体基板内の深い欠陥を修復するために、または大きいホールを閉じるために、特に有利である。

欠陥を含むＳＯＩ基板を、概略的に示す図である。 短いＨＦディップ後の図１の基板を、概略的に示す図である。 シリコンの選択的堆積後の図２の基板を、概略的に示す図である。 より深いＨＦディップの後を、概略的に示す図である。 シリコンの選択的堆積後の図４の基板を、概略的に示す図である。 本発明によるシリコンで封止されたＳＯＩ基板のホールを、概略的に示す図である。 本発明によるシリコンで封止されたＳＯＩ基板の別のホールを、概略的に示す図である。

符号の説明

１ ＳＯＩ基板
２ 欠陥
３ シリコン基板
４ 埋込み酸化物層
５ シリコン最上層
６ 表面
７ ホール
８ 堆積されたシリコン層
１０ ＳＯＩ基板
１１ ＳＯＩ基板
１７ ホール
２０ シリコン側壁
２１ シリコン側壁
２７ キャビティ
３７ ホール
３９ 底部
４７ ホール
４９ 底部
Ａ 堆積の順序の方向
ｈ 高さ
ｔ₁ シリコン最上層の厚さ
ｔ₂ 堆積された層の厚さ
ｗ ホールの直径

Claims (14)

1. 少なくとも部分的にシリコンを含む、半導体基板（１、１０、１１）の表面（６）を改善する方法であって、前記半導体基板（１、１０、１１）の表面（６）にある少なくとも１つのホール（７、１７、３７、４７）内での選択的エピタキシャル堆積を含む堆積ステップと、堆積ステップの前に半導体基板の表面（６）に適用されるエッチングステップとを含み、前記エッチングステップは、半導体基板（１、１０、１１）の表面（６）にある少なくとも１つの欠陥（２）のエッチバックを含み、それによって表面（６）に前記少なくとも１つのホール（７、１７、３７、４７）を形成することを特徴とする方法。
2. 前記堆積ステップは、前記ホール（７、１７、３７、４７）の側壁（２０、２１）の少なくとも一部におけるシリコンの選択的成長を含むことを特徴とする請求項１に記載の方法。
3. 前記堆積ステップは少なくとも、少なくとも１つのホール（７、１７、３７、４７）がシリコンで塞がれるまで適用されることを特徴とする請求項１および２の一項に記載の方法。
4. 前記堆積ステップは少なくとも、少なくとも１つのホール（７、１７、３７、４７）がシリコンで充填されるまで適用されることを特徴とする請求項１から３の一項に記載の方法。
5. 前記エッチングステップは、前記半導体構造（１、１０、１１）の表面（６）にある酸化物含有欠陥（２）をエッチバックするための、ＨＦディップを含むことを特徴とする請求項１から４の一項に記載の方法。
6. 前記選択的エピタキシャル堆積では、エッチング剤およびシリコン含有ガスを原料ガスとして使用することを特徴とする請求項１から５の一項に記載の方法。
7. 前記エッチング剤はＨＣｌであり、前記シリコン含有ガスはＳｉＨ₂Ｃｌ₂であることを特徴とする請求項１から６の一項に記載の方法。
8. シリコンを、表面（６）のホール（７、１７、３７、４７）の直径（ｗ）の少なくとも約半分に相当する厚さ（ｔ₂）まで、堆積ステップで堆積することを特徴とする請求項１から７の一項に記載の方法。
9. 堆積ステップの前に、約６５０℃でのＨ₂ベークを半導体構造（１、１０、１１）に適用することを特徴とする請求項１から８の一項に記載の方法。
10. 前記堆積ステップを、約７５０℃で行うことを特徴とする請求項１から９の一項に記載の方法。
11. 前記堆積ステップを、約２０トルから約８０トルで行うことを特徴とする請求項１から１０の一項に記載の方法。
12. 半導体基板（１、１０、１１）の表面のシリコンの厚さ（ｔ₁、ｔ₂、ｔ₁＋ｔ₂）を、前記堆積ステップの前および／または後に減少させることを特徴とする請求項１から１１の一項に記載の方法。
13. 前記表面（６）は、シリコン合金を含むことを特徴とする請求項１から１２の一項に記載の方法。
14. 前記表面（６）は、ＳｉＧｅを含むことを特徴とする請求項１から１３の一項に記載の方法。

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