CN104821290A - 基于选择性外延制作soi的方法 - Google Patents

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silicon
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曹苗苗
季伟
罗啸
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques

Abstract

本发明公开了一种基于选择性外延制作SOI的方法，包括：在硅衬底上淀积绝缘膜；刻蚀绝缘膜打开淀积窗口；淀积单晶硅；调节淀积气体和刻蚀气体的流量平衡比率使得最终在绝缘膜上的刻蚀速率大于单晶硅淀积速率。本发明的制作方法工艺简单，成本较低，硅外延的厚度可控。

Description

基于选择性外延制作SOI的方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种基于选择性外延制作SOI的方法。
背景技术
随着微电子技术发展，要使器件集成水平进一步提高，有两个途径，一是进一步缩小芯片的特征尺寸，按照摩尔定律所指引的方向继续走下去，但必须采用更精湛的微细加工技术，并受到器件物理极限的挑战；二是采用新型材料，以放宽对芯片特征尺寸进一步缩小的要求，提高器件性能。SOI(Silicon-On-Insulator，绝缘衬底上硅)技术就是第二种途径最代表性和竞争力的解决方案。
SOI技术是在顶层硅与衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，消除了体硅CMOS电路的寄生闩锁效应；采用这种材料制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优点。SOI结构有效地克服了体硅材料的不足。
目前广泛使用且较有发展前途的SOI的材料制备方法主要有注氧隔离的SIMOX(Seperation by Impolanted Oxygen)方法、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)方法、将键合与注入相结合的智能剥离Smart Cut SOI方法。
注氧隔离技术(Separation by Implanted Oxygen，SIMOX)的主要限制是成本高，大束流离子注入以及高温退火均给工艺带来高额的成本；由于BESOI技术消耗两块晶片而只生产一块SOI基片,效率较低；和以上这些方法相比，本项发明最大的特点就是工艺简单,成本低。
发明内容
本发明要解决的技术问题是提供一种与现有技术相比工艺简单，制造成本更低的基于选择性外延制作可控厚度硅外延层SOI制作的方法。
为解决上述技术问题，本发明的提供的基于选择性外延制作SOI的方法，包括以下步骤：
1)在硅衬底上淀积绝缘膜；
2)刻蚀绝缘膜打开淀积窗口；
3)在淀积窗口中淀积单晶硅；
4)调节淀积气体和刻蚀气体的流量平衡比率使得最终在绝缘膜上的刻蚀速率大于单晶硅淀积速率。
在实际生产中相同的压力条件能通过不同的流量平衡比率实现，本发明能通过不同的压力条件下，不同的淀积气体和刻蚀气体的流量平衡比率实现；即本发明实施只要保证绝缘膜上的刻蚀速率大于单晶硅淀积速率的条件即可。
其中，所述绝缘膜是氧化硅或者氮化硅。
其中，实施步骤4)时，在压力为650托条件下，淀积气体和刻蚀气体的流量平衡比率范围为1.5-2.5，优选为2。
本发明通过调节淀积气体(DCS,dopant)和刻蚀气体(HCl)的平衡已实现对局部压力的精确控制，使得最终在绝缘膜上的刻蚀速率略大于淀积速率，同时在Si表面上的淀积速率尽可能最大化，从而实现了工艺的选择性。在SiO2或SiN窗口裸露的硅表面上生长的是外延镜面的单晶硅,在SiO2或SiN面上,在选择性外延的条件下不会淀积出多晶硅，绝缘膜上面的外延硅是通过孔里面的单晶硅外翻所形成的。本发明工艺简单，成本较低，硅外延的厚度可控。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明步骤1)的示意图。
图2是本发明步骤2)的示意图。
图3是本发明步骤3)的示意图。
图4、图5是本发明步骤4)的示意图。
具体实施方式
本发明提供一种基于选择性外延制作SOI的方法，包括以下步骤：
如图1所示，1)在硅衬底上淀积氧化硅或者氮化硅形成绝缘膜；
如图2所示，2)刻蚀绝缘膜打开淀积窗口；
如图3所示，3)在淀积窗口中淀积单晶硅；
如图4、图5所示，4)调节淀积气体和刻蚀气体的流量平衡比率使得最终在绝缘膜 上的刻蚀速率大于单晶硅淀积速率；例如，在650托条件下，淀积气体和刻蚀气体的流量平衡比率范围为1.5-2.5，优选为平衡比率为2；淀积气体和刻蚀气体可采用本领域常规选择，绝缘膜上面的外延硅是通过孔里面的单晶硅外翻所形成的。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种基于选择性外延制作SOI的方法，其特征是，包括以下步骤：
1)在硅衬底上淀积绝缘膜；
2)刻蚀绝缘膜打开淀积窗口；
3)在淀积窗口中淀积单晶硅；
4)调节淀积气体和刻蚀气体的流量平衡比率使得最终在绝缘膜上的刻蚀速率大于单晶硅淀积速率。
2.如权利要求1所述基于选择性外延制作SOI的方法，其特征是：所述绝缘膜是氧化硅或者氮化硅。
3.如权利要求1所述基于选择性外延制作SOI的方法，其特征是：实施步骤4)时，在压力650托条件下，淀积气体和刻蚀气体的流量平衡比率范围为1.5-2.5。
4.如权利要求3所述基于选择性外延制作SOI的方法，其特征是：实施步骤4)时，在压力650托条件下，淀积气体和刻蚀气体的流量平衡比率为2。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61295624A (ja) * 1985-06-24 1986-12-26 Nec Corp 半導体基板の製造方法
CN101192510A (zh) * 2006-11-27 2008-06-04 S.O.I.Tec绝缘体上硅技术公司 改善表面的方法
CN103151294A (zh) * 2011-12-07 2013-06-12 上海华虹Nec电子有限公司 器件隔离结构及其制造方法

Patent Citations (3)

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PB01 Publication
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