JP2535701B2 - 半導体装置 - Google Patents
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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-
- C—CHEMISTRY; METALLURGY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に引上げ
法（ＣＺ法）若しくは融液浮遊法（ＦＺ法）によって製
造されたシリコンゴッドから切り出されたシリコン基板
を用いた半導体装置に関する。
法（ＣＺ法）若しくは融液浮遊法（ＦＺ法）によって製
造されたシリコンゴッドから切り出されたシリコン基板
を用いた半導体装置に関する。
【０００２】
【従来の技術】現在、シリコン基板を用いた半導体装置
では、チョクラルスキー引上げ法（ＣＺ法）で製造され
た半導体ウェーハ（以下、ＣＺウェーハという）が一般
に使用されている。このＣＺウェーハには、シリコンを
石英るつぼから引き上げる時に酸素が溶け込むため、酸
素が常温で過飽和状態に含まれており、この過剰な酸素
原子は、半導体装置製造プロセス中の熱処理により、例
えばＳｉＯ2 という形で析出される。
では、チョクラルスキー引上げ法（ＣＺ法）で製造され
た半導体ウェーハ（以下、ＣＺウェーハという）が一般
に使用されている。このＣＺウェーハには、シリコンを
石英るつぼから引き上げる時に酸素が溶け込むため、酸
素が常温で過飽和状態に含まれており、この過剰な酸素
原子は、半導体装置製造プロセス中の熱処理により、例
えばＳｉＯ2 という形で析出される。
【０００３】前記シリコン中に含まれる酸素原子は、Ｃ
Ｚウェーハの機械的強度の向上に役立ち、また上述の如
く析出することでデバイスに有害な金属不純物を捕獲
（ゲッタリング）すると言われているため、ＣＺウェー
ハの製造時に適切な格子間酸素濃度となるように制御す
ることが一般に行われている。
Ｚウェーハの機械的強度の向上に役立ち、また上述の如
く析出することでデバイスに有害な金属不純物を捕獲
（ゲッタリング）すると言われているため、ＣＺウェー
ハの製造時に適切な格子間酸素濃度となるように制御す
ることが一般に行われている。
【０００４】しかしながら、デバイス活性領域であるＣ
Ｚウェーハのデバイス作製側表面の近傍で酸素が析出さ
れると、ＯＳＦ（Oxidation induced Stacking Fault）
等の結晶欠陥やＣＺウェーハ上に積層された酸化膜の不
良の発生等、デバイスに悪影響を及ぼしてしまう。
Ｚウェーハのデバイス作製側表面の近傍で酸素が析出さ
れると、ＯＳＦ（Oxidation induced Stacking Fault）
等の結晶欠陥やＣＺウェーハ上に積層された酸化膜の不
良の発生等、デバイスに悪影響を及ぼしてしまう。
【０００５】このために、ＣＺウェーハのデバイス作製
側の表面近傍で酸素原子の析出が生じないよう、予めシ
リコン基板の表面近傍の格子間酸素濃度を酸素原子析出
が生じない程度まで低下させることが行われている。
側の表面近傍で酸素原子の析出が生じないよう、予めシ
リコン基板の表面近傍の格子間酸素濃度を酸素原子析出
が生じない程度まで低下させることが行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、予めシ
リコン基板の表面近傍の格子間酸素濃度を酸素原子の析
出が生じない程度まで、即ち例えば最表面の酸素濃度が
７×１０17cm-3（旧ＡＳＴＭ換算、以下同じ）程度とな
るまで低下させたとしも、格子間酸素濃度の基板の深さ
方向に沿った分布を見ると、デバイス活性領域若しくは
デバイスの動作に影響を及ぼす表面より１０μｍ程度の
深さ領域では、１×１０18cm-3以上の酸素濃度となって
おり、密度は低いものの、酸素析出が生ずるのに充分な
格子間酸素原子が存在している。
リコン基板の表面近傍の格子間酸素濃度を酸素原子の析
出が生じない程度まで、即ち例えば最表面の酸素濃度が
７×１０17cm-3（旧ＡＳＴＭ換算、以下同じ）程度とな
るまで低下させたとしも、格子間酸素濃度の基板の深さ
方向に沿った分布を見ると、デバイス活性領域若しくは
デバイスの動作に影響を及ぼす表面より１０μｍ程度の
深さ領域では、１×１０18cm-3以上の酸素濃度となって
おり、密度は低いものの、酸素析出が生ずるのに充分な
格子間酸素原子が存在している。
【０００７】更に、Ｆｅ等の金属不純物がデバイス作製
プロセス時にシリコン基板中に侵入した場合、これらの
金属不純物により酸素析出の臨界濃度が低下するため、
上記酸素濃度では酸素析出を抑えるのに不十分な濃度と
なり、シリコン基板の最表面だけでなく、デバイスの動
作に影響を与える深さ領域の範囲内においても、充分に
低い酸素濃度にする必要があるのが現状であった。
プロセス時にシリコン基板中に侵入した場合、これらの
金属不純物により酸素析出の臨界濃度が低下するため、
上記酸素濃度では酸素析出を抑えるのに不十分な濃度と
なり、シリコン基板の最表面だけでなく、デバイスの動
作に影響を与える深さ領域の範囲内においても、充分に
低い酸素濃度にする必要があるのが現状であった。
【０００８】なお、シリコン基板の表面にシリコンの単
結晶半導体層を均一にエピタキシャル成長させた、いわ
ゆるエピタキシャルウェーハにおいては、エピタキシャ
ル層における酸度濃度が低く、酸素析出を抑えるのに十
分な酸素濃度となっているが、このウェーハは一般に製
造コストがかなり高いばかりでなく、その製造に高度な
技術が必要となってしまう。
結晶半導体層を均一にエピタキシャル成長させた、いわ
ゆるエピタキシャルウェーハにおいては、エピタキシャ
ル層における酸度濃度が低く、酸素析出を抑えるのに十
分な酸素濃度となっているが、このウェーハは一般に製
造コストがかなり高いばかりでなく、その製造に高度な
技術が必要となってしまう。
【０００９】さらに格子間酸素濃度が低いと熱応力など
に対する耐力が低下するため、エピタキシャルウェハー
やＦＺウェハーではＣＺウェハーに比べて強度が劣るた
めにデバイスの動作に悪影響を与える転位やスリップな
どの欠陥が発生しやすい。
に対する耐力が低下するため、エピタキシャルウェハー
やＦＺウェハーではＣＺウェハーに比べて強度が劣るた
めにデバイスの動作に悪影響を与える転位やスリップな
どの欠陥が発生しやすい。
【００１０】本発明は上記問題に鑑み、デバイスへ悪影
響を及ぼす金属不純物のゲッタリング効果をもち、かつ
デバイスの動作に対して影響のない酸素濃度分布構造を
もつ半導体装置を提供することを目的とする。
響を及ぼす金属不純物のゲッタリング効果をもち、かつ
デバイスの動作に対して影響のない酸素濃度分布構造を
もつ半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、引上げ法若し
くは融液浮遊法によって製造されたシリコンインゴット
から切り出されたシリコン基板を用いて作製された半導
体装置において、前記シリコン基板を用いて作製された
作製後のシリコン基板のデバイス作製側表面より約１０
μｍまでの深さ領域内であって前記表面以外の部分に格
子間酸素濃度の最小値があり、デバイス作製側表面より
１０μｍの深さより深い領域に格子間酸素濃度の最大値
があり、このため前記表面における格子間酸素濃度は前
記最小値と前記最大値との間の値をとることを特徴とす
る半導体装置である。
くは融液浮遊法によって製造されたシリコンインゴット
から切り出されたシリコン基板を用いて作製された半導
体装置において、前記シリコン基板を用いて作製された
作製後のシリコン基板のデバイス作製側表面より約１０
μｍまでの深さ領域内であって前記表面以外の部分に格
子間酸素濃度の最小値があり、デバイス作製側表面より
１０μｍの深さより深い領域に格子間酸素濃度の最大値
があり、このため前記表面における格子間酸素濃度は前
記最小値と前記最大値との間の値をとることを特徴とす
る半導体装置である。
【００１２】
【作用】しかして本願発明によれば、作製後の半導体装
置において、デバイスの動作に影響を与えるシリコン基
板のデバイス作製側表面より約１０μｍまでの深さ領域
内であって表面以外の部分に格子間酸素濃度の最小値が
あるので、半導体装置の製造プロセスにおいてこの領域
内に酸素が析出することはない。またデバイス作製側表
面より１０μｍの深さより深い領域に格子間酸素濃度の
最大値があるので、この領域においては酸素の析出によ
る金属不純物のゲッタリング効果が期待できる。さらに
デバイス作製側表面における格子間酸素は、上記最小値
と上記最大値との間の値をとるので、表面にある程度の
格子間酸素を存在させて結晶欠陥の発生を未然に防止す
ることができる。
置において、デバイスの動作に影響を与えるシリコン基
板のデバイス作製側表面より約１０μｍまでの深さ領域
内であって表面以外の部分に格子間酸素濃度の最小値が
あるので、半導体装置の製造プロセスにおいてこの領域
内に酸素が析出することはない。またデバイス作製側表
面より１０μｍの深さより深い領域に格子間酸素濃度の
最大値があるので、この領域においては酸素の析出によ
る金属不純物のゲッタリング効果が期待できる。さらに
デバイス作製側表面における格子間酸素は、上記最小値
と上記最大値との間の値をとるので、表面にある程度の
格子間酸素を存在させて結晶欠陥の発生を未然に防止す
ることができる。
【００１３】さらに表面の格子間酸素濃度が５×１０17
cm-3（旧ＡＳＴＭ換算）を越える場合は前記熱応力に対
する耐力の向上の効果がみられる。
cm-3（旧ＡＳＴＭ換算）を越える場合は前記熱応力に対
する耐力の向上の効果がみられる。
【００１４】
【実施例】以下、本発明の一実施例を説明する。なお、
本実施例では、チョクラルスキー引上げ法によって製造
されたシリコンインゴットから切り出されたシリコン基
板を用いた例を示しているが、融液浮遊法によって製造
されたシリコンインゴットから切り出されたシリコン基
板についても同様である。
本実施例では、チョクラルスキー引上げ法によって製造
されたシリコンインゴットから切り出されたシリコン基
板を用いた例を示しているが、融液浮遊法によって製造
されたシリコンインゴットから切り出されたシリコン基
板についても同様である。
【００１５】先ず、チョクラルスキー引上げ法によっ
て、シリコンインゴットを製作し、このインゴットから
所定の厚さのシリコン基板を切り出す。そして、デバイ
ス製造の第１工程として、このシリコン基板を高純度の
水素ガス１００％雰囲気中で、例えば１１５０℃の温度
で４時間に亘るアニールを施し、以後従来と同様のＣＭ
ＯＳ製造工程を経て半導体装置を得る。
て、シリコンインゴットを製作し、このインゴットから
所定の厚さのシリコン基板を切り出す。そして、デバイ
ス製造の第１工程として、このシリコン基板を高純度の
水素ガス１００％雰囲気中で、例えば１１５０℃の温度
で４時間に亘るアニールを施し、以後従来と同様のＣＭ
ＯＳ製造工程を経て半導体装置を得る。
【００１６】このように、シリコンインゴットから切り
出されたシリコン基板を水素ガスの還元性雰囲気で処理
すると、シリコン基板表面の酸素原子が水素と反応して
シリコン基板表面の酸素濃度がほぼゼロとなり、この結
果、酸素原子の外方拡散が促進されるために、上記熱処
理直後の格子間酸素濃度の状況は図１に実線で示す如く
表面で最も低い形となる。
出されたシリコン基板を水素ガスの還元性雰囲気で処理
すると、シリコン基板表面の酸素原子が水素と反応して
シリコン基板表面の酸素濃度がほぼゼロとなり、この結
果、酸素原子の外方拡散が促進されるために、上記熱処
理直後の格子間酸素濃度の状況は図１に実線で示す如く
表面で最も低い形となる。
【００１７】ここに、デバイスに最も有害な金属元素の
一つであるＦｅは、低温でシリコン基板中の酸素原子と
結合して酸素の析出核となることが知られており、デバ
イス活性領域及び該領域に影響を及ぼす領域に酸素原子
の析出が発生すると、デバイスの不良原因となる可能性
が著しく高まる。即ち、上記領域にＦｅと過飽和な酸素
が存在すると酸素析出が加速することになり、これを防
ぐには、上記領域に過飽和酸素の存在をなくすことが有
効である。
一つであるＦｅは、低温でシリコン基板中の酸素原子と
結合して酸素の析出核となることが知られており、デバ
イス活性領域及び該領域に影響を及ぼす領域に酸素原子
の析出が発生すると、デバイスの不良原因となる可能性
が著しく高まる。即ち、上記領域にＦｅと過飽和な酸素
が存在すると酸素析出が加速することになり、これを防
ぐには、上記領域に過飽和酸素の存在をなくすことが有
効である。
【００１８】そこで、前述のようにシリコン基板に水素
ガス雰囲気によるアニールを施すことによって、上記領
域に過飽和な酸素が存在することをなくすとともに、か
かる領域に存在するＦｅ原子を降温時に外方に拡散させ
て表面に析出させることができる。
ガス雰囲気によるアニールを施すことによって、上記領
域に過飽和な酸素が存在することをなくすとともに、か
かる領域に存在するＦｅ原子を降温時に外方に拡散させ
て表面に析出させることができる。
【００１９】このような格子間酸素濃度の分布をもつ半
導体装置であれば、シリコン基板中に金属不純物が存在
していたとしても、デバイス活性領域及び該領域に影響
を及ぼす領域の格子間酸素濃度が酸素析出を生じせしめ
るほど高くないため、デバイスの製造歩留を大幅に改善
することができる。
導体装置であれば、シリコン基板中に金属不純物が存在
していたとしても、デバイス活性領域及び該領域に影響
を及ぼす領域の格子間酸素濃度が酸素析出を生じせしめ
るほど高くないため、デバイスの製造歩留を大幅に改善
することができる。
【００２０】図１の破線は、半導体装置作製後における
シリコン基板表面の格子間酸素濃度を示すもので、この
濃度の最小値は、シリコン基板のデバイス作製側表面よ
り、例えば１μｍ程度の深さ領域に存在する。この最小
値より表面側の酸素は、デバイス作製時の熱処理工程で
拡散により入ってきた分であり、酸素析出物が成長する
温度では上記領域の格子間酸素は過飽和状態となってい
ないために、析出が進行しないことによる。
シリコン基板表面の格子間酸素濃度を示すもので、この
濃度の最小値は、シリコン基板のデバイス作製側表面よ
り、例えば１μｍ程度の深さ領域に存在する。この最小
値より表面側の酸素は、デバイス作製時の熱処理工程で
拡散により入ってきた分であり、酸素析出物が成長する
温度では上記領域の格子間酸素は過飽和状態となってい
ないために、析出が進行しないことによる。
【００２１】即ち、図１中のＡで示された熱処理時の酸
素の固溶限より格子間酸素濃度が低い領域、例えばデバ
イス活性領域及び該領域に影響を及ぼす領域では酸素が
析出しないため、デバイスに悪影響を及ぼさず、またよ
り深い領域では酸素が析出するため金属不純物のゲッタ
リング効果が期待できることになる。
素の固溶限より格子間酸素濃度が低い領域、例えばデバ
イス活性領域及び該領域に影響を及ぼす領域では酸素が
析出しないため、デバイスに悪影響を及ぼさず、またよ
り深い領域では酸素が析出するため金属不純物のゲッタ
リング効果が期待できることになる。
【００２２】図２は、シリコン基板のデバイス作製面表
面から深さ１０μｍ以内における最小格子間酸素濃度と
デバイス歩留との関係を調べたものである。格子間酸素
濃度の最小値は、上記デバイス作製表面より１μｍの深
さの領域に存在していた。
面から深さ１０μｍ以内における最小格子間酸素濃度と
デバイス歩留との関係を調べたものである。格子間酸素
濃度の最小値は、上記デバイス作製表面より１μｍの深
さの領域に存在していた。
【００２３】これにより、シリコン基板の表面より約１
０μｍの深さ領域に、格子間酸素濃度が５×１０１７ｃ
ｍ−３以下となる領域が存在するようにすることによ
り、歩留まりの向上を図ることができることが判る。
０μｍの深さ領域に、格子間酸素濃度が５×１０１７ｃ
ｍ−３以下となる領域が存在するようにすることによ
り、歩留まりの向上を図ることができることが判る。
【００２４】これは、従来の一般的な格子間酸素濃度分
布をもつ半導体装置（図３(a) 参照）では、最表面のみ
が酸素の非飽和領域であり、実際上飽和温度が低いため
ＤＺなる酸素析出の存在しない領域が発生するが、上述
の如く金属不純物の侵入があった場合、上記ＤＺに酸素
の析出が発生するため、金属汚染に対し敏感なデバイス
となって歩留が向上しないが、本実施例における格子間
酸素濃度分布をもつ半導体装置（図３(c) 参照）では、
上述の如く金属不純物の侵入があった場合にも酸素の析
出が発生しないためである。
布をもつ半導体装置（図３(a) 参照）では、最表面のみ
が酸素の非飽和領域であり、実際上飽和温度が低いため
ＤＺなる酸素析出の存在しない領域が発生するが、上述
の如く金属不純物の侵入があった場合、上記ＤＺに酸素
の析出が発生するため、金属汚染に対し敏感なデバイス
となって歩留が向上しないが、本実施例における格子間
酸素濃度分布をもつ半導体装置（図３(c) 参照）では、
上述の如く金属不純物の侵入があった場合にも酸素の析
出が発生しないためである。
【００２５】なお、図３は、上記従来例におけるＣＺウ
ェーハを用いた半導体装置（ＣＭＯＳデバイス）と、上
記従来例におけるエピタキシャルウェーハを用いた半導
体装置（同）と、上記実施例によって作製した半導体装
置（同）におけるシリコン基板内の格子間酸素濃度分布
をそれぞれ(a) 〜(c) として示すものである。
ェーハを用いた半導体装置（ＣＭＯＳデバイス）と、上
記従来例におけるエピタキシャルウェーハを用いた半導
体装置（同）と、上記実施例によって作製した半導体装
置（同）におけるシリコン基板内の格子間酸素濃度分布
をそれぞれ(a) 〜(c) として示すものである。
【００２６】図４は、ＣＣＤデバイスの白キズ歩留、Ｄ
ＲＡＭのポーズ不良歩留及びＭＲＯＭのＯＳＦ（結晶表
面欠陥）密度について、上記従来例における格子間酸素
濃度分布をもつ半導体装置（図３(a) 参照）と、上記実
施例によって作製した格子間酸素濃度分布をもつ半導体
装置（図３(c) 参照）とを比較したものであり、３例と
も従来の酸素分布構造に比べて、本実施例の酸素分布構
造が有効であることを示している。
ＲＡＭのポーズ不良歩留及びＭＲＯＭのＯＳＦ（結晶表
面欠陥）密度について、上記従来例における格子間酸素
濃度分布をもつ半導体装置（図３(a) 参照）と、上記実
施例によって作製した格子間酸素濃度分布をもつ半導体
装置（図３(c) 参照）とを比較したものであり、３例と
も従来の酸素分布構造に比べて、本実施例の酸素分布構
造が有効であることを示している。
【００２７】このように、格子間酸素濃度がデバイス作
成側表面より深さ１０μｍまでの領域内に５×１０17at
oms ／cm3 以下の最小値を持つ分布を示すように制御す
ることで、図４に示す如く高い歩留が得られることが判
る。
成側表面より深さ１０μｍまでの領域内に５×１０17at
oms ／cm3 以下の最小値を持つ分布を示すように制御す
ることで、図４に示す如く高い歩留が得られることが判
る。
【００２８】なお、上記格子間酸素濃度分布を得る手段
として、上述の条件の他に、１００％高純度水素ガス雰
囲気中で、１２００℃の温度で１時間、高純度のＡｒガ
ス１００％雰囲気中で、１１００℃の温度で４時間、ま
たは上記水素ガスとＡｒガスの混合気体中で、１１００
℃の温度で４時間に亘るアニールを施しても、同様な格
子間酸素分布構造が得られることが確認されている。
として、上述の条件の他に、１００％高純度水素ガス雰
囲気中で、１２００℃の温度で１時間、高純度のＡｒガ
ス１００％雰囲気中で、１１００℃の温度で４時間、ま
たは上記水素ガスとＡｒガスの混合気体中で、１１００
℃の温度で４時間に亘るアニールを施しても、同様な格
子間酸素分布構造が得られることが確認されている。
【００２９】
【発明の効果】しかして本願発明によれば、作製後の半
導体装置において、デバイスの動作に影響を与えるシリ
コン基板のデバイス作製側表面より約１０μｍまでの深
さ領域内であって表面以外の部分に格子間酸素濃度の最
小値があるので、半導体装置の製造プロセスにおいてこ
の領域内に酸素が析出することはない。またデバイス作
製側表面より１０μｍの深さより深い領域に格子間酸素
濃度の最大値があるので、この領域においては酸素の析
出による金属不純物のゲッタリン効果が期待できる。さ
らにデバイス作製側表面における格子間酸素は、上記最
小値と上記最大値との間の値をとるので、表面にある程
度の格子間酸素を存在させて結晶欠陥の発生を未然に防
止することができる。このため、半導体装置の誤動作を
防止して、高い製品歩留まりを得ることができる。
導体装置において、デバイスの動作に影響を与えるシリ
コン基板のデバイス作製側表面より約１０μｍまでの深
さ領域内であって表面以外の部分に格子間酸素濃度の最
小値があるので、半導体装置の製造プロセスにおいてこ
の領域内に酸素が析出することはない。またデバイス作
製側表面より１０μｍの深さより深い領域に格子間酸素
濃度の最大値があるので、この領域においては酸素の析
出による金属不純物のゲッタリン効果が期待できる。さ
らにデバイス作製側表面における格子間酸素は、上記最
小値と上記最大値との間の値をとるので、表面にある程
度の格子間酸素を存在させて結晶欠陥の発生を未然に防
止することができる。このため、半導体装置の誤動作を
防止して、高い製品歩留まりを得ることができる。
【図１】還元性雰囲気中で熱処理を施したシリコン基板
表面近傍の格子間酸素濃度分布を示すグラフ。
表面近傍の格子間酸素濃度分布を示すグラフ。
【図２】デバイス表面から深さ１０μｍ以内における最
小格子間酸素濃度とデバイス歩留との関係を示すグラ
フ。
小格子間酸素濃度とデバイス歩留との関係を示すグラ
フ。
【図３】従来例及び本実施例のＣＭＯＳデバイスのシリ
コン基板内の格子間酸素濃度分布を示すグラフ。
コン基板内の格子間酸素濃度分布を示すグラフ。
【図４】ＣＣＤの白キズ歩留、ＤＲＡＭのポーズ不良歩
留及びＭＲＯＭのＯＳＦ密度の従来例と本実施例と比較
を示すグラフ。
留及びＭＲＯＭのＯＳＦ密度の従来例と本実施例と比較
を示すグラフ。
Claims (3)
- 【請求項１】引上げ法若しくは融液浮遊法によって製造
されたシリコンインゴットから切り出されたシリコン基
板を用いて作製された半導体装置において、前記シリコ
ン基板を用いて作製された作製後のシリコン基板のデバ
イス作製側表面より約１０μｍまでの深さ領域内であっ
て前記表面以外の部分に格子間酸素濃度の最小値があ
り、デバイス作製側表面より１０μｍの深さより深い領
域に格子間酸素濃度の最大値があり、このため前記表面
における格子間酸素濃度は前記最小値と前記最大値との
間の値をとることを特徴とする半導体装置。 - 【請求項２】前記表面より約１０μｍの深さ領域より深
い領域に、格子間酸素濃度が１．２×１０18cm-3（旧Ａ
ＳＴＭ換算）以上となる領域が存在するようにしたこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】前記格子間酸素濃度の最小値が５×１０17
cm-3（旧ＡＳＴＭ換算）以下であることを特徴とする請
求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071686A JP2535701B2 (ja) | 1992-03-27 | 1992-03-27 | 半導体装置 |
| KR1019930004773A KR960016219B1 (ko) | 1992-03-27 | 1993-03-26 | 반도체 장치 |
| US08/357,351 US5574307A (en) | 1992-03-27 | 1994-12-16 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071686A JP2535701B2 (ja) | 1992-03-27 | 1992-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636979A JPH0636979A (ja) | 1994-02-10 |
| JP2535701B2 true JP2535701B2 (ja) | 1996-09-18 |
Family
ID=13467690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071686A Expired - Lifetime JP2535701B2 (ja) | 1992-03-27 | 1992-03-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5574307A (ja) |
| JP (1) | JP2535701B2 (ja) |
| KR (1) | KR960016219B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017076772A (ja) * | 2015-06-12 | 2017-04-20 | キヤノン株式会社 | 撮像装置およびその製造方法ならびにカメラ |
| US10693023B2 (en) | 2015-06-12 | 2020-06-23 | Canon Kabushiki Kaisha | Imaging apparatus, method of manufacturing the same, and camera |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07247197A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
| TW589415B (en) * | 1998-03-09 | 2004-06-01 | Shinetsu Handotai Kk | Method for producing silicon single crystal wafer and silicon single crystal wafer |
| US6077343A (en) * | 1998-06-04 | 2000-06-20 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer having few defects wherein nitrogen is doped and a method for producing it |
| DE10024710A1 (de) | 2000-05-18 | 2001-12-20 | Steag Rtp Systems Gmbh | Einstellung von Defektprofilen in Kristallen oder kristallähnlichen Strukturen |
| DE10025871A1 (de) * | 2000-05-25 | 2001-12-06 | Wacker Siltronic Halbleitermat | Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung |
| JP5251137B2 (ja) * | 2008-01-16 | 2013-07-31 | 株式会社Ｓｕｍｃｏ | 単結晶シリコンウェーハおよびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134071A (en) * | 1975-05-16 | 1976-11-20 | Nippon Denshi Kinzoku Kk | Method to eliminate crystal defects of silicon |
| JPS59202640A (ja) * | 1983-05-02 | 1984-11-16 | Toshiba Corp | 半導体ウエハの処理方法 |
| US4548654A (en) * | 1983-06-03 | 1985-10-22 | Motorola, Inc. | Surface denuding of silicon wafer |
| US4505759A (en) * | 1983-12-19 | 1985-03-19 | Mara William C O | Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals |
| JPS62210627A (ja) * | 1986-03-11 | 1987-09-16 | Toshiba Corp | 半導体ウエハの製造方法 |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| JP2579680B2 (ja) * | 1988-12-28 | 1997-02-05 | 東芝セラミックス株式会社 | シリコンウェハの熱処理方法 |
| JP2523380B2 (ja) * | 1989-10-05 | 1996-08-07 | 東芝セラミックス株式会社 | シリコンウエハの清浄化方法 |
| US5198881A (en) * | 1989-12-28 | 1993-03-30 | Massachusetts Institute Of Technology | Barrier layer device processing |
| US5159429A (en) * | 1990-01-23 | 1992-10-27 | International Business Machines Corporation | Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same |
| JPH043937A (ja) * | 1990-04-20 | 1992-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-03-27 JP JP4071686A patent/JP2535701B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-26 KR KR1019930004773A patent/KR960016219B1/ko not_active IP Right Cessation
-
1994
- 1994-12-16 US US08/357,351 patent/US5574307A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017076772A (ja) * | 2015-06-12 | 2017-04-20 | キヤノン株式会社 | 撮像装置およびその製造方法ならびにカメラ |
| US10693023B2 (en) | 2015-06-12 | 2020-06-23 | Canon Kabushiki Kaisha | Imaging apparatus, method of manufacturing the same, and camera |
| US11355658B2 (en) | 2015-06-12 | 2022-06-07 | Canon Kabushiki Kaisha | Imaging apparatus, method of manufacturing the same, and camera |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960016219B1 (ko) | 1996-12-07 |
| KR930020607A (ko) | 1993-10-20 |
| US5574307A (en) | 1996-11-12 |
| JPH0636979A (ja) | 1994-02-10 |
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